CN103514947B - 具有多等级单元的无形成电阻式随机存储器的结构和方法 - Google Patents

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Abstract

本发明提供用于操作多等级电阻式随机存取存储器(RRAM)单元的方法的一个实施例，该存储器单元具有连接在一起的电流控制器件和RRAM器件。该方法没有“形成”步骤，并且包括通过电流控制器件控制电流等级中的一个将RRAM器件设定为电阻等级中的一个。设定RRAM器件包括对RRAM器件的顶部电极施加第一电压以及对RRAM器件的底部电极施加第二电压。第二电压高于第一电压。本发明还提供了具有多等级单元的无形成电阻式随机存储器的结构和方法。

Description

具有多等级单元的无形成电阻式随机存储器的结构和方法
相关申请的交叉参考
本申请要求于2012年6月15日提交的美国临时专利申请第61/660,116号的优先权，其全部内容结合于此作为参考。
技术领域
本发明一般地涉及半导体技术领域，更具体地来说，涉及多等级电阻式随机存取存储器单元。
背景技术
在集成电路（IC）器件中，对于下一代非易失性存储器来说，电阻式随机存取存储器（RRAM）是新兴技术。RRAM是包括RRAM单元阵列的存储器结构，每个RRAM单元均使用电阻值而不是电荷来存储数据位。具体地，每个RRAM单元都包括电阻材料层，可以调节其电阻来表示逻辑“0”或逻辑“1”。在高级技术节点中，部件尺寸按比例减小，存储器件的尺寸也相应减小。然而，由于“形成（forming）”操作，RRAM器件的减小程度受到限制。在“形成”工艺中，对RRAM器件施加高电压以在DRRAM器件的电阻材料层中生成导电路径。高“形成”电压引起可靠性问题。而且，RRAM器件操作期间的大电流导致高功耗以及可靠性问题，这是因为大电流意味着大电流密度。为了降低电流密度，RRAM器件的尺寸需要足够大，而这会以电路封装密度为代价。
因此，期望提供一种没有上述缺点的改进RRAM结构及其制造方法。
发明内容
为了解决现有技术中所存在的缺陷，根据本发明的一方面，提供了一种用于操作多等级电阻式随机存取存储器（RRAM）单元的方法，所述多等级电阻式随机存取存储器单元具有连接在一起的电流控制器件和RRAM器件，所述方法没有“形成”步骤，并且包括通过将所述电流控制器件控制为一个电流等级来将所述RRAM器件设定为一个电阻等级，其中，设定所述RRAM器件包括对所述RRAM器件的顶部电极施加第一电压以及对所述RRAM器件的底部电极施加第二电压，所述第二电压高于所述第一电压。
在该方法中，设定所述RRAM器件包括对所述RRAM器件施加第一极性的设定电压。
该方法进一步包括通过施加与所述第一极性相反的第二极性的重置电压来重置所述RRAM器件。
在该方法中，所述第一极性是从所述顶部电极至所述底部电极；以及所述设定电压限定为所述第二电压和所述第一电压之间的差值。
在该方法中，将所述RRAM器件设定为一个电阻等级包括将所述RRAM器件的所述顶部电极接地。
在该方法中，所述第一电压等于或高于Vset。
在该方法中，重置所述RRAM器件包括：将所述RRAM单元的顶部电极偏置为高电压；以及将所述RRAM单元的底部电极偏置为低电压。
在该方法中，重置所述RRAM器件包括将所述RRAM器件的底部电极接地。
在该方法中，所述第二电压被限定为所述高电压和所述低电压之间的差值，其中，所述第二电压等于或高于Vstop。
该方法进一步包括通过对所述RRAM器件施加所述第一极性的第三电压来读取所述RRAM器件。
在该方法中，所述第三电压小于所述第一电压。
根据本发明的另一方面，提供了一种制造电阻式随机存取存储器（RRAM）结构的方法，包括：在衬底上形成电流控制器件；以及形成RRAM器件，所述RRAM器件被设置成与所述电流控制器件连接，形成所述RRAM器件进一步包括：形成底部电极；在所述底部电极上形成介电材料层；实施缺陷工程处理（DET）工艺；以及在所述介电材料层上形成顶部电极。
在该方法中，所述DET工艺包括在约200℃至约500℃的范围内的处理温度下对所述RRAM结构施加NH3气体。
在该方法中，所述DET工艺包括施加从由NH3、N2、O2、O3、H2O、Cl2、Ar、CF4、H2、N2O、SiH4、CF4和它们的组合所组成的组中选择的气体。
在该方法中，实施所述DET工艺包括在形成所述介电材料层之前对所述底部电极实施所述DET工艺。
该方法进一步包括：在形成所述顶部电极之前在所述介电材料层上形成保护层。
在该方法中，实施所述DET工艺包括：在形成所述保护层之前对所述介电材料层实施所述DET工艺。
在该方法中，在所述底部电极上形成所述介电材料层以及在所述介电材料层上形成所述保护层包括：形成过渡金属氧化物层和金属层，其中，所述过渡金属氧化物层和所述金属层从由氧化锆和钛、氧化钽和钽、以及氧化铪和铪所组成的组中进行选择。
该方法进一步包括：对所述RRAM器件实施沉积后退火（PDA）工艺，其中，退火温度在约300℃至约500℃的范围内。
根据本发明的又一方面，提供了一种用于操作多等级电阻式随机存取存储器（RRAM）单元的方法，其中，所述多等级电阻式随机存取存储器单元具有连接在一起的电流控制器件和RRAM器件，所述方法包括：通过对所述RRAM器件施加第一极性的第一电压将所述RRAM器件设定为一个电阻等级；以及通过对所述RRAM器件施加第二极性的第二电压重置所述RRAM器件，其中，所述第二极性与所述第一极性相反，所述电流控制器件被配置成用于将所述RRAM器件调节为不同的电阻等级，以及所述RRAM器件包括具有缺陷工程膜的电阻材料层。
附图说明
当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明。应该强调的是，根据工业中的标准实践，各种部件没有被按比例绘制。实际上，为了清楚的讨论，各种部件尺寸可以被任意增大或减少。
图1是在一个实施例中具有根据本发明的多个方面构造的多个存储单元的存储结构的示意图；
图2和图3是在多个实施例中具有根据本发明的多个方面构造的电阻式随机存取存储器（RRAM）器件和电流控制器件的图1的存储单元的示意图；
图4是在一个实施例中具有根据本发明的多个方面构造的电阻式随机存取存储器（RRAM）器件和电流控制器件的图1的存储单元的截面图；
图5是在一个或多个实施例中制造根据本发明的多个方面构造的图2的RRAM器件的方法的流程图；
图6是示出在一个实施例中根据本发明的多个方面构造的图2的RRAM器件的实施例的截面图；
图7示出在多个实施例中根据本发明的多个方面构造的图6的存储器件中的介电材料层的截面图；
图8提供了示出多个实施例中的多个存储器件的特性数据的曲线图；
图9是示出了一个实施例中的图2的RRAM器件的电流与电压性能的曲线图；
图10是示出一个或多个实施例中根据本发明的多个方面构造的图2的RRAM器件的各种操作的表格。
具体实施方式
以下发明内容提供了用于实现多个实施例的不同特征的多种不同实施例或实例。以下将描述部件和布置的特定实例以简化本发明。当然，这些仅是实例并且不旨在限制本发明。另外，本发明可以在多个实例中重复参考符号和/或字符。这种重复是为了简化和清楚的目的，并且其本身并没有规定所述多个实施例和/或配置之间的关系。
此外，为了容易描述，本文中可以使用诸如“在…之下”、“在…下方”、“下部”、“在…上方”以及“上部”等的空间相对位置关系术语，以描述如图所示的一个元件或部件与另一元件或部件的关系。除附图中所示的定向之外，空间相对位置关系术语旨在包括使用或操作中的装置的不同定向。例如，如果翻转附图中装置，则被描述为在其他元件或部件“下方”或“之下”的元件将被定位为在其他元件或部件的“上方”。因此，示例性术语“在…下方”包括在上方和在下方的定向。装置可以以其它方式定向（旋转90度或处于其他定向），并且对本文中所使用的空间相对位置关系描述符进行相应地解释。
图1是在一个实施例中具有根据本发明的多个方面构造的多个存储单元12的存储结构10的示意图。存储单元被配置为与多条字线14和多条位线16耦合的阵列。在一个特定实施例中，存储结构10包括一个存储单元12和相应的一条字线14和一条位线16。在一个实施例中，字线14和位线16交叉配置。而且，每个存储单元12均是用于获得多个电阻等级和相应的多位存储的超低功耗电阻式随机存取（RRAM）存储器。存储单元12也称为多级单元并且将在下面进一步说明。
参照图2，存储单元12包括连接在一起的RRAM器件20和电流控制器件22。RRAM器件20包括介于两个电极之间的电阻材料层（或介电材料层）。尤其，介电材料层包括通过包括缺陷工程处理（DET，defect engineering treatment）工艺的技术所形成的缺陷工程膜（defect engineering film）。RRAM器件20的电阻用于被调节至分别表示不同逻辑状态的多个等级。在一个实施例中，RRAM器件20进一步包括设置在介电层和一个电极之间的保护层。随后参照图5至图10来进一步描述RRAM器件20的结构和制造RRAM器件20的方法。
存储单元12中的电流控制器件22是用于在操作期间控制流经RRAM器件20的电流的器件。在一个实施例中，如图3所示，电流控制器件22是诸如场效应晶体管（FET）的晶体管26。例如，晶体管26是金属氧化物半导体（MOS）场效应晶体管。在特定实施例中，RRAM器件的一个电极与FET26的漏极连接。FET26的栅极与字线连接，RRAM器件20的另一电极与位线连接。
图4示出存储单元12的截面图，该存储单元包括形成在衬底30上并连接在一起FET26和的RRAM器件20。在一个实施例中，衬底30是半导体衬底，诸如，硅衬底的或可选地其他合适的半导体衬底。诸如浅沟槽隔离（STI）部件的多个隔离部件32形成在衬底30上并且限定多个有源区。FET26包括设置在衬底30上的栅极34。栅极包括栅极介电层和设置在栅极介电层上的栅电极。在多个实例中，栅极介电层包括高k介电材料，而栅电极包括金属。FET26进一步包括形成在衬底30中源极和漏极36。栅极介于源极和漏极36之间。
RRAM20包括介于两个电极之间的介电材料层。存储单元12也包括多个互连部件38，以将RRAM器件20和FET26电连接在一起。在另一个实施例中，FET26的漏极与RRAM器件20的底部电极连接。FET26的栅极34与字线14连接，而RRAM器件20的顶部电极与位线16连接。
电流控制器件22可以包括其他合适的器件。在可选实施例中，电流控制器件22包括诸如可调MOS电阻器的可调电阻器。
如上所述，RRAM器件20被设计成实现多个电阻等级。在操作中，RRAM器件20没有“形成”工艺，并且消耗超低功率，这大幅减少了泄漏。图5是在多个实施例中制造根据本发明的多个方面构造的RRAM器件20的方法50的流程图。图6是示出根据本发明的多个方面构造的RRAM器件20的实施例的截面图。图7示出在多个实施例中根据本发明的多个方面构造的RRAM器件20中的介电材料层的截面图。参照图5至图7和其他附图，根据多个实施例，共同描述RRAM器件20及其制造方法50。
参照图6，RRAM器件20包括耦合至电流控制器件22的材料叠层，其被设计并配置成用于获得多个电阻等级并且具有超低功耗。具体地，RRAM器件20具有利用在设定操作期间通过电流控制器件22控制的电流等级而实现的多个电阻状态。尤其，RRAM器件20具有非常简单的结构并且制造成本较低。RRAM器件20形成在半导体衬底上，诸如硅衬底或可选地其他合适的衬底。
参照图5和图6，方法50包括步骤52，其中，形成导电材料的第一电极（或底部电极）102。在一个实施例中，第一电极102包括氮化钛（TiN）。在另一个实施例中，第一电极102包括氮化钽（TaN）或铂（Pt）。在其他实施例中，第一电极102可以包括用于形成这种电极的其他适当的导电材料，诸如，金属、金属氮化物、掺杂多晶体硅（或掺杂多晶硅）或它们的组合。
在一个实施例中，第一电极102包括具有适当功函的导电材料，使得在第一电极102和随后形成的电阻材料层之间建立高功函壁（work function wall）。可以通过原子层沉积（ALD）、物理汽相沉积（PVD或溅射）或其他可选的合适工艺来形成第一电极102。
在一个实施例中，第一电极102包括TiN，并且通过使用包括TiCl4和NH3的前体的ALD工艺形成第一电极。在另一个实施例中，ALD工艺的沉积温度在约200℃至约500℃之间的范围内。在另一实施例中，第一电极102的厚度在约100埃至约2000埃之间的范围内。
方法50包括步骤54，其中，对第一电极102实施缺陷工程处理（DET）工艺。DET工艺被设计成在第一电极102和在后续制造阶段待形成的介电材料层之间的界面中形成缺陷。在本实施例中，DET工艺在升高的温度下对RRAM器件20施加气体。在又一个实施例中，DET工艺包括对第一电极102施加氨气（NH3）。氨气被直接加热到或间接加热到在约200℃至约500℃之间的范围内的温度。
在另一个实施例中，DET工艺包括施加气体，诸如NH3、N2、O2、O3、H2O、Cl2、Ar、CF4、H2、N2O、SiH4、CF4或它们的组合。在DET工艺期间，所施加的气体被直接加热到高温，或者可选地，诸如通过加热RRAM器件20间接地加热到高温。
方法50包括步骤56，在第一电极102上形成介电材料层（或电阻材料层）104。介电材料层104的介电材料具有通过施加电压其电阻率在高电阻状态和低电阻状态（或导电）之间转换的特性机制。在多个实施例中，介电材料层104包括金属氧化物、金属氮氧化物或它们的组合。在本实施例中，介电材料层104包括过渡金属氧化物（TMO）。在一个实例中，介电材料层104包括氧化锆。在其他实例中，介电材料层104包括氧化钽或氧化铪。
介电材料层104可以通过合适的技术形成，诸如，通过包括锆和氧的前体的ALD。在另一实例中，介电材料层104可以通过PVD形成，诸如，利用锆靶材并通向PVD腔室的氧气源的PVD工艺。介电材料层104具有用于改进的存储器件性能的适当厚度，其中，存储器件性能包括保持时间、可靠的数据存储以及易写性。在一个实例中，介电材料层104的厚度在约20埃和约200埃之间的范围内。
方法50包括步骤58，其中，对介电材料层104实施DET工艺。步骤58处的DET工艺类似于步骤54处的DET工艺。DET被设计成在介电材料层104上生成缺陷。在本实施例中，DET工艺以升高的温度对RRAM器件20施加气体。在另一个实施例中，DET工艺包括对介电材料层104施加氨气（NH3）。在一个实施例中，氨气被直接或间接加热至在200℃和约500℃之间的范围内的温度。
在另一个实施例中，DET工艺包括施加气体，诸如NH3、N2、O2、O3、H2O、Cl2、Ar、CF4、H2、N2O、SiH4、CF4或它们的组合。在DET工艺期间，所施加的气体被直接加热至高温，或者可选地，间接地加热至高温。
在其他可选实施例中，方法50可以仅包括步骤54处的第一DET工艺和步骤58处的第二DET工艺中的一个。在另一个实施例中，可以在沉积介电材料层期间实施DET工艺。例如，沉积介电材料层104的第一部分，对介电材料层104的第一部分实施DET工艺，此后，在介电材料层104的处理过的第一部分上沉积介电材料层104的第二部分。
在另一个实施例中，同时实施介电材料层104的形成与DET工艺。例如，通过使用锆靶材和含氧气体的PVD来形成介电材料层104。应用于PVD腔室的气体可以进一步包括用于DET的气体，诸如氨。在另一个实例中，应用于PVD腔室的气体可以进一步包括NH3、N2、O2、O3、H2O、Cl2、Ar、CF4、H2、N2O、SiH4、CF4或它们的组合。在又一个实例中，在用于DET的气体引入RRAM器件20之前或者沉积介电材料层104期间加热该体。
DET工艺被设计成最后在介电材料层104中生成缺陷，从而，调节相应的RRAM器件以具有电流与电压（I-V）的特性，从而获得多个电阻等级、没有“形成”以及超低功耗。在介电材料层104中生成缺陷工程膜106。缺陷工程膜106能够丧失氧并在介电材料层104中生成氧空位。在本实施例中，缺陷工程膜106形成在电阻材料层104和底部电极102之间的界面中。
方法50可以包括步骤60，其中，在介电材料层104上形成保护层108。保护层108包括不稳定且能够从相邻材料中夺取氧的导电材料。在本实施例中，保护层108包括钛（Ti），并且可以通过PVD或其他合适技术形成该保护层。在另一个实施例中，保护层108的厚度在约20埃至约200埃之间的范围内。
在其他实施例中，保护层108包括Ti、钽（Ta）或铪（Hf）。在另一个实施例中，保护层108包括金属氧化物。在又一个实施例中，选择保护层108和介电材料层104，以具有成对导电材料和介电材料，诸如，钛（Ti）和氧化锆；或钽和氧化钽；或铪和氧化铪。然而，在其他实施例中可以没有保护层108。
方法50包括步骤62，在保护层108或介电材料层104上（如果没有保护层108）形成第二电极（或顶部电极）110。在一个实施例中，顶部电极110包括氮化钽（TaN）。可以通过PVD或其他合适的技术形成顶部电极110。在另一个实施例中，第二电极110的厚度在约100埃和约2000埃之间的范围内。可选地，顶部电极110包括其他合适的导电材料以将器件与用于进行电布线的互连结构的其他部分连接。在其他实施例中，第二电极110包括金属、金属氮化物、掺杂的多晶硅或其他合适的导电材料。
方法50包括步骤64，其中，图案化多个材料层以形成一个或多个RRAM器件。特别地，通过图案化来限定底部电极102和顶部电极110。在一个实施例中，通过包括光刻工艺和蚀刻的步骤图案化多个RRAM材料层（诸如，电阻材料层104、保护层108和两个电极）。例如，在顶部电极110上沉积硬掩模且通过光刻工艺和蚀刻工艺图案化该硬掩模；然后，通过硬掩模的开口蚀刻多个RRAM材料层。硬掩模用作蚀刻掩模，并且可以包括合适的介电材料，诸如氧化硅、氮化硅、其他介电材料或它们的组合。在另一个实施例中，图案化抗蚀剂层用作蚀刻掩模。
在另一个实施例中，在两个图案化步骤中对顶部电极110和底部电极102不同地进行图案化。在图案化顶部电极110的第一步骤中，在顶部电极110上沉积硬掩模且通过光刻工艺和蚀刻工艺来图案化该硬掩模；然后，通过硬掩模的开口蚀刻顶部电极110。在另一个实施例中，图案化抗蚀剂层用作蚀刻掩模。在本实施例中，共同图案化包括顶部电极110、保护层108和介电材料层104的RRAM器件20的多个材料层。
然后，图案化底部电极102。在一个实施例中，通过与图案化顶部电极110的步骤类似的步骤来图案化底部电极102。在一个实施例中，步骤包括光刻工艺和蚀刻工艺。例如，形成蚀刻掩模（硬掩模或图案化的抗蚀剂层）；然后，通过蚀刻掩模的开口蚀刻底部电极102。在本实施例中，图案化底部电极102，使得底部电极102部分地不被顶部电极110覆盖，以用于适当的电布线。可选地，两个图案化步骤可以被设计为不同（诸如，以不同的顺序），以限定（或图案化）顶部电极和底部电极。
方法50可以进一步包括步骤66，其中，形成被设置成分别与顶部电极110和底部电极接触的接触部件。接触部件被设置成分别连接顶部电极110和底部电极102。接触部件包括一种或多种导电材料，并且可以通过多种合适的技术形成接触部件。在一个实施例中，通过包括电介质沉积、接触孔蚀刻和金属沉积的步骤来形成接触部件。在下面描述该步骤。
通过诸如化学汽相沉积（CVD）的技术在RRAM器件20上沉积诸如氧化硅或低k介电材料的层间介电材料层。可以进一步抛光层间介电材料层以通过诸如化学机械抛光（CMP）的技术来平坦化RRAM器件20的顶面。可以通过诸如包括旋涂和固化的步骤的其他方法来形成层间介电材料层。
通过包括光刻工艺和蚀刻的步骤在层间介电材料层形成多个接触孔。例如，在层间介电材料层上形成硬掩模，并且硬掩模包括限定用于接触孔的区域的多个开口。使用硬掩模作为蚀刻掩模，对层间介电材料层应用蚀刻工艺。然后，通过诸如PVD、CVD、喷镀或它们的组合的技术在接触孔中形成导电材料。导电材料包括铝铜合金、铜、钨、硅化物、其他金属或它们的组合。可以实施CMP工艺，以去除多余的沉积导电材料并且平坦化RRAM器件20的顶面。
方法50可以进一步包括步骤68，其中，对RRAM器件20实施沉积后退火（PDA）。PDA被设计成进一步在介电材料层104中生成氧空位。在一个实施例中，PDA工艺的退火温度在约300℃和约500℃之间的范围内变化。在一个实例中，一个或多个DET工艺和PDA工艺共同帮助形成具有缺陷工程膜106或缺陷工程表面的介电材料层104。
可以在方法50之前、期间和/或之后实施其他步骤。在一个实例中，可以通过离子注入、退火和其他工艺在衬底中形成诸如场效应晶体管的多个有源器件。在另一个实例中，可以在衬底上形成包括金属线和通孔部件的多个互连部件，以提供至包括一个或多个RRAM单元的多个器件的电布线，以形成功能集成电路。
再次参照图7，根据DET工艺并且进一步考虑保护层108和/或PDA工艺来进一步描述缺陷工程膜106和介电材料层104。缺陷工程膜106能够从介电材料层104中夺取氧并且在介电材料层104中生成氧空位，使得RRAM结构具有CRSRAM器件的特性性能。
DET工艺（或者在步骤54中对第一电极102应用该工艺或者在步骤58中对介电材料层104应用该工艺）可以有效地在介电材料层104中生成缺陷和缺陷工程膜106。可以在与方法50中的缺陷工程处理的不同实施例相关的介电材料层104的多个部分中生成缺陷工程膜106。
图7提供根据不同实施例构造的介电材料层104的截面图。在如图7（A）所示的一个实施例中，缺陷工程层106形成在介电材料层104的底部上。特别地，缺陷工程膜106形成在介电材料层104和第一电极102之间的界面中。在该实施例中，在底部电极102上实施步骤54。因此，通过相应的DET工艺改变底部电极102或底部电极的顶部。在沉积介电材料层104之后，介电材料层104的底部106与底部电极102发生反应（或通过PDA工艺被进一步增强），以在介电材料层104的部分106上生成缺陷。在该实施例中，介电材料层104的部分106转变成缺陷工程膜106。
在如图7（B）所示的另一实施例中，在介电材料层104的顶部上形成缺陷工程层106。特别地，在介电材料层104和第二电极110（或者保护层108（如果存在的话））之间的界面中形成缺陷工程膜106。在该实施例中，在介电材料层104上实施步骤58。因此，介电材料层104的顶部106被修改（或者被保护层108和/或PDA工艺进一步增强），以在介电材料层104的顶部106上生成缺陷。在该实施例中，介电材料层104的顶部106转变成缺陷工程膜106。
在如图7（C）所示的又一个实施例中，缺陷工程层106位于介电材料层104中。特别地，缺陷工程膜106形成在远离两个表面的介电材料层104中。在该实施例中，在形成介电材料层104期间实施DET工艺。例如，沉积介电材料层104的第一部分。对介电材料层104的第一部分实施DET工艺。在DET工艺之后沉积介电材料层104的第二部分。因此，介电材料层104的部分106被修改（或者通过PDA工艺进一步增强），以在介电材料层104的部分106上生成缺陷。在该实施例中，介电材料层104的部分106转变成内嵌在介电材料层104中的缺陷工程膜106。
在其他实施例中，介电材料层104可以包括形成在介电材料的顶面上、底面上或内嵌在该介电材料中或者它们的多种结合的多于一个的缺陷工程膜106。缺陷工程膜106用于相同的目的，以在介电材料层104中生成更多的缺陷（诸如，氧空位）。可以通过保护层108和/或步骤68处的PDA工艺被进一步增强缺陷（诸如，氧空位）的作用。
由于通过DET工艺（或缺陷工程膜）改变了介电材料层104的结构，所以介电材料层104表现出不同特性。在一个实施例中，介电材料层104包括氧化锆ZrO2和ZrOx。下标x的值小于2。介电材料层104中的ZrOx/ZrO2的比率大于1。这可以参照图8来进一步解释。
图8提供了示出根据多个实施例的多个存储器件的特性数据的曲线图。特性数据是从特定样本中取得的来自X射线光电子能谱（XPS）的实验数据。图8（A）的数据来自通过DET工艺制造的RRAM器件的样本122。样本122是RRAM器件20的一个实例。特别地，样本122包括通过一个或多个DET工艺处理的氧化锆的介电材料层。分析表明介电材料层的ZrOx/ZrO2比率大于1。在该特定实例中，样本122的介电材料层中的ZrOx/ZrO2比率为67.1/32.9。
相比而言，图8（B）的数据来自没有通过DET工艺制造的存储器件的样本124。除了其没有通过DET工艺处理而制造之外，样本124基本类似于样本122。分析表明介电材料层的ZrOx/ZrO2比率小于1。在该特定实例中，样本124的介电材料层中的ZrOx/ZrO2比率为15.6/84.4。而且，与样本124相比，样本122的O1s光谱左移。
图9是示出根据一个实施例的RRAM器件20的电流与电压曲线（I-V曲线）130的示图。根据来自RRAM器件20的一个样本的实验数据建立I-V曲线130。水平轴表示施加给RRAM器件20的电压（或者在一个实例中施加给底部电极的偏压）。相应的单位为伏特（或V）。竖直轴表示通过RRAM器件20的电流。相应的单位为安培（或A）。
I-V曲线130示出了作为RRAM器件的滞后（hysteric）行为。特别地，I-V曲线130涉及没有“形成”操作的操作。I-V曲线130示出了不对称行为。在HR或LR状态通过电阻材料层104的电流很低（例如，约小于10-6）。由于低电流以及没有“形成”操作，RRAM器件20相应的功耗超低。
具体地，RRAM器件20具有多个电阻状态，可以通过设定操作中控制电流等级来设定电阻状态。I-V曲线130包括为正的或者处于一个极性的第一电压范围132以及为负的或者处于相反极性的第二电压范围134。操作“设定”和“读取”处于具有第一极性的第一电压范围132内，操作“重置”处于具有与第一极性相反的第二极性的第二电压范围。因此，RRAM器件20的操作为双极模式。I-V曲线130中的多个电压点分别标记为Vset、Vreset、Vstop和Vread。稍后在讨论多个操作时进一步解释这些点。
I-V曲线130包括高阻（HR）状态136和低阻（LR）状态138。因此，介电材料层104能够用作数据存储器。LR状态和HR状态138分别表示“接通”（或“1”）和“断开”（或“0”），反之亦然。特别地，I-V曲线130额外地包括低于HR状态136的电阻和高于LR状态138的电阻的一个或多个不同的电阻状态139。通过在“设定”操作期间控制流过RRAM器件20的电流来获得多个电阻状态139。
图10中提供了应用期间应用于RRAM器件20的多个操作，该图10包括操作表140。参考图9和图10描述这些操作。首先，在RRAM单元12中的RRAM器件20的使用中不需要“形成”操作。因此，没有“形成”RRAM单元12。
在操作表140的第二行中示出了“设定”操作。在“设定”操作中，利用诸如接地（“Gnd”）的低电压Vlow加偏压于RRAM器件20的顶部电极。RRAM器件20的底部电极被偏置为高电压Vhigh。高电压和低电压之间的差值提供了“设定”电压。在“设定”操作中，将“设定”电压施加至RRAM器件20的两个电极。“设定”电压将电阻材料层104设定成LR状态138。“设定”电压处于第一电压范围132中。“设定”电压从0开始并且增大至Vset或甚至更高。当Vlow接地时，Vhigh从0到Vset或甚至更高。尤其，当通过电流控制器件22将“设定”操作期间的电流控制为不同等级时，电阻材料层104被设定到不同的电阻状态139，以在一个单元中获得多个等级设定和多个位存储器。
另一个操作是“重置”，其在操作表140的第三行中示出。在操作“重置”中，“重置”电压施加至RRAM器件20的两个电极，其中，“重置”电压处于第二电压范围134内或具有相反极性。在“重置”操作中，通过诸如接地（“Gnd”）的低电压Vlow加偏压于RRAM器件20的底部电极。RRAM器件20的顶部电极被偏置为高电压Vhigh。高电压和低电压之间的差值提供“重置”电压。在“重置”操作中，“重置”电压将介电材料层104重置为HR状态136。“重置”电压处于第二电压范围134，并从0变化到Vreset或更高。在本文中，Vreset电压仅指电压差值的大小，因此，其为正值。类似地限定Vstop。为了将电阻材料层104完全重置为LR状态，“重置”电压需要达到Vstop。当Vlow接地时，Vhigh从0到Vstop。在本实例中，Vreset约为0.3V，Vstop约为1V。
其他操作包括“读取”以取回存储在RRAM器件20中的数据。如上所述，RRAM器件20具有多个电阻等级和多个位存储器。“读取”电压处于具有第一极性的第一电压范围132内。在“读取”操作中，通过诸如接地（“Gnd”）的低电压Vlow加偏压于RRAM器件20的顶部电极。RRAM器件20的底部电极被偏置为高电压Vhigh。高电压和低电压之间的差值提供“读取”电压。在“读取”操作中，“读取”电压可以是第一电压范围132中的任何电压。在本示例中，将“读取”电压选为约Vread。
本发明提供电阻式随机存取存储器（RRAM）结构的一个实施例。RRAM结构包括电流控制器件，位于衬底上；以及RRAM器件，形成在衬底上并且与配置成用于将RRAM器件调节为不同电阻等级的电流控制器件连接。RRAM器件包括：底部电极；位于底部电极上的电阻材料层，该电阻材料层包括缺陷工程膜；以及顶部电极，位于电阻材料层上。
在一个实施例中，该结构包括字线和位线。位线与RRAM器件连接，字线与电流控制器件连接。
在另一个实施例中，电流控制器件包括具有源极、漏极以及介于源极和漏极之间的栅极的场效应晶体管。
在又一个实施例中，场效应晶体管的漏极与RRAM器件的底部电极连接；字线与场效应晶体管的栅极连接；位线与RRAM器件的顶部电极连接。
在又一个实施例中，栅极进一步包括形成在衬底上的栅极介电层；电阻材料层包括过渡金属氧化物。
在又一个实施例中，电阻材料层包括选自金属氧化物和金属氮氧化物中的介电材料。在又一个实施例中，电阻材料层包括过渡金属氧化物。
在又一个实施例中，电阻材料层包括氧化锆ZrO2和ZrOx，其中ZrOx/ZrO2的比率大于1，x小于2。
在又一个实施例中，该结构进一步包括设置在电阻材料层和顶部电极之间的保护层。在又一个实施例中，保护层和电阻材料层是选自由钛和氧化锆；钽和氧化钽；以及铪和氧化铪所组成的组的材料对：。
根据一个或多个实施例，本发明还提供一种用于操作具有连接在一起电流控制器件和RRAM器件的多个等级电阻式随机存取存储器（RRAM）单元。该方法没有“形成”步骤，且包括通过电流控制器件控制为电流等级中的一个来将RRAM器件设定为电阻等级中的一个。设定RRAM器件包括对RRAM器件的顶部电极施加第一电压以及对RRAM器件的底部电极施加第二电压。第二电压高于第一电压。
在一个实施例中，设定RRAM器件包括对RRAM器件施加第一极性的设定电压。
在另一个实施例中，该方法进一步包括通过施加与第一极性相反的第二极性的重置电压来重置RRAM器件。
在又一个实施例中，第一极性是从顶部电极到底部电极，设定电压限定为第二电压和第一电压之间的差值。
在又一个实施例中，将RRAM器件设定至一个电阻等级包括将RRAM器件的顶部电极接地。在又一个实施例中，第一电压等于或者高于Vset。
在又一个实施例中，重置RRAM器件包括将RRAM单元的顶部电极加偏压为高电压；以及将RRAM器件的底部电极加偏压到为低电压。
在又一个实施例中，重置RRAM器件包括将RRAM器件的底部电极接地。
在又一个实施例中，第二电压限定为高电压和低电压之间的差值，其中第二电压等于或高于Vstop。
在又一个实施例中，该方法进一步包括通过向RRAM器件施加第一极性的第三电压来读取RRAM器件。在又一个实施例中，第三电压小于第一电压。
在又一个实施例中，底部电极包括氮化钛；电阻材料层包括氧化锆；保护层包括钛；顶部电极包括氮化钽。
本发明还提供了用于制造电阻式随机存取存储器（RRAM）结构的方法的实施例。该方法包括：在衬底上形成电流控制器件；以及形成被配置成与电流控制器件连接的RRAM器件。形成RRAM器件进一步包括：形成底部电极；在底部电极上形成介电材料层；实时缺陷工程处理（DET）工艺；以及在介电材料层上形成顶部电极。
在一个实施例中，DET工艺包括在约200℃和约500℃之间的范围内的处理温度下对RRAM结构应用NH3气体。
在另一个实施例中，DET工艺包括应用从由NH3、N2、O2、O3、H2O、Cl2、Ar、CF4、H2、N2O、SiH4、CF4或它们的组合所组成的组中选择的气体。
在又一个实施例中，实施DET工艺包括在形成介电材料层之前对底部电极实施DET工艺。
在又一个实施例中，该方法进一步包括：在形成顶部电极之前，在介电材料层上形成保护层。
在又一个实施例中，实施DET工艺包括在形成保护层之前对介电材料层实施DET工艺。
在又一个实施例中，在底部电极上形成介电材料层以及在第一介电材料层上形成保护层包括形成过渡金属氧化物层和金属层，该过渡金属氧化物层和金属层从由氧化锆和钛；氧化钽和钽；以及氧化铪和铪所组成的组中进行选择。
在又一个实施例中，该方法进一步包括：在约300℃和约500℃之间的范围内的退火温度情况下对RRAM器件实施沉积后退火（PDA）。
本发明还提供操作具有连接在一起的电流控制器件和RRAM器件的RRAM单元的方法的实施例。该方法包括通过电流控制器件控制电流等级中的一个来将RRAM器件设定为电阻等级中的一个。
在一个实施例中，该方法进一步包括通过施加第一极性的第一电压来重置RRAM器件，其中第一极性与施加至用于设定的RRAM器件的第二电压的极性相反。在另一个实施例中，该方法进一步包括通过比第二电压小得多的第三电压来读取RRAM器件。
上述概括了多个实施例的特征。本领域技术人员将认识到，他们可以容易地使用本本发明作为基础来设计和修改其他用于执行相同目的和/或实现在此介绍的实施例的相同优点的工艺和结构。本领域技术人员还应该认识到，这种等价结构没有背离本发明的精神和范围，并且他们可以在不背离本发明的精神和范围的情况下作出多种改变、替换和更改。

Claims (20)

1.一种用于操作多等级电阻式随机存取存储器单元的方法，所述多等级电阻式随机存取存储器单元具有连接在一起的电流控制器件和电阻式随机存取存储器器件，所述方法没有“形成”步骤，并且包括通过将所述电流控制器件控制为一个电流等级来将所述电阻式随机存取存储器器件设定为一个电阻等级，其中，设定所述电阻式随机存取存储器器件包括对所述电阻式随机存取存储器器件的顶部电极施加第一电压以及对所述电阻式随机存取存储器器件的底部电极施加第二电压，所述第二电压高于所述第一电压，其中，在设定所述电阻式随机存取存储器器件步骤发生之前所述电阻式随机存取存储器没有经历“形成”步骤，其中，所述“形成”步骤在所述电阻式随机存取存储器的电阻材料层中产生导电路径。
2.根据权利要求1所述的用于操作多等级电阻式随机存取存储器单元的方法，其中，设定所述电阻式随机存取存储器器件包括对所述电阻式随机存取存储器器件施加第一极性的设定电压。
3.根据权利要求2所述的用于操作多等级电阻式随机存取存储器单元的方法，进一步包括通过施加与所述第一极性相反的第二极性的重置电压来重置所述电阻式随机存取存储器器件。
4.根据权利要求3所述的用于操作多等级电阻式随机存取存储器单元的方法，其中，
所述第一极性是从所述顶部电极至所述底部电极；以及
所述设定电压限定为所述第二电压和所述第一电压之间的差值。
5.根据权利要求4所述的用于操作多等级电阻式随机存取存储器单元的方法，其中，将所述电阻式随机存取存储器器件设定为一个电阻等级包括将所述电阻式随机存取存储器器件的所述顶部电极接地。
6.根据权利要求4所述的用于操作多等级电阻式随机存取存储器单元的方法，其中，所述第一电压等于或高于Vset。
7.根据权利要求3所述的用于操作多等级电阻式随机存取存储器单元的方法，其中，重置所述电阻式随机存取存储器器件包括：
将所述电阻式随机存取存储器单元的顶部电极偏置为高电压；以及
将所述电阻式随机存取存储器单元的底部电极偏置为低电压。
8.根据权利要求7所述的用于操作多等级电阻式随机存取存储器单元的方法，其中，重置所述电阻式随机存取存储器器件包括将所述电阻式随机存取存储器器件的底部电极接地。
9.根据权利要求7所述的用于操作多等级电阻式随机存取存储器单元的方法，其中，所述第二电压被限定为所述高电压和所述低电压之间的差值，其中，所述第二电压等于或高于Vstop。
10.根据权利要求3所述的用于操作多等级电阻式随机存取存储器单元的方法，进一步包括通过对所述电阻式随机存取存储器器件施加所述第一极性的第三电压来读取所述电阻式随机存取存储器器件。
11.根据权利要求10所述的用于操作多等级电阻式随机存取存储器单元的方法，其中，所述第三电压小于所述第一电压。
12.一种制造电阻式随机存取存储器结构的方法，包括：
在衬底上形成电流控制器件；以及
形成电阻式随机存取存储器器件，所述电阻式随机存取存储器器件被设置成与所述电流控制器件连接，形成所述电阻式随机存取存储器器件进一步包括：
形成底部电极；
在所述底部电极上形成介电材料层；
对所述介电材料层实施缺陷工程处理工艺，所述缺陷工程处理工艺包括对所述介电材料层施加气体，并对所述气体加热；以及
在所述介电材料层上形成顶部电极，
所述电阻式随机存取存储器器件包括具有缺陷工程膜的电阻材料层，以在所述电阻式随机存取存储器器件的使用中没有经历“形成”步骤，所述“形成”步骤在所述电阻式随机存取存储器的电阻材料层中产生导电路径。
13.根据权利要求12所述的制造电阻式随机存取存储器结构的方法，其中，所述缺陷工程处理工艺包括在200℃至500℃的范围内的处理温度下对所述电阻式随机存取存储器结构施加NH3气体。
14.根据权利要求12所述的制造电阻式随机存取存储器结构的方法，其中，所述缺陷工程处理工艺包括施加从由NH3、N2、O2、O3、H2O、Cl2、Ar、CF4、H2、N2O、SiH4、CF4和它们的组合所组成的组中选择的气体。
15.根据权利要求12所述的制造电阻式随机存取存储器结构的方法，其中，实施所述缺陷工程处理工艺包括在形成所述介电材料层之前对所述底部电极实施所述缺陷工程处理工艺。
16.根据权利要求12所述的制造电阻式随机存取存储器结构的方法，进一步包括：在形成所述顶部电极之前在所述介电材料层上形成保护层。
17.根据权利要求16所述的制造电阻式随机存取存储器结构的方法，其中，实施所述缺陷工程处理工艺包括：在形成所述保护层之前对所述介电材料层实施所述缺陷工程处理工艺。
18.根据权利要求16所述的制造电阻式随机存取存储器结构的方法，其中，
在所述底部电极上形成所述介电材料层以及在所述介电材料层上形成所述保护层包括：形成过渡金属氧化物层和金属层，其中，所述过渡金属氧化物层和所述金属层从由氧化锆和钛、氧化钽和钽、以及氧化铪和铪所组成的组中进行选择。
19.根据权利要求12所述的制造电阻式随机存取存储器结构的方法，进一步包括：对所述电阻式随机存取存储器器件实施沉积后退火工艺，其中，退火温度在300℃至500℃的范围内。
20.一种用于操作多等级电阻式随机存取存储器单元的方法，其中，所述多等级电阻式随机存取存储器单元具有连接在一起的电流控制器件和电阻式随机存取存储器器件，所述方法包括：
通过对所述电阻式随机存取存储器器件施加第一极性的第一电压将所述电阻式随机存取存储器器件设定为一个电阻等级；以及
通过对所述电阻式随机存取存储器器件施加第二极性的第二电压重置所述电阻式随机存取存储器器件，其中，
所述第二极性与所述第一极性相反，
所述电流控制器件被配置成用于将所述电阻式随机存取存储器器件调节为不同的电阻等级，以及
所述电阻式随机存取存储器器件包括具有缺陷工程膜的电阻材料层，
其中，在设定所述电阻式随机存取存储器器件步骤发生之前所述电阻式随机存取存储器没有经历“形成”步骤，其中，所述“形成”步骤在所述电阻式随机存取存储器的电阻材料层中产生导电路径。
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Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9680091B2 (en) 2012-06-15 2017-06-13 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for a complimentary resistive switching random access memory for high density application
US9019743B2 (en) 2012-11-29 2015-04-28 Taiwan Semiconductor Manufacturing Company, Ltd. Method and structure for resistive switching random access memory with high reliable and high density
CN105098065B (zh) * 2014-05-14 2018-04-20 中国科学院宁波材料技术与工程研究所 一种电阻型随机存储器的存储单元的制备方法及其产品
US9263218B2 (en) 2014-05-23 2016-02-16 Nuvoton Technology Corporation Variable resistance memory cell based electrically resettable fuse device
US9525008B2 (en) * 2015-03-31 2016-12-20 Taiwan Semiconductor Manufacturing Company, Ltd. RRAM devices
US9685604B2 (en) 2015-08-31 2017-06-20 Taiwan Semiconductor Manufacturing Company, Ltd. Magnetoresistive random access memory cell and fabricating the same
US9905751B2 (en) 2015-10-20 2018-02-27 Taiwan Semiconductor Manufacturing Company, Ltd. Magnetic tunnel junction with reduced damage
US9978938B2 (en) 2015-11-13 2018-05-22 Taiwan Semiconductor Manufacturing Company, Ltd. Resistive RAM structure and method of fabrication thereof
US9786674B2 (en) 2015-11-16 2017-10-10 Taiwan Semiconductor Manufacturing Company, Ltd. Discrete storage element formation for thin-film storage device
US9728505B2 (en) 2015-11-16 2017-08-08 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and structrues of novel contact feature
US10319675B2 (en) 2016-01-13 2019-06-11 Taiwan Semiconductor Manufacturing Company, Ltd. Capacitor embedded with nanocrystals
US9685389B1 (en) 2016-02-03 2017-06-20 Taiwan Semiconductor Manufacturing Co., Ltd. Formation of getter layer for memory device
DE102016005537A1 (de) 2016-05-04 2017-11-09 Forschungszentrum Jülich GmbH Fachbereich Patente Verfahren zur Herstellung von Schichten von ReRAM-Speichern und Verwendung eines Implanters
US9576653B1 (en) 2016-05-10 2017-02-21 Taiwan Semiconductor Manufacturing Co., Ltd. Fast sense amplifier with bit-line pre-charging
US9792987B1 (en) 2016-07-21 2017-10-17 Taiwan Semiconductor Manufacturing Co., Ltd. Resistive random access memory device
US10008253B1 (en) 2016-08-01 2018-06-26 Taiwan Semiconductor Manufacturing Co., Ltd. Array architecture and write operations of thyristor based random access memory
US9660107B1 (en) 2016-08-31 2017-05-23 Taiwan Semiconductor Manufacturing Co., Ltd. 3D cross-bar nonvolatile memory
US9917006B1 (en) 2016-09-09 2018-03-13 Taiwan Semiconductor Manufacturing Co., Ltd. Method of planarizating film
US9997244B1 (en) 2016-11-29 2018-06-12 Taiwan Semiconductor Manufacturing Co., Ltd. RRAM-based authentication circuit
CN108123031B (zh) * 2016-11-30 2021-12-28 中芯国际集成电路制造(上海)有限公司 阻变式存储器及其制造方法
US10880101B2 (en) 2018-04-11 2020-12-29 Taiwan Semiconductor Manufacturing Co., Ltd. Method and circuit for de-biasing PUF bits
US11107980B2 (en) 2018-09-28 2021-08-31 Taiwan Semiconductor Manufacturing Company, Ltd. MRAM fabrication and device
CN109950394B (zh) * 2019-03-29 2020-05-15 河南大学 无电形成过程阻变存储器实现量子电导效应的方法
US11289143B2 (en) 2019-10-30 2022-03-29 Taiwan Semiconductor Manufacturing Co., Ltd. SOT-MRAM with shared selector
US11121318B2 (en) 2020-01-29 2021-09-14 International Business Machines Corporation Tunable forming voltage for RRAM device
DE102021106752B4 (de) 2020-05-29 2023-10-26 Taiwan Semiconductor Manufacturing Company, Ltd. Speichervorichtung, integrierte schaltungsvorrichtung und verfahren
US11450362B2 (en) 2020-05-29 2022-09-20 Taiwan Semiconductor Manufacturing Company, Ltd. Memory device, integrated circuit device and method

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101409327A (zh) * 2007-07-20 2009-04-15 旺宏电子股份有限公司 具有缓冲层的电阻式存储结构
TW201110439A (en) * 2009-07-13 2011-03-16 Hewlett Packard Development Co Memristive device
CN102473457A (zh) * 2010-06-29 2012-05-23 松下电器产业株式会社 非易失性存储装置以及其驱动方法

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101176543B1 (ko) * 2006-03-10 2012-08-28 삼성전자주식회사 저항성 메모리소자
US7778063B2 (en) * 2006-11-08 2010-08-17 Symetrix Corporation Non-volatile resistance switching memories and methods of making same
US8154003B2 (en) 2007-08-09 2012-04-10 Taiwan Semiconductor Manufacturing Company, Ltd. Resistive non-volatile memory device
JP5214208B2 (ja) * 2007-10-01 2013-06-19 スパンション エルエルシー 半導体装置及びその制御方法
US20100034010A1 (en) * 2008-08-06 2010-02-11 Seagate Technology Llc Memory devices with concentrated electrical fields
US7881095B2 (en) * 2008-08-08 2011-02-01 Seagate Technology Llc Asymmetric write current compensation using gate overdrive for resistive sense memory cells
US7791925B2 (en) 2008-10-31 2010-09-07 Seagate Technology, Llc Structures for resistive random access memory cells
US20100123117A1 (en) 2008-11-19 2010-05-20 Seagate Technology Llc Non volatile memory cells including a filament growth layer and methods of forming the same
US20100327248A1 (en) 2009-06-29 2010-12-30 Seagate Technology Llc Cell patterning with multiple hard masks
WO2011007538A1 (ja) 2009-07-13 2011-01-20 パナソニック株式会社 抵抗変化型素子および抵抗変化型記憶装置
KR101055748B1 (ko) 2009-10-23 2011-08-11 주식회사 하이닉스반도체 저항 변화 장치 및 그 제조방법
US8487292B2 (en) 2010-03-16 2013-07-16 Sandisk 3D Llc Resistance-switching memory cell with heavily doped metal oxide layer
US8541765B2 (en) 2010-05-25 2013-09-24 Micron Technology, Inc. Resistance variable memory cell structures and methods
US8351241B2 (en) 2010-06-24 2013-01-08 The Regents Of The University Of Michigan Rectification element and method for resistive switching for non volatile memory device
KR101658492B1 (ko) 2010-08-13 2016-09-21 삼성전자주식회사 미세 패턴의 형성 방법 및 이를 이용한 반도체 소자의 제조 방법
US8558212B2 (en) 2010-09-29 2013-10-15 Crossbar, Inc. Conductive path in switching material in a resistive random access memory device and control
WO2012058324A2 (en) * 2010-10-29 2012-05-03 Rambus Inc. Resistance change memory cell circuits and methods
US8642985B2 (en) 2011-06-30 2014-02-04 Industrial Technology Research Institute Memory Cell
US8681530B2 (en) 2011-07-29 2014-03-25 Intermolecular, Inc. Nonvolatile memory device having a current limiting element
US8581224B2 (en) 2012-01-20 2013-11-12 Micron Technology, Inc. Memory cells
US8658997B2 (en) 2012-02-14 2014-02-25 Intermolecular, Inc. Bipolar multistate nonvolatile memory
US9680091B2 (en) 2012-06-15 2017-06-13 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for a complimentary resistive switching random access memory for high density application
US9019743B2 (en) 2012-11-29 2015-04-28 Taiwan Semiconductor Manufacturing Company, Ltd. Method and structure for resistive switching random access memory with high reliable and high density

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101409327A (zh) * 2007-07-20 2009-04-15 旺宏电子股份有限公司 具有缓冲层的电阻式存储结构
TW201110439A (en) * 2009-07-13 2011-03-16 Hewlett Packard Development Co Memristive device
CN102473457A (zh) * 2010-06-29 2012-05-23 松下电器产业株式会社 非易失性存储装置以及其驱动方法

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Publication number Publication date
US9053781B2 (en) 2015-06-09
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