CN103474410B - 一种功率半导体封装件及其焊线方法 - Google Patents

一种功率半导体封装件及其焊线方法 Download PDF

Info

Publication number
CN103474410B
CN103474410B CN201310410148.8A CN201310410148A CN103474410B CN 103474410 B CN103474410 B CN 103474410B CN 201310410148 A CN201310410148 A CN 201310410148A CN 103474410 B CN103474410 B CN 103474410B
Authority
CN
China
Prior art keywords
bonding wire
wire
pin
substrate
chip
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201310410148.8A
Other languages
English (en)
Other versions
CN103474410A (zh
Inventor
曹周
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Great Team Backend Foundry Dongguan Co Ltd
Original Assignee
Great Team Backend Foundry Dongguan Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Great Team Backend Foundry Dongguan Co Ltd filed Critical Great Team Backend Foundry Dongguan Co Ltd
Priority to CN201310410148.8A priority Critical patent/CN103474410B/zh
Publication of CN103474410A publication Critical patent/CN103474410A/zh
Application granted granted Critical
Publication of CN103474410B publication Critical patent/CN103474410B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48095Kinked
    • H01L2224/48096Kinked the kinked part being in proximity to the bonding area on the semiconductor or solid-state body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48135Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48135Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H01L2224/48139Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate with an intermediate bond, e.g. continuous wire daisy chain
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/4901Structure
    • H01L2224/4903Connectors having different sizes, e.g. different diameters

Landscapes

  • Wire Bonding (AREA)

Abstract

本发明公开一种功率半导体封装件及其焊线方法,所述封装件通过设计各种焊接器件的尺寸及其在基板上的合理布局,在实现封装件原设计功能的同时为封装件后续的焊线提供了很好的基础;所述焊线方法采用根据焊线长度逐渐减小的顺序进行焊线连接这种方法,相比于现有焊线连接方法大大的减少了焊线装置切换焊线长度和焊接途径的频率,焊线连接完成后的封装件(或其基板)上的线路清晰明了,表面整洁大方,为后续的工艺步骤奠定良好基础;同时本焊线方法使得在焊线连接时的操作空间相对变大了,这对于焊线焊接在封装件(或其基板)上提供了良好的压合力,使焊线可以牢固的焊接在封装件(或其基板)上。

Description

一种功率半导体封装件及其焊线方法
技术领域
本发明属于半导体封装领域,具体涉及一种功率半导体封装件及其焊线方法。
背景技术
引线框架作为集成电路的芯片载体,是一种借助于键合材料实现芯片内部电路引出端与外引线的电气连接,形成电气回路的关键结构件,它起到了和外部导线连接的桥梁作用,绝大部分的半导体集成块中都需要使用引线框架,是电子信息产业中重要的基础材料。
随着越来越多的元器件集成在一块引线框架上,导致了焊线数量的大幅增加和焊线两两之间的间距变窄,同时由于存在多种不同的焊线途径,这大大增加了焊线时难度;而现有焊线方法普遍采用从左至右,从上至下的方式焊线,这种焊线方法在焊线连接的过程中需要不停的变换焊线的长度,使得焊线的效果并不是很好。
中国发明专利说明书CN101872754A中公开了一种焊线接合结构包含一焊线、一接垫及一非导电胶材。该焊线包含一线状部及一块状部,其中该块状部连接于该线状部,且该块状部的剖面面积大于该线状部的剖面面积。该接垫接合于该块状部。该非导电胶材覆盖该接垫,并包覆该焊线的整个块状部。所述焊线方法能使焊线的焊接牢固,值得借鉴。
中国发明专利说明书CN102244063A中公开了一种具有多边形芯片座的半导体封装件及其制法。该具有多边形芯片座的半导体封装件包括:具有至少五侧边的多边形芯片座;设于该多边形芯片座的周围的多个导脚,且该导脚与该多边形芯片座的侧边形成一预定的距离;设于该多边形芯片座上以通过焊线电性连接至该多个导脚的芯片;以及用以包覆该多边形芯片座、该多个导脚与该芯片的封装胶体。由于是采用至少五侧边的多边形芯片座,而且周围有多个导脚,当一块封装件上面含有这种结构过多的时候,就会有大量的引脚和焊线,必然会造成焊线的混乱;如何才能在保证焊线质量的同时保证焊线过程中和焊线完成后的焊线清晰度以及减少焊线过程中的难度是值得我们深入研究的。
发明内容
本发明提供一种功率半导体封装件及其焊线方法,其目的是解决随着越来越多的元器件集成在一块引线框架上,导致了焊线数量的大幅增加和焊线两两之间的间距变窄,同时由于存在多种不同的焊线途径,焊线时效果不好的难题。
本发明首先提供一种功率半导体封装件,包括基板,同时还包括:
多个芯片座,所述芯片座固定在所述基板上;
功能元件板,所述功能元件板通过卡位固定在所述基板上;
多个第一芯片、第二芯片,所述第一芯片、第二芯片设于芯片座上;
多个第一引脚和第二引脚,所述第一引脚和第二引脚固定于所述基板上;
多个第三引脚,所述第三引脚固定于所述第二芯片上;
多个第四引脚,所述第四引脚固定于所述功能元件板上;
多个第五引脚、第六引脚、第七引脚,所述第五引脚、第六引脚、第七引脚固定于所述功能元件板上;
多个第三芯片,所述第三芯片设于功能元件板上,所述第三芯片旁边连有第八引脚;
集成板,所述集成板位于功能元件板中间位置,所述集成板周边设有多个第九引脚;
多个第十引脚,所述第十引脚固定在所述集成板上;
焊线,所述焊线起连接作用;
其他元器件,所述元器件包括电阻、电容和二极管。
作为一种优选方案,所述基板为引线框架。
本发明同时提供一种功率半导体封装件焊线方法,所述方法步骤包括:
s1,分析:得出封装件焊线时所需的焊线长度的理论值;
s2,备线:准备s1中分析得出的不同规格的焊线;
s3,焊线:根据焊线的长度有序性的进行焊线连接;
s4,检查:确保焊线无误及焊线封装件的性能在误差范围内。
其中,较佳地,步骤s3中,焊线的焊接的长度比理论值大5%。
进一步,步骤s3中,采用焊线长度逐渐减小的顺序进行焊线连接。
更进一步,当焊线长度一样时,根据焊接器件的规格进行焊线连接,所述焊接器件包括第一芯片、第二芯片、第三芯片、第一引脚、第二引脚、第三引脚、第四引脚、第五引脚、第六引脚、第七引脚、第八引脚、第九引脚、第十引脚。
由上述说明可知,本发明通过设计各种焊接器件的尺寸及其在基板上的合理布局,在实现封装件原设计功能的同时为封装件后续的焊线提供了很好的基础;本发明最主要的是提供了一种在复杂多变的封装件(或其基板)上进行焊线连接的方法,通过采用根据焊线长度逐渐减小的顺序进行焊线连接这种方法,相比于现有焊线连接方法大大的减少了焊线装置切换焊线长度和焊接途径的频率,而且采用根据焊线长度逐渐减小的顺序进行焊线连接这种方法可以使焊线连接完成后的封装件(或其基板)上的线路清晰明了,表面整洁大方,为后续的工艺步骤奠定良好基础;采用根据焊线长度逐渐减小的顺序进行焊线连接这种方法还有一个好处就是使得在焊线连接时的操作空间相对变大了,这对于焊线焊接在封装件(或其基板)上提供了良好的压合力,使焊线可以牢固的焊接在封装件(或其基板)上。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案,下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍,显而易见地,下面描述中的附图仅仅是本发明的一些实施例,对于本领域普通技术人员来讲,在不付出创造性劳动的前提下,还可以根据这些附图获得其他的附图。
图1是本发明功率半导体封装件实施例一结构示意图;
图2是本发明功率半导体封装件焊线方法实施例二封装件第一次焊线示意图;
图3是本发明功率半导体封装件焊线方法实施例二封装件第二次焊线示意图;
图4是本发明功率半导体封装件焊线方法实施例二封装件第三次焊线示意图;
图5是本发明功率半导体封装件焊线方法实施例二封装件第四次焊线示意图。
具体实施方式
下面将结合本发明实施例中的附图,对本发明实施例中的技术方案进行清楚、完整地描述。基于本发明中的实施例,本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例,都属于本发明保护的范围。
实施例一
参考图1,一种功率半导体封装件,包括基板1,同时还包括:
多个芯片座2,所述芯片座2固定在所述基板1上;
功能元件板3,所述功能元件板3通过卡位4固定在所述基板1上;
多个第一芯片51、第二芯片52,所述第一芯片51、第二芯片52设于芯片座上2;
多个第一引脚61和第二引脚62,所述第一引脚61和第二引脚62固定于所述基板上1;
多个第三引脚63,所述第三引脚63固定于所述第二芯片52上;
多个第四引脚64,所述第四引脚64固定于所述功能元件板3上;
多个第五引脚65、第六引脚66、第七引脚67,所述第五引脚65、第六引脚66、第七引脚67固定于所述功能元件板3上;
多个第三芯片53,所述第三芯片53设于功能元件板3上,所述第三芯片53旁边连有第八引脚68;
集成板7,所述集成板7位于功能元件板3中间位置,所述集成板7周边设有多个第九引脚69;
多个第十引脚60,所述第十引脚60固定在所述集成板7上;
焊线8,所述焊线8起连接作用;
其他元器件(未标示),所述元器件包括电阻、电容和二极管。
本实施例在基板1上的合理的布局各种元器件,在实现封装件原设计功能的同时为封装件后续的焊线连接提供了很好的基础。
实施例二
参考图1-图5,一种对实施例一种的功率半导体封装件焊线方法,所述方法步骤包括:
s1,分析:本实施例需焊接4中长度不同的焊线;
s2,备线:准备2中规格的焊线,分别为粗线和细线;
s3,焊线:根据焊线长度逐渐减小的顺序进行焊线连接,当焊线长度一样时,根据焊接器件的规格从大到小进行焊线连接,同时使用焊接设备焊接时焊线的焊接的长度比理论值大5%。
s4,检查:确保焊线无误及焊线封装件的性能在误差范围内。
本实施例提供了一种在复杂多变的基板上进行焊线连接的方法,通过采用根据焊线长度逐渐减小的顺序进行焊线连接这种方法,大大的减少了焊线装置切换焊线长度和焊接途径的频率,焊线连接完成后的基板上的线路清晰明了,表面整洁大方,为后续的工艺步骤奠定良好基础;本实施例还有一个好处就是使得在焊线连接时的操作空间相对变大了,这对于焊线焊接在基板上提供了良好的压合力,使焊线可以牢固的焊接在其基板上。
以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明,不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说,在不脱离本发明构思的前提下,还可以做出若干简单推演或替换,都应当视为属于本发明的保护范围。

Claims (3)

1.一种功率半导体封装件,包括基板,其特征是,还包括:
多个芯片座,所述芯片座固定在所述基板上;
功能元件板,所述功能元件板通过卡位固定在所述基板上;
多个第一芯片、第二芯片,所述第一芯片、第二芯片设于芯片座上;
多个第一引脚和第二引脚,所述第一引脚和第二引脚固定于所述基板上;
多个第三引脚,所述第三引脚固定于所述第二芯片上;
多个第四引脚,所述第四引脚固定于所述功能元件板上;
多个第五引脚、第六引脚、第七引脚,所述第五引脚、第六引脚、第七引脚固定于所述功能元件板上;
多个第三芯片,所述第三芯片设于功能元件板上,所述第三芯片旁边连有第八引脚;
集成板,所述集成板位于功能元件板中间位置,所述集成板周边设有多个第九引脚;
多个第十引脚,所述第十引脚固定在所述集成板上;
焊线,所述焊线起连接作用。
2.根据权利要求1所述一种功率半导体封装件,其特征是,所述基板为引线框架。
3.根据权利要求1所述一种功率半导体封装件,其特征是,所述功能元件板上还设有其他元器件,所述元器件包括电阻、电容和二极管。
CN201310410148.8A 2013-09-11 2013-09-11 一种功率半导体封装件及其焊线方法 Active CN103474410B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201310410148.8A CN103474410B (zh) 2013-09-11 2013-09-11 一种功率半导体封装件及其焊线方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201310410148.8A CN103474410B (zh) 2013-09-11 2013-09-11 一种功率半导体封装件及其焊线方法

Publications (2)

Publication Number Publication Date
CN103474410A CN103474410A (zh) 2013-12-25
CN103474410B true CN103474410B (zh) 2017-10-27

Family

ID=49799207

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201310410148.8A Active CN103474410B (zh) 2013-09-11 2013-09-11 一种功率半导体封装件及其焊线方法

Country Status (1)

Country Link
CN (1) CN103474410B (zh)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002299551A (ja) * 2001-04-02 2002-10-11 Mitsubishi Electric Corp パワーモジュールおよびその製造方法
CN102222660A (zh) * 2010-04-16 2011-10-19 万国半导体有限公司 双引线框架多芯片共同封装体及其制造方法
CN102403295A (zh) * 2010-09-07 2012-04-04 万国半导体股份有限公司 金属键接的半导体封装及其方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002299551A (ja) * 2001-04-02 2002-10-11 Mitsubishi Electric Corp パワーモジュールおよびその製造方法
CN102222660A (zh) * 2010-04-16 2011-10-19 万国半导体有限公司 双引线框架多芯片共同封装体及其制造方法
CN102403295A (zh) * 2010-09-07 2012-04-04 万国半导体股份有限公司 金属键接的半导体封装及其方法

Also Published As

Publication number Publication date
CN103474410A (zh) 2013-12-25

Similar Documents

Publication Publication Date Title
CN103824853B (zh) 应用于开关型调节器的集成电路组件
KR101490334B1 (ko) 인터포저 칩 및 인터포저 칩을 갖는 멀티-칩 패키지
CN203721707U (zh) 芯片封装结构
CN106206528B (zh) 基于双向tvs高压脉冲抑制的整流桥及其制作工艺
KR20140144486A (ko) 적층 패키지 및 제조 방법
CN205984975U (zh) 一种滤除瞬态高压脉冲的超薄整流桥
CN103117263A (zh) 一种集成电路封装
CN204706557U (zh) 一种智能功率模块
CN103337486B (zh) 半导体封装构造及其制造方法
CN103985689B (zh) 电子装置及其封装结构
CN105489578B (zh) 叠层芯片封装结构
CN103928431B (zh) 一种倒装封装装置
CN103474410B (zh) 一种功率半导体封装件及其焊线方法
CN110429068A (zh) 一种天线封装结构及其制备方法、通信设备
CN104052244B (zh) 功率模块
KR101219086B1 (ko) 패키지 모듈
CN205122576U (zh) 用于无引脚封装结构的引线框架及封装结构
US20100035380A1 (en) Method for fabricating package structure of stacked chips
CN208014692U (zh) 芯片封装体及电子总成
CN203536411U (zh) 一种半导体封装结构
CN206806338U (zh) 薄型化双芯片的叠接封装结构
CN206789540U (zh) Sot封装结构的半导体器件
CN104821641B (zh) 一种无线充电装置
CN204361080U (zh) 电路系统及其芯片封装
CN210778556U (zh) 一种集成电路封装结构

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant