CN102222660A - 双引线框架多芯片共同封装体及其制造方法 - Google Patents

双引线框架多芯片共同封装体及其制造方法 Download PDF

Info

Publication number
CN102222660A
CN102222660A CN2010101679613A CN201010167961A CN102222660A CN 102222660 A CN102222660 A CN 102222660A CN 2010101679613 A CN2010101679613 A CN 2010101679613A CN 201010167961 A CN201010167961 A CN 201010167961A CN 102222660 A CN102222660 A CN 102222660A
Authority
CN
China
Prior art keywords
chip
contact zone
lead frame
brace
carrier
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN2010101679613A
Other languages
English (en)
Other versions
CN102222660B (zh
Inventor
刘凯
石磊
鲁军
安荷·叭剌
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Chongqing Wanguo Semiconductor Technology Co ltd
Alpha and Omega Semiconductor Ltd
Original Assignee
Alpha and Omega Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Alpha and Omega Semiconductor Inc filed Critical Alpha and Omega Semiconductor Inc
Priority to CN201010167961.3A priority Critical patent/CN102222660B/zh
Publication of CN102222660A publication Critical patent/CN102222660A/zh
Application granted granted Critical
Publication of CN102222660B publication Critical patent/CN102222660B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/84—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a strap connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
    • H01L2224/37—Structure, shape, material or disposition of the strap connectors prior to the connecting process of an individual strap connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
    • H01L2224/37—Structure, shape, material or disposition of the strap connectors prior to the connecting process of an individual strap connector
    • H01L2224/37001—Core members of the connector
    • H01L2224/3701—Shape
    • H01L2224/37011—Shape comprising apertures or cavities
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H01L2224/4005—Shape
    • H01L2224/4007—Shape of bonding interfaces, e.g. interlocking features
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H01L2224/4005—Shape
    • H01L2224/4009—Loop shape
    • H01L2224/40095—Kinked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H01L2224/401—Disposition
    • H01L2224/40151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/40221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/40245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49111—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting two common bonding areas, e.g. Litz or braid wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73221—Strap and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/83801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/84—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a strap connector
    • H01L2224/848—Bonding techniques
    • H01L2224/84801—Soldering or alloying
    • H01L2224/84815—Reflow soldering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30107—Inductance

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

本发明公开了一种双引线框架多芯片共同封装体及其制造方法，包括两个引线框架；多个芯片，多个芯片包括第一芯片、第二芯片及第三芯片；第一芯片设置在第一引线框架上，第二芯片及第三芯片共同设置在第二个引线框架上，第三芯片为旁路电容；两个连接片，分别为顶部连接片和立体连接片，顶部连接片连接第二芯片的顶部接触区及第一引线框架的外部引脚，并且顶部连接片同时连接第三芯片的顶部接触区。本发明简化了多框架多芯片的封装制成工艺，降低了芯片之间的电阻和电感，并且在封装中集成了一个旁路电容，降低了封装过程中的寄生电感，从而提高了整个器件的能量转换效率，并且减小了半导体封装的尺寸，此外，本发明工艺操作简单，制造成本低。

Description

双引线框架多芯片共同封装体及其制造方法
技术领域
本发明涉及一种半导体封装结构和制造方法，特别涉及一种双引线框架多芯片共同封装体及其制造方法。
背景技术
功率金属氧化物半导体场效应晶体(metal-oxide-semiconductor field effecttransistor，简称MOSFET)器件具有高集成密度、高可靠性、极低的静态漏电流和不断改进的功率处理能力，被广泛的应用在消费电子、计算机等领域。
现有技术中，如图1所示，在封装上管金属氧化物半导体场效应晶体管(HSMOSFET)2和下管金属氧化物半导体场效应晶体管(LS MOSFET)1时，将上管MOSFET2和下管MOSFET 1分别设置在一引线框架芯片座4和芯片座3上，通过引线5分别连接下管MOSFET 1和上管MOSFET 2、下管MOSFET 1的顶部接触区与芯片座3以及上管MOSFET 2的底部接触区与芯片座3。
现有技术中，如图2所示，将表面安装型的电容11设置在半导体封装12的表面，以降低寄生电感。
在上述器件的封装中，通过引线连接芯片，增加了芯片之间的电阻和电感，另外在半导体封装表面设置电容器，增加了半导体封装的尺寸及成本。
发明内容
本发明的目的是提供一种双引线框架多芯片共同封装体及其制造方法，该封装结构将连接片用于芯片之间的连接及芯片与芯片座之间的连接，降低了芯片之间的电阻和电感，并且在封装中集成了一个旁路电容，降低了封装过程中的寄生电感，提高了整个器件的能量转换效率，并同时减小了半导体封装的尺寸，本发明的工艺操作简单，易操作，制造成本低。
为了达到上述目的，本发明的技术方案是：一种双引线框架多芯片共同封装体，其特点是，包括：
第一引线框架及第二引线框架，所述第一引线框架包括一个第一芯片座和多个外部引脚，所述第二引线框架包括一个第二芯片座和一个与第二芯片座一体构成的立体连接片；
分别具有数个顶部接触区及一底部接触区的第一芯片及第二芯片；所述第一芯片设置在第一芯片座上，所述第二芯片设置在第二芯片座上；所述第一芯片的底部接触区与第一芯片座电连接，所述第二芯片的底部接触区与第二芯片座电连接；
所述立体连接片连接第一芯片的一第一顶部接触区，使第一芯片与第二芯片座电学连接，从而使第一芯片的第一顶部接触区与第二芯片的底部接触区电学连通。
上述的双引线框架多芯片共同封装体，其中，
还包括一个顶部连接片，所述顶部连接片连接第二芯片的一顶部接触区及至少一外部引脚。
上述的双引线框架多芯片共同封装体，其中，
所述顶部连接片进一步延伸连接第一芯片的一第二顶部接触区。
上述的双引线框架多芯片共同封装体，其中，
所述多个芯片还包括具有一顶部接触区及一底部接触区的第三芯片，所述第三芯片设置在第一芯片座上，所述第三芯片的底部接触区与第一芯片座电连接；所述顶部连接片进一步延伸连接第三芯片的顶部接触区。
上述的双引线框架多芯片共同封装体，其中，
所述第一芯片为上管金属氧化物半导体场效应晶体管，所述第二芯片为下管金属氧化物半导体场效应晶体管，所述第三芯片为旁路电容。
一种双引线框架多芯片共同封装体，其特点是，包括：
两个引线框架，分别为第一引线框架及第二引线框架，所述第一引线框架包括一个第一芯片座和多个外部引脚，所述第二引线框架包括一个第二芯片座；
多个芯片，所述多个芯片分别具有顶部接触区及底部接触区；所述多个芯片进一步包括第一芯片、第二芯片及第三芯片；所述第一芯片及第三芯片设置在第一芯片座上，所述第二芯片设置在第二芯片座上，所述第一芯片及第三芯片的底部接触区分别与第一芯片座电学连接，所述第二芯片的底部接触区与第二芯片座电学连接，所述第一芯片和第二芯片还分别包括顶部栅接触区，第一芯片和第二芯片的栅接触区分别与第一引线框架的外部引脚连接；
一个顶部连接片，用于多芯片共同封装体内的连接，所述顶部连接片连接第二芯片的顶部接触区及外部引脚，并且所述顶部连接片同时连接第三芯片的顶部接触区；
所述第一芯片的顶部接触区与所述第二芯片座电学连接。
上述的双引线框架多芯片共同封装体，其中，通过引线连接第一芯片的顶部接触区与第二引线框架的内部引脚。
上述的双引线框架多芯片共同封装体，其中，所述第一芯片和第三芯片集成为一个芯片设置在第一引线框架上。
上述的双引线框架多芯片共同封装体，其中，所述的第一芯片为上管金属氧化物半导体场效应晶体管，所述第二芯片为下管金属氧化物半导体场效应晶体管，所述第三芯片为旁路电容。
一种双引线框架多芯片共同封装体的制作方法，其特点是，包括以下步骤：
步骤1：提供一个第一引线框架，所述第一引线框架包括第一芯片座和多个外部引脚；
步骤2：提供多个芯片，包括第一芯片及第二芯片，所述第一芯片及第二芯片分别包括底部接触区及顶部接触区；
步骤3：将所述第一芯片设置在第一芯片座上，第一芯片的底部接触区与第一芯片座通过粘接材料电学连接；
步骤4：提供一个第二引线框架及一个立体连接片，所述第二引线框架包括一个第二芯片座，所述第二芯片座与所述立体连接片为一体化成形结构，立体连接片连接第一芯片的顶部接触区；
步骤5：将第二芯片设置在第二芯片座上，第二芯片的底部接触区与第二芯片座电学连接；
步骤6：提供一个顶部连接片，所述顶部连接片连接第二芯片的顶部接触区及第一引线框架的外部引脚。
一种双引线框架多芯片共同封装体的封装制作方法，其特点是，包括以下步骤：
步骤1：提供一个第一引线框架，所述第一引线框架包括第一芯片座及多个外部引脚；
步骤2：提供多个芯片，多个芯片包括第一芯片、第二芯片及第三芯片，将第一芯片及第三芯片设置在第一芯片座上，所述多个芯片都分别包含底部接触区及顶部接触区，将第一芯片及第三芯片的底部接触区与第一芯片座电学连接；
步骤3：提供一个第二引线框架，所述第二引线框架包括第二芯片座，连接第一芯片的顶部接触区及第二芯片座；
步骤4：将第二芯片设置在第二芯片座引上，并将所述第二芯片与所述第二芯片座电学连接；
步骤5：提供一个顶部连接片，并将顶部连接片连接第二芯片的顶部接触区及第一引线框架的外部引脚，并且所述顶部连接片同时连接第三芯片的顶部接触区；
步骤6：第一芯片和第二芯片的顶部接触区包括一个栅接触区，第一芯片和第二芯片的栅接触区分别与第一引线框架的外部引脚连接；
步骤7：清洗引线框架，用塑封体封装引线框架、连接片及芯片，仅露出部分引线框架的外部引脚，电镀引脚。
上述的双引线框架多芯片共同封装体的制造方法，其中，在步骤3中，还包括一个立体连接片，所述立体连接片与所述第二芯片座为一体化成形结构，或所述立体连接片和所述第二芯片座电学连接，将所述立体连接片与第一芯片的顶部接触区连接，从而使第一芯片的顶部接触区与第二芯片座电学连接。
上述的双引线框架多芯片共同封装体的封装制作方法，其中，在步骤3中，还包括多个引线，通过所述引线连接第一芯片的顶部接触区与第二芯片座。
上述的双引线框架多芯片共同封装体的制造方法，其中，在步骤2中，首先将第一芯片与第三芯片集成在一个集成芯片中，然后将所述集成芯片设置在第一引线框架上。
上述的双引线框架多芯片共同封装体的制造方法，其中，在步骤6中还包括以下步骤：
a)在第一芯片的栅极、第二芯片的栅极上回流焊料球形成凸点；
b)用引线分别连接第一芯片和第二芯片上的栅接触区与第一引线框架的外部引脚。
上述的双引线框架多芯片共同封装体的制造方法，其中，通过粘接材料将芯片设置在芯片座上，并且通过粘接材料进行连接片与芯片顶部接触区的连接，所述立体连接片及顶部连接片上设置多个孔，通过所述多个孔吸附粘接材料，使连接片与芯片的顶部接触区之间稳定连接。
上述的双引线框架多芯片共同封装体的制造方法，其中，所述第一芯片为上管金属氧化物半导体场效应晶体管，所述第二芯片为下管金属氧化物半导体场效应晶体管，所述的第三芯片为旁路电容。
上述的双引线框架多芯片共同封装体的制造方法，其中，所述第一引线框架和第二引线框架为一个整体框架。
本发明一种双引线框架多芯片共同封装体及其制造由于采用上述技术方案，使之与现有技术相比，具有以下优点和积极效果：
1、本发明通过一个连接片同时连接两个芯片及引线框架的引脚，简化了制作工艺。
2、本发明由于将连接片用于芯片之间及芯片与芯片座之间的连接，降低了芯片之间的电阻和电感，并且缩小了芯片之间的距离。
3、本发明由于在芯片的封装中集成一个旁路电容，从而使寄生电感最小化，提高了整个器件的能量转换效率。
4、本发明双引线框架多芯片共同封装体的工艺制作简单、易操作，制造成本低。
附图说明
参考所附附图，以更加充分的描述本发明的实施例。然而，所附附图仅用于说明和阐述，并不构成对本发明范围的限制。
图1为现有技术中上管MOSFET和下管MOSET的封装结构示意图。
图2为现有技术中在半导体封装表面设置电容的结构示意图。
图3为实施例一双引线框架多芯片共同封装体的结构示意图。
图4为实施例一双引线框架多芯片共同封装体的制作方法流程图
图5为实施例二双引线框架多芯片共同封装体的结构示意图。
图6为实施例二双引线框架多芯片共同封装体的制作方法流程图。
图7为实施例二双引线框架多芯片共同封装体的制作方法过程中提供的第一引线框架结构示意图。
图8为实施例二双引线框架多芯片共同封装体的制作方法过程中将第一芯片和第三芯片设置在第一芯片座上的结构示意图。
图9为实施例二双引线框架多芯片共同封装体的制作方法过程中一体化成形的第二芯片座及立体连接片的结构示意图。
图10为实施例二双引线框架多芯片共同封装体的制作方法过程中一个第二芯片及顶部连接片的结构示意图。
图11为实施例三双引线框架多芯片共同封装体的结构示意图。
图12为实施例四双引线框架多芯片共同封装体的结构示意图。
图13为实施例四双引线框架多芯片共同封装体的制作方法流程图。
具体实施方式
实施例一、如图3所示，一种双引线框架多芯片共同封装体，包括两个引线框架，两个芯片及两个连接片。两个引线框架分别为第一引线框架101及第二引线框架102，第一引线框架101包括第一芯片座110及多个外部引脚111、112、113、114及多个内部引脚(可选项，图中未显示)，多个外部引脚是为了与内部芯片对应连接，实际应用时可按需要增加或者减少；第二引线框架102包括第二芯片座120及多个内部引脚(可选项图中未显示)及多个连筋121、122，连筋121、122用于引线框架之间的连接，同时对引线框架起加固作用。多个芯片分别具有顶部接触区(图中未显示)及底部接触区(图中未显示)，两个芯片分别为第一芯片130及第二芯片140；通过粘接材料，优选地如通过导电胶或焊锡膏将第一芯片130设置在第一芯片座110上，同样，通过粘接材料将第二芯片140设置在第二芯片座120上；第一芯片130的底部接触区与第一引线框架101的外部引脚112电学连接，第二芯片140的底部接触区与第二芯片座120电学连接。连接片用于多芯片共同封装体内的连接，两个连接片包括立体连接片150及顶部连接片160，优选地，立体连接片150与第二芯片座120为一体化成形结构，为第二引线框架102的一个组成部分，或者，立体连接片150与第二芯片座120电学连接；同时通过导电粘接材料的粘结作用立体连接片150连接第一芯片130的顶部接触区，使第一芯片130与第二芯片座120电学连接，由于第二芯片140与第二芯片座120电学连接，因而通过立体连接片150及第二芯片座120，第一芯片130与第二芯片140电学连通。顶部连接片160连接第二芯片140的顶部接触区及第一芯片座的110外部引脚114，优选地，第一芯片130为上管金属氧化物半导体场效应晶体管，第二芯片140为下管金属氧化物半导体场效应晶体管。在本实施例中，立体连接片150及顶部连接片160，一方面缩小了上管金属氧化物半导体场效应晶体管和下管金属氧化物半导体场效应晶体管之间的距离，另一方面减少了芯片之间的电感和电阻，其中由于立体连接片150与第二芯片座120一体成形，确保立体连接片150与第二芯片座120之间稳定连接，本实施例列举了两个芯片的封装，在实际封装过程中，可在双引线框架上设置多个芯片，通过连接片连接各个芯片，实现双引线框架多芯片的共同封装，制作工艺简单方便。
双引线框架多芯片共同封装体在制作过程，如图4所示，包括以下几个步骤：首先，提供一个第一引线框架101，第一引线框架101包括芯片座110及多个外部引脚111、112、113、114，还可选择性地包括多个内部引脚(图中未显示)；同时提供多个芯片，包括第一芯片130及第二芯片140，优选地，第一芯片130为上管金属氧化物半导体场效应晶体管，第二芯片140为下管金属氧化物半导体场效应晶体管，第一芯片130及第二芯片140分别包括底部接触区及顶部接触区；其次，通过导电粘接材料将第一芯片130设置在第一芯片座110上，第一芯片130的底部接触区与第一芯片座电学连接，并通过连接第一芯片座110的外部引脚112引出；接着，提供一个第二引线框架102及一个立体连接片150，第二引线框架102包括芯片座120，还可包括多个内部引脚(图中未显示)多个连筋121、122，优选地，第二芯片座120与立体连接片150为一体化成形结构，为第二引线框架102的一个组成部分，或立体连接片150与第二芯片座120电学连接，立体连接片150通过导电粘接剂连接第一芯片130的顶部接触区；然后，通过导电粘接材料，例如通过导电胶或焊锡膏将第二芯片140设置在第二芯片座120上，第二芯片140的底部接触区与第二芯片座120电学连接；最后，提供一个顶部连接片160，顶部连接片160连接第二芯片140的顶部接触区及第一引线框架101的外部引脚114。
实施例二、如图5所示，一种双引线框架多芯片共同封装体，包括两个引线框架、三个芯片及两个连接片。两个引线框架分别为第一引线框架201及第二引线框架202，第一引线框架201包括第一芯片座210及多个外部引脚211、212、213、214、215及选择性的多个内部引脚(图中未显示)，多个外部引脚是为了与内部芯片对应连接，实际应用时可按需要增加或者减少；第二引线框架202包括第二芯片座220和选择性的多个内部引脚(图中未显示)及多个连筋221、222，连筋221、222用于引线框架之间的连接，同时对引线框架起加固作用。多个芯片分别具有顶部接触区及底部接触区，多个芯片包括第一芯片230、第二芯片240及第三芯片250；第一芯片230及第三芯片250通过导电粘接材料设置在第一芯片座210上，同样通过导电粘接材料将第二芯片240设置在第二芯片座220上，优选地，导电粘接材料为锡焊膏或导电胶。第一芯片230及第三芯片250的底部接触区分别与第一芯片座210的外部引脚212、213电学连接，第二芯片240的底部接触区与第二芯片座220电学连接；第一芯片230和第二芯片240还分别包括栅接触区2311、2411，第一芯片230和第二芯片240的栅接触区2311、2411分别与第一芯片座210的外部引脚211、214电学连接，优选地，第一芯片230及第二芯片240的栅接触区2311、2411通过引线280分别与第一引线框架210的外部引脚211、214连接。两个连接片分别为立体连接片260及顶部连接片270，立体连接片260及顶部连接片270上分别设有多个孔261、271，多个孔261、271用于吸附粘接材料，使连接片与芯片的顶部接触区之间稳定连接，优选地，立体连接片260和第二芯片座220一体成型，为第二引线框架202的一个组成部分，或者立体连接片260与第二芯片座220电学连接，立体连接片260连接第一芯片230的顶部接触区，从而使第一芯片230的顶部接触区与第二芯片座220电学连接；顶部连接片270用于多芯片共同封装体内的连接，顶部连接片270连接第二芯片220的顶部接触区及第一引线框架201的外部引脚215，并且顶部连接片270同时连接第三芯片250的顶部接触区；优选地，第一芯片230为上管金属氧化物半导体场效应晶体管，第二芯片240为下管金属氧化物半导体场效应晶体管，第三芯片250为旁路电容，旁路电容250用于降低寄生电感，在本实施例中，立体连接片260及顶部连接片270，一方面缩小了上管金属氧化物半导体场效应晶体管和下管金属氧化物半导体场效应晶体管之间的距离，另一方面同时减少了芯片之间的电感和电阻，其中由于立体连接片260与第二芯片座220一体成形，立体连接片260与第二芯片座220之间的连接稳定，此外，旁路电容降低电路中的寄生电感，提高了整个器件的能量转换效率，本实施例列举了两个芯片的封装，在实际封装过程中，可在双引线框架上设置多个芯片，通过连接片连接各个芯片，实现双引线框架多芯片的共同封装。
双引线框架多芯片共同封装体在制作过程时，如图6-10所示，包括以下步骤，如图7所示，首先提供一个第一引线框架201，第一引线框架201包括第一芯片座210及多个外部引脚211、212、213、214、215，还可选择性地包括多个内部引脚(图中未显示)；其次提供多个芯片，多个芯片包括第一芯片230、第二芯片240及第三芯片250，优选地，第一芯片230为上管金属氧化物半导体场效应晶体管，第二芯片240为下管金属氧化物半导体场效应晶体管，第三芯片250为旁路电容，第一芯片230、第二芯片240及第三芯片250都分别包含底部接触区(图中未显示)及顶部接触区231、241、251，如图8所示，将第一芯片230及第三芯片250设置在第一芯片座210上，优选地，通过粘接剂，例如通过导电胶或焊锡膏将第一芯片230及第三芯片250设置在第一芯片座210上，同时将第一芯片230及第三芯片250的底部接触区与第一芯片座210电学连接；再次，如图9所示，提供一个第二引线框架202及一个立体连接片260，优选地，立体连接片260与第二芯片座220为一体化成形结构，或立体连接片260和第二芯片座220电学连接，第二引线框架202包括多个连筋221、222，立体连接片260上设有多个孔261，在孔位置吸附粘接剂，通过粘接剂将立体连接片260与第一芯片230的顶部接触区231连接，优选地，将立体连接片260与第一芯片230的源接触区连接，从而使第一芯片230的顶部接触区与第二芯片座220电学连接；接着，如图10所示，将第二芯片240设置在第二芯片座220上，并将第二芯片240的底部接触区与第二芯片座220电学连接；然后提供一个顶部连接片270，顶部连接片270上设有多个孔271，在多个孔271的位置吸附粘接剂，从而连接顶部连接片270及第二芯片的顶部接触区，同时顶部连接片270连接第一引线框架201的外部引脚215及第三芯片250的顶部接触区251；接着，在第一芯片和第二芯片的栅接触区2311、2411处回流焊料球形成凸点，通过引线280分别将第一芯片及第二芯片的栅接触区2311、2411连接至第一引线框架的引脚211、214上；最后，清洗引线框架用塑封体封装芯片座、连接片及芯片，仅露出部分引线框架的外部引脚以及电镀引脚。
实施例三、如实施例11所示，一种双引线框架多芯片共同封装体，包括两个引线框架、两个连接片及三个芯片，两个引线框架分别为第一引线框架301及第二引线框架302，两个连接片分别为立体连接片350及顶部连接片360，三个芯片分别为第一芯片、第二芯片340及第三芯片，优选地，第一芯片上管金属氧化物半导体场效应晶体管，第二芯片340为下管金属氧化物半导体场效应晶体管，第三芯片为旁路电容，如图10所示，实施例三与实施例二基本相同，区别在于，上管金属氧化物半导体场效应晶体管和旁路电容首先集成为一个芯片330设置在第一芯片座310上，将上管金属氧化物半导体场效应晶体管与旁路电容集成在一个集成芯片上，降低了芯片的寄生电感，提高了整个器件的能量转换效率，并且提高芯片封装的集成度。
实施例四、如图12所示，一种双引线框架多芯片共同封装体，包括两个引线框架、三个芯片及一个连接片。两个引线框架分别为第一引线框架401及第二引线框架402，优选地，第一引线框架和第二引线框架为一个整体基板的两个部分，整个基板可包括多个部分，第一引线框架401包括第一芯片座410及多个外部引脚411、412、413、414、415，还可选择性地包括多个内部引脚(图中未显示)，第二引线框架402包括第二芯片座420及多个连筋421、422，还可包括多个内部引脚(图中未显示)。多个芯片分别具有顶部接触区及底部接触区，多个芯片包括第一芯片430、第二芯片440及第三芯片450；优选地，第一芯片430为上管金属氧化物半导体场效应晶体管，第二芯片440为下管金属氧化物半导体场效应晶体管，第三芯片450为旁路电容。第一芯片430及第三芯片450通过粘接材料设置在第一芯片座410上，第二芯片440通过粘接材料设置在第二芯片座420上，第一芯片430及第三芯片450的底部接触区分别与第一芯片座410电学连接，第二芯片440的底部接触区与第二芯片座420电学连接，第一芯片430和第二芯片440还分别包括栅接触区4311、4411，第一芯片430和第二芯片440的栅接触区4311、4411分别与第一引线框架401的外部引脚411、414电学连接，优选地，第一芯片430及第二芯片440的栅接触区4311、4411通过引线480分别与第一芯片座410的外部引脚411、414连接。一个连接片为顶部连接片460，顶部连接片460上设有多个孔461，多个孔461用于吸附粘接材料，从而更好的连接顶部连接片460及第二芯片420的顶部接触区；顶部连接片460连接第二芯片420的顶部接触区及第一引线框架401的外部引脚415，并且顶部连接片460同时连接第三芯片450的顶部接触区；第一芯片430的顶部接触区4312通过引线470与第二芯片座420电学连接，从而使第一芯片430与第二芯片420电学连接，在本实施例中，顶部连接片460用于芯片之间及芯片与芯片座之间的连接，降低了芯片之间的电感，提高了连接的稳定性，同时在局部芯片之间通过引线连接，提高了芯片连接的灵活性。
双引线框架多芯片共同封装体的制作过程，包括以下步骤，首先提供一个整体基板，整体基板包括第一引线框架401及第二引线框架402，第一引线框架401包括第一芯片座410及多个外部引脚411、412、413、414、415，还可包括多个内部引脚(图中未显示)，第二引线框架402包括第二芯片座420及多个连筋421、422，还可包括多个内部引脚(图中未显示)，优选地，第一引线框架401和第二引线框架402为一个整体框架，然后提供多个芯片，多个芯片包括第一芯片430、第二芯片440及第三芯片450，优选地，第一芯片430为上管金属氧化物半导体场效应晶体管，第二芯片440为下管金属氧化物半导体场效应晶体管，第三芯片450为旁路电容，将第一芯片430及第三芯片450设置在第一芯片座410上，优选地，通过粘结剂，例如通过导电胶或焊锡膏将第一芯片430及第三芯片450设置在第一芯片座410上，同时将第一芯片430及第三芯片450的底部接触区电学连接第一芯片座410与外部引脚412、413电学连接；再次，通过引线470连接第一芯片430的顶部接触区及第二芯片座或与第二芯片座电学连接的内部引脚(图中未显示)，然后，将第二芯片440设置在第二芯片座上，第二芯片440与第二芯片座420电学连接；接着提供一个顶部连接片460，顶部连接片460上设有多个孔461，多个孔461吸附粘接材料，连接顶部连接片460与第二芯片440的顶部接触区，将顶部连接片460连接第二芯片440的顶部接触区及第一引线框架401的外部引脚415，并且顶部连接片460同时连接第三芯片450的顶部接触区；接着，通过引线480分别将第一芯片430及第二芯片440的栅接触区4311、4411连接至第一引线框架的引脚411、414上；最后，清洗引线框架，用塑封体封装芯片座、连接片及芯片，仅露出部分引线框架的外部引脚，电镀引脚。
当然，必须认识到，上述介绍是有关本发明优选实施例的说明，只要不偏离随后所附权利要求所显示的精神和范围，本发明还存在着许多修改。
本发明决不是仅局限于上述说明或附图所显示的细节和方法。本发明能够拥有其它的实施例，并可采用多种方式予以实施。另外，大家还必须认识到，这里所使用的措辞和术语以及文摘只是为了实现介绍的目的，决不是仅仅局限于此。
正因为如此，本领域的技术人员将会理解，本发明所基于的观点可随时用来作为实施本发明的几种目标而设计其它结构、方法和系统。所以，至关重要的是，所附的权利要求将被视为包括了所有这些等价的建构，只要它们不偏离本发明的精神和范围。

Claims (18)

1.一种双引线框架多芯片共同封装体，其特征在于，包括：
第一引线框架及第二引线框架，所述第一引线框架包括一个第一芯片座和多个外部引脚，所述第二引线框架包括一个第二芯片座和一个与第二芯片座一体构成的立体连接片；
分别具有数个顶部接触区及一底部接触区的第一芯片及第二芯片；所述第一芯片设置在第一芯片座上，所述第二芯片设置在第二芯片座上；所述第一芯片的底部接触区与第一芯片座电连接，所述第二芯片的底部接触区与第二芯片座电连接；
所述立体连接片连接第一芯片的一第一顶部接触区，使第一芯片与第二芯片座电学连接，从而使第一芯片的第一顶部接触区与第二芯片的底部接触区电学连通。
2.根据权利要求1所述的双引线框架多芯片共同封装体，其特征在于，
还包括一个顶部连接片，所述顶部连接片连接第二芯片的一顶部接触区及至少一外部引脚。
3.根据权利要求2所述的双引线框架多芯片共同封装体，其特征在于，
所述顶部连接片进一步延伸连接第一芯片的一第二顶部接触区。
4.根据权利要求2所述的双引线框架多芯片共同封装体，其特征在于，
所述多个芯片还包括具有一顶部接触区及一底部接触区的第三芯片，所述第三芯片设置在第一芯片座上，所述第三芯片的底部接触区与第一芯片座电连接；所述顶部连接片进一步延伸连接第三芯片的顶部接触区。
5.根据权利要求4所述的双引线框架多芯片共同封装体，其特征在于，
所述第一芯片为上管金属氧化物半导体场效应晶体管，所述第二芯片为下管金属氧化物半导体场效应晶体管，所述第三芯片为旁路电容。
6.一种双引线框架多芯片共同封装体，其特征在于，包括：
两个引线框架，分别为第一引线框架及第二引线框架，所述第一引线框架包括一个第一芯片座和多个外部引脚，所述第二引线框架包括一个第二芯片座；
多个芯片，所述多个芯片分别具有顶部接触区及底部接触区；所述多个芯片进一步包括第一芯片、第二芯片及第三芯片；所述第一芯片及第三芯片设置在第一芯片座上，所述第二芯片设置在第二芯片座上，所述第一芯片及第三芯片的底部接触区分别与第一芯片座电学连接，所述第二芯片的底部接触区与第二芯片座电学连接，所述第一芯片和第二芯片还分别包括顶部栅接触区，第一芯片和第二芯片的栅接触区分别与第一引线框架的外部引脚连接；
一个顶部连接片，用于多芯片共同封装体内的连接，所述顶部连接片连接第二芯片的顶部接触区及外部引脚，并且所述顶部连接片同时连接第三芯片的顶部接触区；
所述第一芯片的顶部接触区与所述第二芯片座电学连接。
7.根据权利要求6所述的双引线框架多芯片共同封装体，其特征在于，通过引线连接第一芯片的顶部接触区与第二引线框架的内部引脚。
8.根据权利要求6所述的双引线框架多芯片共同封装体，其特征在于，所述第一芯片和第三芯片集成为一个芯片设置在第一引线框架上。
9.根据权利要求7或8所述的双引线框架多芯片共同封装体，其特征在于，所述的第一芯片为上管金属氧化物半导体场效应晶体管，所述第二芯片为下管金属氧化物半导体场效应晶体管，所述第三芯片为旁路电容。
10.一种双引线框架多芯片共同封装体的制作方法，其特征在于，包括以下步骤：
步骤1：提供一个第一引线框架，所述第一引线框架包括第一芯片座和多个外部引脚；
步骤2：提供多个芯片，包括第一芯片及第二芯片，所述第一芯片及第二芯片分别包括底部接触区及顶部接触区；
步骤3：将所述第一芯片设置在第一芯片座上，第一芯片的底部接触区与第一芯片座通过粘接材料电学连接；
步骤4：提供一个第二引线框架及一个立体连接片，所述第二引线框架包括一个第二芯片座，所述第二芯片座与所述立体连接片为一体化成形结构，立体连接片连接第一芯片的顶部接触区；
步骤5：将第二芯片设置在第二芯片座上，第二芯片的底部接触区与第二芯片座电学连接；
步骤6：提供一个顶部连接片，所述顶部连接片连接第二芯片的顶部接触区及第一引线框架的外部引脚。
11.一种双引线框架多芯片共同封装体的封装制作方法，其特征在于，包括以下步骤：
步骤1：提供一个第一引线框架，所述第一引线框架包括第一芯片座及多个外部引脚；
步骤2：提供多个芯片，多个芯片包括第一芯片、第二芯片及第三芯片，将第一芯片及第三芯片设置在第一芯片座上，所述多个芯片都分别包含底部接触区及顶部接触区，将第一芯片及第三芯片的底部接触区与第一芯片座电学连接；
步骤3：提供一个第二引线框架，所述第二引线框架包括第二芯片座，连接第一芯片的顶部接触区及第二芯片座；
步骤4：将第二芯片设置在第二芯片座引上，并将所述第二芯片与所述第二芯片座电学连接；
步骤5：提供一个顶部连接片，并将顶部连接片连接第二芯片的顶部接触区及第一引线框架的外部引脚，并且所述顶部连接片同时连接第三芯片的顶部接触区；
步骤6：第一芯片和第二芯片的顶部接触区包括一个栅接触区，第一芯片和第二芯片的栅接触区分别与第一引线框架的外部引脚连接；
步骤7：清洗引线框架，用塑封体封装引线框架、连接片及芯片，仅露出部分引线框架的外部引脚，电镀引脚。
12.根据权利要求11所述的双引线框架多芯片共同封装体的制造方法，其特征在于，在步骤3中，还包括一个立体连接片，所述立体连接片与所述第二芯片座为一体化成形结构，或所述立体连接片和所述第二芯片座电学连接，将所述立体连接片与第一芯片的顶部接触区连接，从而使第一芯片的顶部接触区与第二芯片座电学连接。
13.根据权利要求11所述的双引线框架多芯片共同封装体的封装制作方法，其特征在于，在步骤3中，还包括多个引线，通过所述引线连接第一芯片的顶部接触区与第二芯片座。
14.根据权利要求12所述的双引线框架多芯片共同封装体的制造方法，其特征在于，在步骤2中，首先将第一芯片与第三芯片集成在一个集成芯片中，然后将所述集成芯片设置在第一引线框架上。
15.根据权利要求12或13或14所述的双引线框架多芯片共同封装体的制造方法，其特征在于，在步骤6中还包括以下步骤：
a)在第一芯片的栅极、第二芯片的栅极上回流焊料球形成凸点；
b)用引线分别连接第一芯片和第二芯片上的栅接触区与第一引线框架的外部引脚。
16.根据权利要求11所述的双引线框架多芯片共同封装体的制造方法，其特征在于，通过粘接材料将芯片设置在芯片座上，并且通过粘接材料进行连接片与芯片顶部接触区的连接，所述立体连接片及顶部连接片上设置多个孔，通过所述多个孔吸附粘接材料，使连接片与芯片的顶部接触区之间稳定连接。
17.根据权利要求11所述的双引线框架多芯片共同封装体的制造方法，其特征在于，所述第一芯片为上管金属氧化物半导体场效应晶体管，所述第二芯片为下管金属氧化物半导体场效应晶体管，所述的第三芯片为旁路电容。
18.根据权利要求13所述的双引线框架多芯片共同封装体的制造方法，其特征在于，所述第一引线框架和第二引线框架为一个整体框架。
CN201010167961.3A 2010-04-16 2010-04-16 双引线框架多芯片共同封装体及其制造方法 Active CN102222660B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201010167961.3A CN102222660B (zh) 2010-04-16 2010-04-16 双引线框架多芯片共同封装体及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201010167961.3A CN102222660B (zh) 2010-04-16 2010-04-16 双引线框架多芯片共同封装体及其制造方法

Related Child Applications (1)

Application Number Title Priority Date Filing Date
CN201410073160.9A Division CN103996628A (zh) 2010-04-16 2010-04-16 双引线框架多芯片共同封装体的制造方法

Publications (2)

Publication Number Publication Date
CN102222660A true CN102222660A (zh) 2011-10-19
CN102222660B CN102222660B (zh) 2014-07-02

Family

ID=44779170

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201010167961.3A Active CN102222660B (zh) 2010-04-16 2010-04-16 双引线框架多芯片共同封装体及其制造方法

Country Status (1)

Country Link
CN (1) CN102222660B (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103280442A (zh) * 2013-05-27 2013-09-04 苏州贝克微电子有限公司 使用同一引线框架的电容和电容耦合隔离电路
CN103474410A (zh) * 2013-09-11 2013-12-25 杰群电子科技（东莞）有限公司 一种功率半导体封装件及其焊线方法
TWI579979B (zh) * 2014-08-18 2017-04-21 萬國半導體股份有限公司 功率半導體裝置及其製造方法
CN110364503A (zh) * 2019-07-25 2019-10-22 珠海格力电器股份有限公司 一种新型无引线贴片封装结构及其制造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1345083A (zh) * 2000-09-21 2002-04-17 株式会社东芝 半导体器件的制造方法和半导体器件
US20090189259A1 (en) * 2008-01-28 2009-07-30 Infineon Technologies Ag Electronic device and method of manufacturing
CN101656250A (zh) * 2008-08-07 2010-02-24 万国半导体股份有限公司 具有立体匹配互连板的紧密封装半导体芯片

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1345083A (zh) * 2000-09-21 2002-04-17 株式会社东芝 半导体器件的制造方法和半导体器件
US20090189259A1 (en) * 2008-01-28 2009-07-30 Infineon Technologies Ag Electronic device and method of manufacturing
CN101656250A (zh) * 2008-08-07 2010-02-24 万国半导体股份有限公司 具有立体匹配互连板的紧密封装半导体芯片

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103280442A (zh) * 2013-05-27 2013-09-04 苏州贝克微电子有限公司 使用同一引线框架的电容和电容耦合隔离电路
CN103474410A (zh) * 2013-09-11 2013-12-25 杰群电子科技（东莞）有限公司 一种功率半导体封装件及其焊线方法
CN103474410B (zh) * 2013-09-11 2017-10-27 杰群电子科技（东莞）有限公司 一种功率半导体封装件及其焊线方法
TWI579979B (zh) * 2014-08-18 2017-04-21 萬國半導體股份有限公司 功率半導體裝置及其製造方法
CN110364503A (zh) * 2019-07-25 2019-10-22 珠海格力电器股份有限公司 一种新型无引线贴片封装结构及其制造方法

Also Published As

Publication number Publication date
CN102222660B (zh) 2014-07-02

Similar Documents

Publication Publication Date Title
US8154108B2 (en) Dual-leadframe multi-chip package and method of manufacture
CN102339818B (zh) 功率模块及其制造方法
CN102376669B (zh) 半导体器件
US9129947B2 (en) Multi-chip packaging structure and method
CN103824853B (zh) 应用于开关型调节器的集成电路组件
KR20120123254A (ko) 전력 공급 모듈 및 이의 패키징 및 집적 방법
CN206282838U (zh) 无源器件与有源器件的集成封装结构
CN102709282A (zh) 多芯片封装结构、变换器模块及封装方法
CN101375383A (zh) 具有开放式框架封装的大功率模块
CN102263094A (zh) 非互联型多芯片封装二极管
CN106298724B (zh) 塑封型功率模块
CN102222660B (zh) 双引线框架多芯片共同封装体及其制造方法
US9379088B2 (en) Stacked package of voltage regulator and method for fabricating the same
CN103646942A (zh) 一种应用于功率切换器电路的半导体封装结构
WO2023213218A1 (zh) 一种高频高功率密度模块电源、并联组合、制作方法及软硬结合组件
CN103779343A (zh) 功率半导体模块
CN103996628A (zh) 双引线框架多芯片共同封装体的制造方法
CN102254839B (zh) 一种集成电路芯外简易集成方法及框架
CN202120903U (zh) 一种半桥功率模块
CN203746841U (zh) 功率半导体模块
TWI462254B (zh) 雙引線框架多晶片共同封裝體及其製造方法
CN114334897B (zh) 一种igbt模块封装结构
CN103794595A (zh) Pop封装结构及其封装方法
CN103762212B (zh) 应用于开关型调节器的集成电路组件
US9818733B2 (en) Power converters having capacitive energy transfer elements and arrangements of energy storage elements for power converters

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CP01 Change in the name or title of a patent holder

Address after: No. 495 California Avenue, Sunnyvale mercury

Patentee after: ALPHA & OMEGA SEMICONDUCTOR, Ltd.

Address before: No. 495 California Avenue, Sunnyvale mercury

Patentee before: Alpha and Omega Semiconductor Inc.

CP01 Change in the name or title of a patent holder
TR01 Transfer of patent right

Effective date of registration: 20170616

Address after: Chongqing city Beibei district and high tech Industrial Park the road No. 5 of 407

Patentee after: Chongqing Wanguo Semiconductor Technology Co.,Ltd.

Address before: Bermuda Hamilton Church 2 Cola Lunden House Street

Patentee before: ALPHA & OMEGA SEMICONDUCTOR, Ltd.

Effective date of registration: 20170616

Address after: Bermuda Hamilton Church 2 Cola Lunden House Street

Patentee after: ALPHA & OMEGA SEMICONDUCTOR, Ltd.

Address before: No. 495 California Avenue, Sunnyvale mercury

Patentee before: ALPHA & OMEGA SEMICONDUCTOR, Ltd.

TR01 Transfer of patent right
PE01 Entry into force of the registration of the contract for pledge of patent right

Denomination of invention: Double-lead-frame multi-chip common package body and manufacturing method thereof

Effective date of registration: 20191210

Granted publication date: 20140702

Pledgee: Chongqing Branch of China Development Bank

Pledgor: Chongqing Wanguo Semiconductor Technology Co.,Ltd.

Registration number: Y2019500000007

PE01 Entry into force of the registration of the contract for pledge of patent right
PC01 Cancellation of the registration of the contract for pledge of patent right

Granted publication date: 20140702

Pledgee: Chongqing Branch of China Development Bank

Pledgor: Chongqing Wanguo Semiconductor Technology Co.,Ltd.

Registration number: Y2019500000007

PC01 Cancellation of the registration of the contract for pledge of patent right