CN103474345B - 用于对层叠衬底进行成形的方法 - Google Patents

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Abstract

一种对层叠衬底进行成形的方法包括针对温度范围内的翘曲特性来表征层叠衬底。在将层叠衬底放置到具有任何必要校正的成形夹具中，以获得在芯片接合温度下平坦的层叠衬底芯片位置区域形状。在大于或等于最大层叠衬底制造温度的温度下对层叠衬底进行成形。当从成形夹具移除层叠衬底时层叠衬底的形状被保持。

Description

用于对层叠衬底进行成形的方法
技术领域
本发明总地涉及用于对层叠衬底进行成形的方法，更特别地涉及用于在芯片接合之前对层叠衬底进行成形的方法。
背景技术
高产量倒装芯片有机复合层叠衬底是由交替的导电冶金层和电介质层构成的多层结构。电介质层可以是颗粒填充的有机电介质(构建层)或颗粒以及玻璃纤维填充的有机电介质(芯体)。层叠衬底可以具有在20mm至75mm的范围内的长度和宽度，而厚度在0.3mm至3mm的范围内变化。各个构建层厚度对于铜而言在15um的范围，对于构建电介质而言在33um的范围，并且对于芯体而言在100um至1mm的范围。层叠衬底具有典型的为46ppm/摄氏度的构建电介质热膨胀系数(CTE)值以及为15ppm/摄氏度的芯体CTE值。下一代材料具有典型的为20ppm/摄氏度的构建电介质CTE值以及为12ppm/摄氏度的芯体CTE值。在复合层叠衬底制造中使用的铜材料被认为在关注的温度范围内具有大约17ppm的CTE值。层叠衬底的复合CTE在15ppm至20ppm范围内。下一代层叠衬底材料的室温电介质损耗正切值为大约0.007，该值优于当前产品层叠，当前产品层叠具有大约0.017的损耗正切值。
由于各种复合层叠衬底材料在制造和使用期间的差异膨胀和固化收缩，层叠衬底在大多数温度下是不平坦的，但在单一温度下可以接近共面条件。具体而言，层叠衬底硅芯片放置位置由于该位置处的高功能布线密度而显示在温度上强烈的热翘曲(warpage)趋势。为了获得最佳的芯片组装产量，在组装工艺期间必需控制芯片位置的成形。随着在倒装芯片焊料回流组装期间层叠衬底的温度大大变化，芯片位置的成形也大大改变。为了获得最佳组装产量，必需控制非平坦条件下芯片位置的成形以在焊料回流芯片接合温度下生产期望范围的成形。
由于铜与构建层叠衬底电介质材料之间的CTE失配和扇出倒装芯片互连中的信号所采用的普通互连结构，在室温下许多连续的构建倒装芯片层叠衬底是凹形的。在从室温到焊料回流温度的加热期间这些叠层可以反转为凸形。其它叠层可以在室温下是凸起的并且通过加热反转为凹入的。其它叠层在关注的温度范围内可以是单调凸起或凹入的。翘曲量在所有情况下各有不同。叠层可以在它们的整个区域上凸起，而单个芯片叠层中心处的芯片位置区域可以是凹入或凸起。叠层的形状特别是焊接温度下芯片位置区域中的形状对于接合工艺是至关重要的。在其中叠层具有厚度小于600um的芯体或无芯体的情况下，在接合温度下的平坦芯片位置形状可能难以得到。在焊料回流温度下实现平坦层叠芯片位置形状的现有方法还没有成功。
发明内容
在本发明的第一方面中，一种方法包括：针对温度范围内的翘曲特性，表征层叠衬底。该方法包括将层叠衬底放置到带有任何必需的校正的成形夹具中，以获得在芯片接合温度下的平坦的层叠衬底芯片位置区域形状。该方法进一步包括在大于或等于最大层叠衬底制造温度的温度下对层叠衬底进行成形。该方法还包括从夹具移除层叠衬底，其中层叠衬底的形状被保持。
在本发明的第一方面中，一种方法包括：在室温、成形工艺温度和芯片接合温度下，针对整个叠层和芯片位置区域翘曲特性，表征层叠衬底。该方法包括确定层叠衬底成形的组装工艺流点(flow point)。该方法包括确定成形时间和热处理温度。该方法包括将层叠衬底放置到带有任何必要的翘曲校正的成形夹具中，以获得在芯片接合温度下的平坦芯片位置区域形状。该方法进一步包括在热处理温度下针对成形时间对层叠衬底进行成形。该方法还包括从夹具中移除层叠衬底。
附图说明
在下面的详细描述中参照附图描述本发明，附图描绘了本发明示例性实施例的非限制性示例。
图1示出了预焊料(presolder)突起的层叠衬底的顶视图；
图2示出了芯片接合到层叠衬底的顶视图；
图3是图2的侧视图；
图4A是根据本发明一个实施例的基板的顶视图；
图4B是图4A的侧视图；
图5A是根据本发明另一实施例的基板的顶视图；
图5B是图5A的侧视图；
图6是根据本发明实施例的套环(trap ring)的顶视图；
图7A至图7F分别是根据本发明各种实施例的中心按钮的侧视图和顶视图；
图8是根据本发明实施例的夹具的侧视图；
图9是阵列或面板尺寸夹具实现的顶视图；
图10是4向上夹具配置的顶视图；
图11是可层叠托盘中的夹具实现的侧视图；
图12是根据本发明实施例的工艺步骤流程图；
图13A至图13F使用数字图像相关(DIC)示出了在室温、成形工艺和接合温度下在整个叠层上且在芯片位置区域处的层叠衬底翘曲；以及
图14是根据本发明实施例的夹具中的层叠衬底的侧视图。
具体实施方式
本发明提供一种用于在热工艺(优选最终最大热固化工艺)期间，或者在芯片接合温度下以生产平坦芯片位置形状的方式制造期间或之后，对诸如倒装芯片塑料球栅阵列(FCPBGA)层叠衬底之类的层叠衬底进行成形的方法。已经确定，在使用夹具按压层叠衬底或使层叠衬底变形的同时，不管温度如何，任意层叠衬底的足够时间的停留可以产生可预期和可重复的好处。通过在芯片接合之前对层叠衬底进行成形，可以消除芯片接合工艺中定制和部件号独特的夹具和加固衬料(stiffener)的开销。该预组装成形方法不需要每层叠衬底设计的定制压印模具(coining tooling)，并且克服铜平衡问题。而且，在形成之后不需要针对缺陷形状的层叠衬底的分拣和废弃。
已经确定，层叠衬底电介质材料，特别是氰酸酯环氧基(cyanate ester epoxybased)材料，在层叠衬底制造工艺期间不完全固化。此外，这些材料可以在玻璃转变温度以上的温度处永久变形。在层叠衬底制造中使用的铜金属在层叠衬底处理温度处或以下退火，并且可以在没有塑性变形的情况下半永久地强制为期望形状。尽管以降低的速率，但是铜金属在室温条件下退火。作为结果，已经确定，在室温或升高的温度下，预定形状的持续足够时间的夹紧导致永久或半永久的变形。使用如图8所示的夹具86或其它夹具，可以将层叠衬底强制为期望形状，该形状在夹具移除之后并且贯穿用于组装的制备步骤保持，导致在芯片接合期间的平坦芯片位置区域。
图1示出具有预焊料凸起的芯片位置15和电容器预焊料凸点20的预焊料凸点层叠衬底10的顶视图。层叠衬底10大致55mm2，并且可以更大或更小。预焊料凸起的芯片位置15大致20mm2，但可以更大或更小。预焊料凸点高度可以为大致20um，但可以更高或更低。电容器预焊料凸点高度可以为大致50um，但可以更高或更低。
图2示出芯片25在预焊料凸起的芯片位置处接合到层叠衬底10的顶视图。芯片25大致20mm2，但可以更大或更小。芯片25可以使用常规方法接合到层叠衬底10。
图3示出了图2的侧视图。层叠衬底10大致1mm厚，但可以更薄或更厚。芯片25利用C4焊料球30接合到叠层10。参考字符C表示芯片位置翘曲测量区域。典型的芯片位置翘曲高达50um，并且在室温下可以是凹入的或凸起的，但在芯片界面处通常是凹入的。参考字符FL表示整个叠层翘曲测量区域。典型的整个叠层翘曲大致为50um至200um，并且在室温下可以是凹入的或凸起的。
参照图4至图8，根据本发明实施例的夹具86包括基板40、套环60和中心按钮70。夹具86可以用于控制层叠衬底10的形状以产生芯片接合温度范围内的最佳形状。基板40可以为在两个水平尺度上都大于层叠衬底10的平板。在垂直方向上，基板40具有的厚度在从室温到焊料接合温度的关注温度范围内足以基本免于热膨胀引起的水平面向下微米级的变形。基板40可以在一侧形成有凹陷42，其在夹具内大致定位在层叠衬底10的位置。凹陷42在水平面中大于层叠衬底10。考虑到基板40的热膨胀和层叠衬底10的热膨胀，凹陷42的大小使得它不限制层叠衬底10在关注温度范围内的热膨胀。凹陷42的深度可以从仅层叠衬底10的定位所需的大致0.1mm变化到等于或大于层叠衬底的厚度。基板40可以在中心处形成有通孔45，定位成使得它在芯片位置区域内大致在层叠衬底10上居中。孔45可以包含能够使得与中心按钮70匹配的特征，使得中心按钮70的高度可在10um范围内高精度地调整。
参照图7A至图7D，这些特征可以是具有平坦顶部70或环形顶部72的台阶状结构，能够实现使用如图14所示的可控厚度的垫片97用于高度调整，或者这些特征可以是具有平坦顶部80或环形顶部82的螺纹状结构，使得可以通过中心按钮的旋转或者通过其它类似方式的调整。备选地，中心按钮70可以是固定高度的基板40的主要部分。基板40中的凹陷42具有与制造能力在其外围表面处的限制共面的区域。考虑到差异膨胀，凹陷42针对其相对于窄带的周长的大部分可以是共面的，从而实现在整个关注温度范围内层叠基本边缘的捕获。该共面带宽可以在大约0.5mm到大约5mm或更大的范围中。
参照图5A至图5B，根据本发明另一实施例，备选的基板50可以包括空腔53，空腔53在共面带的外侧，形成在基板凹陷52中以为诸如在层叠衬底表面上的预焊料沉积之类的突起提供间隙，从而层叠衬底表面整个由基板50而不是任意突起支撑。基板50在中心处可以形成有通孔55，该通孔55定位成使得它居中于大致在芯片位置区域内的层叠衬底上。孔55可以包含能够实现与可螺丝调节的中心按钮70匹配的特征，使得中心按钮70的高度在10um范围内高精度可调。参照图7C至图7D，这些特征可以是螺纹结构，具有平坦顶部80或环形顶部82，使得可以通过中心按钮的旋转或通过其它类似方式调整高度。
参照图6，套环60可以是大小与基板40匹配的框架，在衬底外围处捕获叠层10。套环60可以包括开孔65。套环60宽度可以较窄，使得它仅在其外围处在基板共面带区域中限制层叠衬底10的翘曲形状。层叠衬底10在整个关注温度范围内在其外围完全限制成平坦。捕获衬底外围的套环60的宽度可以在0.5mm到5mm的范围，可以更大或更小。套环60可以包含开孔62，用于将定位特征90(如图8所示)插入到基板40的对准孔46(如图4B所示)中。
套环60可以通过诸如合销(dowel pin)之类的定位特征90(大于层叠衬底的基板凹陷深度以及至该凹陷中的套环凸起)或者通过其它定位特征与基板40对准。套环60是共面的并且在关注温度范围内基本不变形。套环60和基板40被制造成使得共面带区域中层叠衬底10在高度方向上的移动和变形在关注温度范围内完全受限制。在共面带区域之外，层叠衬底10在远离基板40的高度尺度中不变形，而受基板限制而无法向下移动。套环60向叠层10和基板共面带施加的力受限于零至几公斤的范围，以实现叠层在热膨胀期间在水平方向上的横向移动。
中心按钮70在其中心处的受限区域上呈现与层叠衬底10的底部基板共面表面。参照图7E至图7F，该区域可以是圆形的74或者矩形的84，并且可以根据需要小于、等于或大于层叠衬底芯片位置区域。中心按钮共面表面可以是整个在芯片位置区域外侧的窄环，使得最小衬底表面通过环收缩，从而允许在芯片位置区域内侧或外侧的诸如焊料沉淀物之类的衬底突起，而不影响中心按钮对衬底表面的垂直高度控制。备选地，中心按钮在其整个顶表面上可以基本平坦，并且可以根据针对垂直高度控制的需要接触层叠衬底表面或诸如焊料沉淀物之类的突起。中心按钮包含在基板内定位和垂直高度调整的特征，诸如允许使用垫片97的螺纹80、82或台阶形状70、72。当在基板40中组装时，中心按钮共面表面的高度可根据需要独立于基板地在0到200um的范围内可调，以产生期望的叠层形状结果。
参照图8，在使用中，中心按钮70可以组装到基板40，其中垂直高度调整为经验或建模确定的理想水平。将层叠衬底10定位并放置在基板40的凹陷42内，大致通过该凹陷定位。套环60可以组装在层叠衬底10上，由其定位特征90定位。受控负载可以通过一些方式施加在套环60上，诸如夹持特征、受力弹簧或重力影响下的力量，从而迫使叠层衬底外围进入共面条件中抵靠基板凹陷共面带。该负载必需限制到实现层叠衬底共面条件所需的量值，同时允许层叠衬底容易由于差异热膨胀而在水平方向移动，消除由于水平移动的约束造成的固定期间层叠衬底的高度变形。对于使用具有层数在6到14个金属层范围的层叠衬底的典型应用而言，施加到层叠的负载可以在从0到几公斤或更多的范围。基板40可以包括多个脚部92。
夹具86提供在一个高度方向上对共面形状的约束。夹具86提供以受控方式在另一高度尺度上移出平面的自由。夹具86提供在没有约束的情况下在水平方向上的热膨胀的自由，使得不会由受限水平热膨胀引起超出平面的变形。
在大规模生产中，可以如前面描述的那样单独使用夹具，或者可以以如图9所示的阵列94或面板尺寸格式使用夹具，其中阵列可以是10个或更多个夹具口袋95的尺寸。图10示出根据本发明实施例的4起(4-up)夹具配置99的顶视图。
夹具中心按钮可以保持可调节，或者可以如先前确定的那样固定到适当高度。套环可以保持单个，或者可以保持为夹具口袋尺寸的阵列格式。基板底部可以形成为执行套环功能，从而夹具为如图11所示的可堆叠托盘96。所需负载可以通过夹具堆叠施加。可堆叠夹具可以满足JEDEC出版95设计指南4.10“Generic Shipping and Handling MatrixTray”的要求，并且可以另外用于层叠衬底的运输和处理。夹具材料可以是金属、聚合物或复合物，其中基本要求是材料和结构在关注温度范围内没有热变形，并且在使用期间不会污染层叠衬底或另外使层叠衬底降级。层叠衬底可以以面板形式的阵列格式制造，其中面板可以如0.5米X0.7米那样大。处理期间，这些面板可以减小到原始面板尺寸的几分之一的子面板。层叠成形夹具可以开发用于在面板或子面板级别上的应用，其中口袋应用于整个区域，而套环和中心按钮应用于面板内的单独叠层和芯片位置。
图12示出根据本发明上述的工艺步骤的流程图100。在步骤110中，使用如图13A至图13F所示的数字图像相关(DIC)来针对诸如室温、成形工艺温度和芯片接合温度之类的温度范围内的翘曲特性表征层叠衬底。诸如影栅云纹(shadow moire)的其它热成像技术也可以用于表征层叠衬底。对于给定的层叠衬底设计或横截面(特定厚度的铜和电介质材料的堆叠)，针对特定温度范围中的每一个确定正常或典型的层叠衬底形状。该正常形状可以在统计上代表生产工艺变化(包括典型的随时间的变化的)相当大数目的层叠衬底上确定。可以在关注温度范围内(诸如如图13A至图13F所示的25摄氏度室温、125摄氏度成形工艺和245摄氏度芯片接合或其它温度)，针对整个叠层和层叠芯片位置区域二者表征翘曲形状。最关注的是芯片位置区域的形状，其可以操纵为在温度下的期望状况。层叠外围的形状主要由于其影响叠层芯片位置形状的能力而受到关注。
在步骤120中，确定层叠衬底成形的最佳组装工艺流点。典型的处理流点区域可以包括但不限于最终固化、预封装干烘焙、运输或预组装干烘焙。也可以为层叠衬底成形的目的单独实现热处理。
在步骤130中，确定成形时间和处理温度。可以通过经验或者通过考虑生产工艺内的成形机会来针对层叠衬底成形确定处理温度。可以在较低温度下持续较长时间执行成形，或者可以在较高温度下持续较短时间执行成形。可以通过相减从DIC或影栅云纹测量结果提取在所提出的成形工艺温度和组装芯片接合温度之间的正常层叠衬底形状改变(热翘曲)。除了通过处理的永久或半永久层叠衬底形状改变之外，在移除成形夹具时的典型层叠衬底松弛或弹回可以经验确定并针对成形夹具设置补偿。因而，夹具将通过在成形工艺温度下强制预定形状来校正芯片接合温度下的层叠衬底翘曲，这也补偿了在从夹具释放时的层叠衬底松弛。
在步骤140中，将层叠衬底放置到带有任何必需的校正的成形夹具中，诸如如图14所示成形夹具200所需的垫片97的数目(或螺纹按钮的高度)。垫片可以在对应于给定叠层或叠层组的给定夹具中使用。夹具配置可以为1起(1-up)、4起(4-up)、10起(10-up)等。成形夹具可以调整为补偿接合温度下的通常叠层衬底形状与平坦芯片位置条件之间的差异。基于由DIC或影栅云纹的翘曲特征或经验确定的翘曲特征，确定在夹具中是否需要中心按钮70来实现期望的层叠衬底形状。已经确定，在整个层叠衬底翘曲大且在芯片区域外侧无变化的情况下(遵循连续曲线)，当被基板40夹持抵住套环60时层叠衬底翘曲形状将反转，从而实现期望的调节形状，而无需使用中心按钮70。在整个层叠翘曲小或形状复杂时，可以需要中心按钮。可以在任一情况下确定层叠衬底在夹具中的定向(裸片侧向上或裸片侧向下)。根据需要调节中心按钮70的高度。参照图13E，芯片位置在成形工艺温度处凹入约10um。在芯片接合温度处，芯片位置凸起约80um，如图13F所示。夹具可以如图14那样配置以在芯片接合温度处得到平坦形状。已经确定，在该情况下，从在125摄氏度下通过8小时烘焙成形的回弹大约为20um。除了中心按钮高度，可以建立其它成形参数，诸如芯片位置侧向上或芯片位置侧向下，以抵消接合温度层叠衬底翘曲。从基板的中心按钮高度或反向层叠中心距离对于有芯叠层通常在0-150um的范围并且对于无芯叠层通常在8-12个金属层的范围。夹具可以是单个类型或阵列类型。层叠衬底可以是单个化的或者是面板形式的。将层叠衬底加载到目前的成形夹具中并且提交到成形工艺，这可能在温度和持续时间上大大地变化。
在步骤150中，使用步骤130的预定时间和处理温度条件来对层叠衬底进行成形。在明显低于焊料回流温度的温度处的典型处理时间可以为约1小时-8小时的范围，但可以更长或更短。成形工艺温度可以在从约23摄氏度到200摄氏度的范围内，但可以更高或更低。可以在无氧环境下执行成形以在铜和焊料掩膜表面二者上保留表面完成的条件。JEDEC型运输托盘可以具有结合到它们的设计中的成形特征，并且可以用于在室温下在运输和储存中的扩展持续时间上对叠层进行成形。
在步骤160，在组装工艺中的适当点处，在成形和返回到组装工艺流之后从夹具移除层叠衬底。层叠衬底继续不受芯片接合和模块组装限制。在组装之前可允许成形保持的时间和温度强烈地依赖于用于成形条件的时间和温度。已经确定，较高的温度和较长的停留导致更持久的变形，而较低的温度和较短的停留导致短暂的变形。
这里使用的术语仅用于描述特定实施例的目的，并不旨在于限制本发明。如这里使用的，单数形式“一个”“一”和“该”旨在于也包括复数形式，除非内容另外清楚表明。还将理解到的是，术语“包括”和/或“包含”当在本说明书中使用时指明所述特征、整体、步骤、操作、元件和/或组件的存在，但并不排除一个或更多个其它特征、整体、步骤、操作、元件、组件和/或其组合的存在或添加。
已经出于图示和描述的目的，呈现了本发明的描述，但是并不旨在于穷尽或限制于所公开形式的本发明。在不脱离本发明精神和范围的情况下，许多修改和变型对于本领域普通技术人员而言将是显而易见的。选择和描述实施例，以便更好地说明本发明原理和实践应用，以及使得本领域普通技术人员针对具有如适于设想的特定用途的各种变型的各种实施例来理解本发明。

Claims (18)

1.一种方法，包括：
针对温度范围内的翘曲特性，表征多个层叠衬底以确定在每个温度范围处的典型层叠衬底形状；
基于表征所述多个层叠衬底，确定中心按钮是否被包括在成形夹具内；
将后继的层叠衬底放置到带有所述中心按钮的所述成形夹具中，对所述中心按钮进行任何必需的调整以获得在芯片接合温度下的平坦的层叠衬底芯片位置区域形状；
在大于或等于最大层叠衬底制造温度的温度下对所述后继的层叠衬底进行成形；以及
从所述夹具移除所述后继的层叠衬底，其中所述后继的层叠衬底的形状被保持。
2.根据权利要求1所述的方法，其中通过使用数字图像相关表征所述多个层叠衬底。
3.根据权利要求1所述的方法，其中通过使用影栅云纹表征所述多个层叠衬底。
4.根据权利要求1所述的方法，还包括针对翘曲特性，表征所述多个层叠衬底芯片位置区域的特性以在每个温度范围处确定典型芯片位置形状。
5.根据权利要求1所述的方法，其中所述温度范围包括从25摄氏度到245摄氏度的多个温度范围。
6.根据权利要求1所述的方法，其中对所述后继的层叠衬底成形在无氧环境中执行。
7.根据权利要求1所述的方法，还包括确定所述后继的层叠衬底在所述成形夹具中的定向。
8.根据权利要求7所述的方法，其中所述定向是芯片位置区域向下。
9.根据权利要求7所述的方法，其中所述定向是芯片位置区域向上。
10.一种方法，包括：
在室温、成形工艺温度和芯片接合温度下，针对整个叠层和芯片位置区域翘曲特性，表征多个层叠衬底以确定在每个室温、成形工艺和芯片接合温度处的典型的整个层叠和芯片位置区域形状；
基于表征所述多个层叠衬底，确定中心按钮是否被包括在成形夹具内，确定用于层叠衬底成形的组装工艺流点，以及确定成形时间和热处理温度；
将后继的层叠衬底放置到带有所述中心按钮的任何必要调整的所述成形夹具中，以获得在芯片接合温度下的平坦芯片位置区域形状；
在所述热处理温度下针对成形时间对所述后继的层叠衬底进行成形；以及
从所述夹具中移除所述后继的层叠衬底。
11.根据权利要求10所述的方法，其中通过使用数字图像相关表征所述多个层叠衬底。
12.根据权利要求10所述的方法，其中通过使用影栅云纹表征所述多个层叠衬底。
13.根据权利要求10所述的方法，其中所述成形时间在从1小时到8小时的范围内。
14.根据权利要求10所述的方法，其中所述成形工艺温度在从23摄氏度到200摄氏度的范围内。
15.根据权利要求10所述的方法，其中对所述后继的层叠衬底成形在无氧环境中执行。
16.根据权利要求10所述的方法，还包括确定所述后继的层叠衬底在所述成形夹具中的定向。
17.根据权利要求16所述的方法，其中所述定向是芯片位置区域向下。
18.根据权利要求16所述的方法，其中所述定向是芯片位置区域向上。
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