CN103456783A

CN103456783A - 高击穿电压p型ldmos器件及制造方法

Info

Publication number: CN103456783A
Application number: CN2012101745510A
Authority: CN
Inventors: 邢超; 刘剑; 孙尧
Original assignee: Shanghai Hua Hong NEC Electronics Co Ltd
Current assignee: Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority date: 2012-05-30
Filing date: 2012-05-30
Publication date: 2013-12-18
Anticipated expiration: 2032-05-30
Also published as: CN103456783B

Abstract

本发明公开了一种高击穿电压P型LDMOS器件，具有元胞区和位于元胞区外围环绕的保护环结构，所述元胞区内含有：一第一N型深阱，第一N型深阱中还具有第二N阱及浅P型区和P型漂移区，三者在第一N型深阱中从左至右依次排列相互抵靠；第二N阱中具有重掺杂N型区和源区，且两者之间有浅槽隔离结构隔离；P型漂移区中有漏区，漏区两侧均具有浅槽隔离结构，P型漂移区的左右边界位于漏区两侧的浅槽隔离结构之下；浅P型区位于第二N阱及P型漂移区之间，栅极之下，其掺杂浓度及结深均低于P型漂移区；本发明还公开了所述高击穿电压P型LDMOS器件的制造方法，本发明优化了器件水平方向上的击穿电压和垂直方向上的穿通电压，提高了器件的耐压水平。

Description

高击穿电压P型LDMOS器件及制造方法

技术领域

本发明涉及半导体制造领域，具体是一种高击穿电压P型LDMOS器件，本发明还涉及所述高击穿电压P型LDMOS器件的制造方法。

背景技术

高压P型LDMOS（以下简称为PLDMOS）的传统结构在漏扩展区为P型漂移区（P-drift），其下会有深N型阱（Deep N Well,DNW）注入，以作为隔离用途，将P型漂移区与衬底隔离。器件的击穿电压（BV：BreakdownVoltage）主要受限于由垂直方向的PNP(P drift-DNW-P型衬底)结构的穿通电压和水平方向的PN（P drift-N型井）结构的击穿电压。

图1所示为传统的高压器件PLDMOS的结构剖面图。器件元胞区外围环绕包围一隔离环结构23，元胞区位于整个第一N型深阱22中，所述N型深阱22结深大于第二N型阱24和P型漂移区25，以将两者包住，第一N型深阱22的左右边界都位于浅槽隔离结构26之下；第二N型阱24中有重掺杂N型区27和源区28，一浅槽隔离结构26将重掺杂N型区27和源区28隔离开，P型漂移区25位于第二N型阱24的右侧，漏区29的下方，其包含漏扩展区。器件的击穿电压（BV）主要受限于由垂直方向的PN P结构的穿通电压和水平方向的PN结构的击穿电压。

图2为传统的PLDMOS击穿（BV）时的电势线（Electric Potentialdistribution）和碰撞电离（Impact Ionization）分布图。器件漏扩展区P型阱（P-drift）的结深和浓度设计需要考虑到垂直方向的PNP(P drift-DNW-P型衬底)结构的穿通电压和水平方向的PN（P drift-N型井）结构的击穿电压这两个失效机理，图中电势线P型漂移区中的白色实线a与其下方的第一条虚线b之间所夹区域为耗尽区，显然这段区域在垂直方向上越大越好，越大意味着耗尽区越大，在电势图上表现为白色实线a与其下方第一条虚线b的垂直方向的距离大小。但是垂直方向上的穿通电压和水平方向上的击穿电压很难同时的达到优化（图中两粗箭头所示方向，椭圆虚线框区域c显示器件BV，垂直方向没有达到优化）。因此，该PLDMOS器件击穿电压（BV）受限，仅为89V。

发明内容

本发明所要解决的技术问题是提供一种高击穿电压P型LDMOS器件，其将传统P型漂移区分成两个部分，一部分为浅P型区（本发明称为SPZ：Shallow PZone），另一部分仍为传统的P型漂移区，以优化PLDMOS的击穿电压和比导通电阻。

本发明所要解决的另一个技术问题是提供所述高击穿电压P型LDMOS器件的制造方法。

为解决上述问题，本发明提供一种高击穿电压P型LDMOS器件，其是在P型硅衬底上具有元胞区及环绕包围在元胞区外围构成的隔离环结构，所述元胞区内含有一第一N型阱；在所述第一N型阱中，还具有第二N型阱、P型区及P型漂移区，第一N型阱深度均大于第二N型阱、P型区及P型漂移区以将其包含容纳，第二N型阱、P型区及P型漂移区在第一N型阱中从左至右互相抵靠依次排布，所述第一N型阱的左右边界都位于浅槽隔离结构之下；所述第二N型阱中，包含有重掺杂N型区、浅槽隔离结构及源区，浅槽隔离结构位于重掺杂N型区和源区之间，所述重掺杂N型区将第二N型阱引出；一P型区，位于第二N阱及所述P型漂移区之间，其左侧边界与第二N阱右边界抵靠，右侧边界与P型漂移区左侧边界抵靠，且P型区与P型漂移区交界面位于一浅槽隔离结构之下，所述P型区的结深低于P型漂移区的结深；一P型漂移区，包含住漏区，漏区左侧为P型区与P型漂移区交界面上方的浅槽隔离结构，漏区右侧为另一浅槽隔离结构，P型漂移区的右边界即位于所述浅槽隔离结构之下；P型漂移区右边界外侧与第一N型阱的右边界内侧之间的区域还具有保护环结构，所述的保护环结构，是在P型漂移区右边界上方的浅槽隔离结构与第一N型阱右边界上方的浅槽隔离结构之间的区域注入形成重掺杂N型区形成；栅氧化层，淀积在源区与漏区之间的硅片表面上，其左侧端面与源区右侧界面重叠，栅氧化层右端包含在P型区之内，其右端面不超过P型区的右边界的上方，栅氧化层上方淀积多晶硅栅极。

进一步地，所述的P型区的的掺杂浓度范围是1x10¹⁶～1x10¹⁷atoms/cm³，结深范围是1～1.5μm。

另外，本发明提供所述高击穿电压P型LDMOS器件的制造方法，其包含如下的工艺步骤：

步骤1，在漏区靠近第二N型阱的区域，进行一次P型杂质的注入。

步骤2，采用推进工艺，形成P型区。

步骤3，在漏区下方，进行P型阱注入。

步骤4，再次采用推进工艺，形成P型漂移区。

进一步地，所述步骤2中推进工艺形成的P型区，其掺杂浓度与结深决定了器件的性能参数。

所述步骤4采用的推进工艺的时长及掺杂浓度均高于步骤2。

本发明提供的一种具有高击穿电压的P型LDMOS器件，将器件漏扩展区分割成两部分：SPZ和P型漂移区。可以通过对SPZ和P型阱（P-drift）两步注入工艺（浓度和能量）的分别优化使水平方向的PN（P drift-N型井）结构的击穿电压和垂直方向的PNP(P drift-DNW-P型衬底)结构的穿通电压达到最佳值。从而提高器件的击穿电压（BV），进一步优化比导通电阻（Rdson）。

附图说明

图1是传统的PLDMOS的剖面结构图；

图2是传统的PLDMOS的电势分布图；

图3是本发明PLDMOS的剖面结构图；

图4是浅P型区SPZ形成后的剖面图；

图5是P型漂移区形成后的剖面图；

图6是本发明器件的电势分布图。

附图标记说明

1，21是P型衬底 2,22是第一N型阱

3,25是P型漂移区 4,29是漏区

5,24是第二N型阱 6是SPZ

7，28是源区 8，27是重掺杂N型区

9,32是多晶硅栅极 10,31是栅氧化层

11,30是保护环 12是漏扩展区

13,23是隔离环结构 14,26是浅槽隔离结构STI

具体实施方式

本发明高压PLDMOS器件的结构如图3所示，在P型硅衬底1上具有第一N型阱2及隔离环结构10，所述的隔离环结构10位于第一N型阱2的外圈环绕包围第一N阱2。

在所述第一N型阱2中，还具有第二N型阱5、P型区SPZ 6及P型漂移区3，第一N型阱2深度大于三者以将其包围容纳，三者在第一N型阱2中从左至右依次排布互相抵靠，在第二N型阱5中具有重掺杂N型区8，浅槽隔离结构STI 14及源区7，其中浅槽隔离结构STI 14将重掺杂N型区8和源区7隔离。

P型区SPZ 6，位于第二N阱5及P型漂移区3之间，栅氧化层10之下。

P型漂移区3，位于漏区4之下，漏区4左右两侧均具有浅槽隔离结构STI 14，所述P型漂移区3的左右边界即位于此二浅槽隔离结构STI 14之下，其左侧边界与所述P型区6的右边界在漏区4左侧的浅槽隔离结构14下相切。

P型漂移区3右边界外侧与第一N型阱2的右边界内侧之间的区域还具有保护环结构11，所述的保护环结构11是在两个浅槽隔离结构14之间注入形成重掺杂N型区。

多晶硅栅极9与栅氧化层10淀积在源区7右侧的衬底1表面，覆盖源区7右侧的第二N型阱区5及P型区SPZ 6。

本发明所述的高压PLDMOS器件的制造方法，现结合一具体实施例说明如下。为避免造成不必要的误解以及说明的清晰，以下仅叙述有关本发明所涉及到的关键工艺，而不再重复本领域众所周知的其他常规制造工艺步骤。

步骤1，在漏区4靠近第二N型阱5的区域，进行一次P型杂质的注入，注入的杂质离子剂量为1x10¹²～1x10¹³atoms/cm²，注入的能量为50keV～100keV。

步骤2，采用推进工艺，推进温度为900～1050℃，推进时间为30～60mins，形成P型区SPZ 6，如图4所示。

步骤3，在漏区4下方，进行P型阱注入，注入的杂质离子剂量为5x10¹²～1.5x10¹³atoms/cm²，注入的能量为80keV～150keV。

步骤4，采用推进工艺，推进温度为950～1050℃，推进时间为60～120mins形成P型漂移区3，如图5所示。

步骤5，进行源漏注入，制作接触及金属淀积等后续常规工艺完成器件制作。

使用如上所述的工艺制造的PLDMOS，单独进行了一次P型注入，随短时间的推进工艺形成较淡掺杂浓度较潜结深的P型区，利用resurf（reducesurface electric field）原理提高了水平方向的PN结构的击穿电压。其实测性能如图6所示，为本发明PLDMOS的电势线和碰撞电离分布图。将其与图2对比，可明显看出，P型漂移区中的实线m与其下方第一条虚线n之间的距离显著增大，即耗尽区增大，垂直方向上得以优化，如图中椭圆虚线区域t所示，所制造出的器件的击穿电压从89伏提高到了106伏。

以上仅为说明本发明列举的的一具体实施例，并不用于限制本发明的权利保护范围，在不脱离本发明原理或思想的情况下，本领域的技术人员仍能做出相关变形及调整，这些也应视为本发明的保护范围。

Claims

1.一种高击穿电压P型LDMOS器件，其特征在于：在P型硅衬底上具有元胞区及环绕包围在元胞区外围构成的隔离环结构，所述元胞区内含有第一N型阱；

在所述第一N型阱中，还具有第二N型阱、P型区及P型漂移区，第一N型阱深度均大于第二N型阱、P型区及P型漂移区以将其包含容纳，第二N型阱、P型区及P型漂移区在第一N型阱中从左至右互相抵靠依次排布，所述第一N型阱的左右边界都位于浅槽隔离结构之下；

所述第二N型阱中，包含有重掺杂N型区、浅槽隔离结构及源区，浅槽隔离结构位于重掺杂N型区和源区之间，所述重掺杂N型区将第二N型阱引出；

一P型区，位于第二N阱及所述P型漂移区之间，其左侧边界与第二N阱右边界抵靠，右侧边界与P型漂移区左侧边界抵靠，且P型区与P型漂移区交界面位于一浅槽隔离结构之下，所述P型区的结深低于P型漂移区的结深；

一P型漂移区，包含住漏区，漏区左侧为P型区与P型漂移区交界面上方的浅槽隔离结构，漏区右侧为另一浅槽隔离结构，P型漂移区的右边界即位于所述浅槽隔离结构之下；

P型漂移区右边界外侧与第一N型阱的右边界内侧之间的区域还具有保护环结构，所述的保护环结构，是在P型漂移区右边界上方的浅槽隔离结构与第一N型阱右边界上方的浅槽隔离结构之间的区域注入形成重掺杂N型区形成；

栅氧化层，淀积在源区与漏区之间的硅片表面上，其左侧端面与源区右侧界面重叠，栅氧化层右端包含在P型区之内，其右端面不超过P型区的右边界的上方，栅氧化层上方淀积多晶硅栅极。

2.如权利要求1所述的高击穿电压P型LDMOS器件，其特征在于：所述的P型区的掺杂浓度范围是1x10¹⁶～1x10¹⁷atoms/cm³，结深范围是1～1.5μm。

3.如权利要求1所述的一种高击穿电压P型LDMOS器件的制造方法，其特征在于：包含如下的工艺步骤：

步骤1，在漏区靠近第二N型阱的区域，进行一次P型杂质的注入；

步骤2，采用推进工艺，形成P型区；

步骤3，在漏区下方，进行P型阱注入；

步骤4，再次采用推进工艺，形成P型漂移区。

4.如权利要求3所述的高击穿电压P型LDMOS器件的制造方法，其特征在于：所述步骤2中推进工艺形成的P型区，其掺杂浓度与结深决定了器件的性能参数。

5.如权利要求3所述的高击穿电压P型LDMOS器件的制造方法，其特征在于：所述步骤4采用的推进工艺的时长及掺杂浓度均高于步骤2。