CN103456769A - 具有沟槽结构的半导体器件 - Google Patents

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Abstract

本发明涉及具有沟槽结构的半导体器件。半导体器件的半导体本体包括第一导电类型的掺杂层以及一个或更多个第二导电类型的掺杂区域。一个或更多个掺杂区域在掺杂层和半导体本体的第一表面之间形成。沟槽结构从第一和第二相对表面中的一个延伸到半导体本体中。沟槽结构被布置在半导体本体的彼此电连接的部分之间。沟槽结构可以被布置用于减轻机械应力，局部控制电荷载流子迁移率，局部控制电荷载流子复合率和/或对埋入的扩散区域整形。

Description

具有沟槽结构的半导体器件
技术领域
本发明涉及具有沟槽结构的半导体器件。
背景技术
半导体器件的制造包括在具有200微米或更小的厚度的半导体衬底上向半导体晶片提供具有10微米或更大的厚度的金属层。金属层可能使半导体晶片弯曲几毫米。该弯曲妨碍半导体晶片的后继加工并且可能引起裂纹，导致产量下降。典型地，金属层和半导体材料之间的缓冲层，例如延展层，补偿金属层和半导体材料之间的机械应力。期望以低的开关损耗进一步增加具有高浪涌能量容量以及宇宙辐射鲁棒性的半导体器件的产量。
发明内容
根据一个实施例，一种半导体器件包括半导体本体，该半导体本体包括第一导电类型的掺杂层以及一个或更多个第二导电类型的掺杂区域，第二导电类型与第一导电类型相反。一个或更多个掺杂区域在掺杂层和半导体本体的第一表面之间形成。沟槽结构从第一和第二相对表面中的一个延伸到半导体本体中。沟槽结构被布置在半导体本体的彼此电连接的部分之间。沟槽结构不包括与半导体本体电绝缘并且与沟槽结构外部的另一结构电连接的导电结构。
根据另一实施例，一种半导体器件包括半导体本体，该半导体本体包括第一导电类型的掺杂层和第二导电类型的掺杂区域，第二导电类型与第一导电类型相反，其中掺杂区域在掺杂层和半导体本体的第一表面之间形成。沟槽结构从第一和第二相对表面中的一个延伸到半导体本体中。沟槽结构分别包括底部的复合结构。复合结构直接邻接掺杂区域并且在与掺杂区域的界面处呈现至少104 cm/s的表面复合率。
根据另一实施例，一种制造半导体器件的方法包括从第一表面将沟槽刻蚀到半导体本体中，其中半导体本体包括与第一表面邻接的第二导电类型的一个或更多个掺杂区域以及第一导电类型的掺杂层，第一导电类型与第二导电类型相反，掺杂层形成与第一表面平行的平面界面。介电结构设置在沟槽的侧壁上。复合结构分别设置在沟槽的底部。
在阅读下面的详细描述并且查看附图之后，本领域技术人员将认识到另外的特征和优点。
附图说明
所包括的附图用于提供对本发明的进一步的理解并且被并入本说明书且形成本说明书的一部分。附图图示了本发明的实施例并且连同具体实施方式一起用于说明本发明的原理。参照下面的详细描述可以更好地理解从而易于认识本发明的其他实施例以及预期的优点。
图1A是根据提供用于松弛机械应力的沟槽结构的实施例的半导体器件的一部分的示意性横截面视图。
图1B是根据提供不同沟槽结构的半导体二极管的一部分的示意性横截面视图。
图2A是根据涉及金属填充沟槽结构的实施例的半导体二极管的一部分的示意性横截面视图。
图2B是根据涉及提供沟槽结构的IGFET（绝缘栅场效应晶体管）的实施例的半导体器件的一部分的示意性横截面视图。
图3A是用于图示涉及在注入第一导电类型的层中的第二导电类型的阱之后的制造半导体器件的方法的实施例的制造期间的半导体管芯的一部分的示意性横截面视图。
图3B是在提供限制第二导电类型的阱的沟槽结构之后的图3A的半导体管芯的示意性横截面视图。
图3C是退火之后的图3B的半导体管芯的示意性横截面视图。
图4A是用于图示涉及在形成沟槽之后的制造半导体器件的另一方法的实施例的制造期间的半导体管芯的一部分的示意性横截面视图。
图4B是在通过沟槽结构引入杂质期间的图4A的半导体管芯的示意性横截面视图。
图4C是退火之后的图4B的半导体管芯的示意性横截面视图。
图5A是根据在距pn结一距离的沟槽结构底部提供复合结构的实施例的半导体器件的一部分的示意性横截面视图。
图5B是用于图示根据涉及图5A的半导体器件的实施例的杂质分布的示意图。
图6A是根据涉及在包括复合结构的沟槽结构的底部的场停止部分的向外扩散区段的实施例的半导体器件的一部分的示意性横截面视图。
图6B是根据涉及合并引脚肖特基二极管的实施例的半导体器件的一部分的示意性横截面视图。
图7A是根据涉及点形沟槽结构的实施例的与半导体本体的第一表面平行的半导体器件的一部分的示意性横截面视图。
图7B是根据涉及带形沟槽结构的实施例的与半导体本体的第一表面平行的半导体器件的一部分的示意性横截面视图。
图7C是根据涉及形成栅格的沟槽结构的实施例的与半导体本体的第一表面平行的半导体器件的一部分的示意性横截面视图。
图8A是用于图示根据另一实施例的尺寸关系的半导体器件的示意性俯视图。
图8B是示出根据另一实施例的半导体器件的边缘终止构造的细节的示意性横截面视图。
图9是根据另一实施例的制造半导体器件的方法的示意性流程图。
具体实施方式
在下面的详细描述中参照形成其一部分的附图，在附图中作为图示示出了可以实践本发明的具体实施例。将理解，在不偏离本发明的范围的情况下可以利用其他实施例并且可以进行结构或逻辑的改变。例如，针对一个实施例图示或描述的特征可以用在其他实施例上或者与其他实施例结合使用以产生另一实施例。本发明意图包括这样的修改和变化。使用特定的语言描述了示例，所述特定语言不应被解释为限制所附权利要求的范围。附图并非依比例绘制并且仅用于说明的目的。为了清楚起见，没有另外说明的情况下，不同附图中的相同的元件由相同的附图标记表示。
术语“具有”、“包含”、“包括（including）”、“包括（comprising）”等是开放的，并且这些术语指出了所陈述的结构、元件或特征的存在，但是并未排除额外的元件或特征。除非上下文清楚地指出另外的情况，否则冠词“一个（a、an）”和“该”旨在包括复数以及单数。
附图通过指出接在掺杂类型“n”或“p”之后的“-”或“+”图示相对掺杂浓度。例如“n-”意味着比“n”掺杂区域的掺杂浓度低的掺杂浓度，而“n+”掺杂区域具有比“n”掺杂区域高的掺杂浓度。具有相同的相对掺杂浓度的掺杂区域不一定具有相同的绝对掺杂浓度。例如，两个不同的“n”掺杂区域可以具有相同或不同的绝对掺杂浓度。
术语“电连接”描述了电连接的元件之间的永久低欧姆连接，例如相关元件之间的直接接触或者经由金属和/或高掺杂半导体的低欧姆连接。术语“电耦合”包括适用于信号传送的一个或更多个居间元件可以提供在电耦合的元件之间，例如可被控制以临时提供第一状态下的低欧姆连接和第二状态下的高欧姆电解耦的元件。
图1A示出了半导体器件500的半导体本体100。半导体本体100提供自单晶半导体材料，例如硅Si、碳化硅SiC、锗Ge、锗硅晶体SiGe、氮化镓GaN或者砷化镓GaAs。半导体本体100在半导体本体100的相对面上具有第一表面101以及与第一表面101平行的第二表面102。第一和第二表面101、102之间的距离在几百微米或更大的范围内并且是针对半导体器件500规定的反向击穿电压的函数，其中反向击穿电压是使半导体器件500击穿的反向方向上的最小施加电压。半导体本体100可以具有单元区域和围绕单元区域的边缘区域。边缘区域可以包括同样沿半导体本体100的第一表面101的、维持期望的反向击穿电压的边缘终止构造。单元区域可以具有带圆角的大致矩形的形状，并且边缘终止构造可以具有几毫米的长度。第一和第二表面101、102的法向限定竖直方向，并且与法向正交的方向是横向方向。
半导体本体100包括第一导电类型的掺杂层120和第二导电类型的掺杂区域105，第二导电类型与第一导电类型相反。在图示实施例中，第一导电类型是n型并且第二导电类型是p型。根据另一实施例，第一导电类型是p型并且第二导电类型是n型。掺杂区域105和掺杂层120形成基本上与第一和第二表面101、102平行的pn结。掺杂层120可以直接邻接第二表面102。根据其他实施例，另外的掺杂层可以布置在掺杂层120和第二表面102之间。
半导体器件500可以进一步包括至少一个金属层300，其与第一表面101或第二表面102的至少一部分直接接触。根据图示实施例，金属层300与近似整个第二表面102直接接触。金属层300可以由铝Al、铜Cu或者铝或铜的合金，例如AlSi、AlCu或AlSiCu组成或包含铝Al、铜Cu或者铝或铜的合金，例如AlSi、AlCu或AlSiCu。根据其他实施例，金属层300包含作为主要成分的镍Ni、钛Ti、银Ag、金Au、铂Pt和/或钯Pd。例如，金属层300可以包括一个或更多个子层、每个子层包含作为主要成分的Ni、Ti、Ag、Au、Pt、Pd之一或更多和/或它们的合金。
半导体器件500包括另外的层、子层、掺杂区域或电极。例如，半导体器件500是功率半导体二极管，其中金属层300形成阴极电极，并且阳极电极被提供成与第一表面101接触。掺杂区域105可以包括用于提高阳极效率的高掺杂基本部分以及低掺杂场停止部分。掺杂层120可以包括一个或更多个子层，例如用于提高阴极效率的高掺杂部分、低掺杂场停止部分和/或低掺杂漂移部分。根据其他实施例，半导体器件500是IGFET（绝缘栅场效应晶体管），其中金属层300提供漏极电极。N掺杂源极区域可以被提供成与第一表面101邻接并且电连接到提供在第一表面101上方的源极电极。栅极电极可以控制在掺杂层120形成的漏极区域和源极区域之间的电流。根据另一实施例，半导体器件500是具有在金属层300和n型掺杂层120之间形成的另一p型层的IGBT（绝缘栅双极型晶体管）。
由于金属层300和半导体本体100的不同的热膨胀系数，在半导体器件500的制造期间，包括用于半导体器件500的多个机械连接半导体管芯的晶片组件可能弯曲或下垂几毫米。
根据一些实施例，沟槽结构190从第一表面101延伸到半导体本体100中。根据其他实施例，沟槽结构190可以从第二表面102延伸到半导体本体100中。沟槽结构190减轻并松弛或补偿因金属层300和半导体本体100的不同的热膨胀系数导致的机械应力。不同于诸如TiW或TiN层的传统的缓冲层，沟槽结构190是极为有效的，即使是用于功率半导体器件的具有20微米或更大的厚度的金属层。沟槽结构190显著减小晶片组件的弯曲并且避免晶片组件中的裂纹。在半导体器件500的不同部分中沟槽结构190的数目和布置以及沟槽结构190的深度和宽度可以变化。根据图示实施例，沟槽结构190包含气态流体，例如氮或大气空气。
沟槽结构190相对于第一表面101的深度可以在1至20微米的范围内。直接相邻的沟槽结构190之间的平均距离可以等于或大于1.0微米或者等于30微米或更小。沟槽结构190的宽度可以等于或大于0.3微米或者3微米或更小。不同于已知的浅沟槽隔离技术，在半导体本体100的电连接部分之间形成沟槽结构190。
根据图1B的实施例，第一沟槽结构190a填充有第一填充材料或第一材料组合191a，并且第二沟槽结构190b填充有第二填充材料或第二材料组合191b。第一和第二材料或材料组合191a、191b可以呈现不同的热膨胀系数，允许机械应力补偿的局部细微调节。作为示例，第一和第二材料或材料组合191a、191b可以是介电材料和介电材料组合，其中术语“介电材料”包括气态流体，如氮或大气空气。
半导体本体100在沟槽结构190的相对侧的部分电连接到提供在第一表面101上方或者直接在第一表面101上面的第一电极层310。第二电极层320被提供成与第二表面102直接接触。
图2A示出了第一电极层310，第一电极层310包括形成从第一表面101延伸到半导体本体100中的沟槽结构190的第一部分以及半导体本体100的轮廓外部并且与第一表面101直接接触的第二部分。第二金属层320直接邻接第二表面102。
图2A的半导体器件500提供了二极管，该二极管具有形成阳极电极的第一金属层310和形成阴极电极的第二金属层320。由第一电极层310的材料制成的沟槽结构190直接邻接半导体本体100。沟槽结构190相对于第一表面101的最大深度可以小于第一表面101与pn结之间的距离，该pn结由掺杂区域105和掺杂层120之间的界面形成。根据一个实施例，在沟槽结构190底部的底表面或边缘和pn结之间的距离被选择为使得在针对半导体器件500规定的反向击穿电压下，在第一表面101的方向上和/或在沟槽结构190的方向上从pn结延伸的耗尽区域不会达到任何沟槽结构190。
在图2B中半导体器件500是IGFET。半导体本体100包括第一导电类型的掺杂层120和第二导电类型的多个掺杂区域105。根据一个实施例，掺杂区域105的掺杂在与掺杂层120的边界处以及在与第一表面101的边界处可以较低，并且在朝沟槽结构190的方向上可以较高。
掺杂层120可以提供n型漂移层并且掺杂区域105可以形成p型本体区域。半导体本体100进一步包括被形成为邻接第一表面101的n型源极区域103，其中掺杂区域105使源极区域103与掺杂层120分离。n型衬底层130可以提供在掺杂层120和第二表面102之间，其中衬底层130具有比掺杂层120高的净掺杂剂浓度。
根据一个实施例，衬底层130的掺杂在与掺杂层120的边界处可以较低，并且在朝第二表面102的方向上可以较高。
栅极电极结构330在第一表面101上方形成并且被布置为使得在栅极电极结构330处的电位通过中间栅极电介质控制掺杂区域105与第一表面101邻接的部分中的电荷载流子分布。在IGFET的导通状态下，在栅极电极结构330下方少数电荷载流子在掺杂区域105与第一表面101邻接的部分中形成源极区域103和掺杂层120之间的导电沟道。
介电层结构210使栅极电极结构330与半导体本体100和提供源极电极的第一电极层310分离。在介电层结构210的开口中，第一电极层310的接触部分301a、301b与半导体本体100直接接触。接触部分301a、301b可以直接位于第一表面101上或者可以延伸到半导体本体100中。根据其他实施例，接触部分301a、301b还可以接触掺杂区域105。第一介电层310的表面部分承载在介电结构210上。提供漏极电极的第二电极层320可以被形成为与第二表面102直接接触。
半导体器件500进一步包括沟槽结构190。沟槽结构190可以间隔0.2至40微米的距离。这些距离可以近似相等。沟槽结构190的宽度可以在0.1至4微米的范围内，并且沟槽结构190的总深度可以在0.1至20微米的范围内。
沟槽结构190可以在掺杂层120与第一表面101邻接的区域中形成。为了避免对于正向电流有效的区域的损失，根据图示实施例，第一接触部分301a分别形成沟槽结构190中的一个的上部分。每个沟槽结构190包括从第一接触部分301延伸到半导体本体100中的另外的部分191。另外的部分191可以通过介电材料或介电材料的组合191来提供。在第二接触部分301b下方可以不存在另外的部分191。在图示的横截面平面中，未形成沟槽结构190的部分的第一接触部分301a的宽度可以近似等于沟槽结构190的宽度。根据一个实施例，包含介电材料的沟槽结构190的宽度可以大于未包括在沟槽结构190中的第一接触部分301a的宽度。第一接触部分301a可以具有0.1至1.0微米的范围内的深度。
根据一个实施例，沟槽结构190被进一步布置成减小半导体本体100的与pn结接近的部分中的电荷载流子迁移率。沟槽结构可以用于局部增加或减少机械张力，从而局部减少电荷载流子迁移率以便改进半导体器件500的阻挡特性。根据一个实施例，沟槽结构190横过掺杂区域105和掺杂层120之间的pn结。
图3A至3C涉及使用用于改进二极管的浪涌电流能力的沟槽结构190的实施例。根据图3A，掺杂剂掩模402提供在半导体管芯501的n型半导体本体100的第一表面101上。通过掺杂剂掩模402中的开口，例如通过扩散工艺或者通过注入工艺引入p型杂质以形成浅阱105c。去除掺杂剂掩模402。将刻蚀掩模层404淀积在第一表面101上并且通过光刻方法对其构图。通过刻蚀掩模404中的开口，将沟槽406刻蚀到半导体本体100中，其中沟槽406使p掺杂浅阱105c与邻接第一表面101的半导体本体的n型部分分离。执行热退火，使得p型杂质从浅阱105c扩散到半导体本体100的邻接部分中。在p型杂质已在沟槽406的末端部分周围扩散足够程度之后，停止扩散工艺。
图3C示出了通过从图3B的布置开始扩散p型杂质而呈现的p型掺杂区域105的结果形状。通过填充图3B的沟槽406可以获得的沟槽结构190使掺杂区域105与n型掺杂层102的延伸部分120a分离。掺杂层102进一步包括形成与掺杂区域105的pn结并且直接邻接延伸部分120a的相接部分120b。pn结基本上与第一表面101平行地延伸。根据一个实施例，延伸部分120a可以包括直接邻接第一表面101的高掺杂接触部分120c。
pn结和第一表面101之间的距离大于沟槽结构190的底表面和第一表面101之间的最大距离。在掺杂层120的延伸部分120a的方向上，每个掺杂区域105包括邻接的沟槽结构190和扩散部分105d之间的基本部分105a，扩散部分105d在沟槽结构190下方在横向方向上延伸。相邻的掺杂区域105的直接相邻的扩散部分105d之间的距离小于相邻的沟槽结构190之间的延伸部分120a的最大宽度。
沟槽结构190允许准确限定在与第一表面101的预先限定的距离上的、扩散部分105d的横向延伸。限定横向延伸的可能极为精确地允许提供相邻的扩散部分105d之间的相当小的距离。即使对于窄的延伸部分120a，仍可以精确地调整扩散区域105d缩窄的部分中的延伸部分120a的宽度。如果延伸部分120a充分窄，则高浪涌能量容量可以与高反向击穿电压组合。
图4A至4C涉及通过沟槽底部引入的杂质对半导体本体100中的扩散部分105d进行整形的实施例。如图4A中所示，沟槽406可以通过刻蚀掩模404中的开口刻蚀到半导体本体100中。
如图4B中所示形成掺杂剂掩模402。根据一个实施例，去除图4A的刻蚀掩模404，淀积掺杂剂掩模层并且通过光刻手段对其构图。根据另一实施例，掺杂剂掩模402可以通过图4A的部分刻蚀掩模406形成。掺杂剂掩模402使沟槽406的开口和部分第一表面101暴露。例如通过注入或者通过从气相或杂质层外扩散，通过掺杂剂掩模402中的开口引入P型杂质。通过沟槽406的底部区域引入的p型杂质形成半导体本体100中的沟槽对准阱105e。通过第一表面101的暴露部分引入的p型杂质形成浅阱105c。
根据另一实施例，通过使用利用不同的掺杂剂掩模和/或不同的杂质剂量的两个不同的引入注入物的工艺，可以得到浅阱105c和沟槽对准阱105e。根据一个实施例，较之通过第一表面101的暴露部分，通过沟槽406的底部区域以较低剂量引入杂质。执行热退火，使得p型杂质从浅阱105c和沟槽对准阱105e向外扩散到半导体本体100的邻接部分中。
如图4C中所示，在沟槽对准阱105e形成与从浅阱105c呈现的基本部分105a互连的扩散部分105d之后，可以停止扩散工艺。不同于图3A至3C的实施例，对于图4A至4C的实施例，相邻的扩散部分105d之间的剩余宽度极大地与通过利用例如一种或更多种介电材料填充图4B的沟槽406而提供的沟槽结构190的工艺诱发深度变化无关。在该情况下，在掺杂区域105和掺杂层120b之间形成的pn结可以具有如图4C中的虚线所示的凹口。
图5A涉及使用用于提供组合低开关损耗、高浪涌能量容量和高宇宙辐射鲁棒性的半导体器件500的沟槽结构190的实施例。半导体器件500包括具有第一表面101和相对的第二表面102的半导体本体100。第一电极层310可以被形成为与第一表面101直接接触并且第二电极层320可以被形成为与第二表面102直接接触。第一和第二电极层310、320是如下金属层，所述金属层可以包括作为主要成分的铜Cu、铝Al、镍Ni、钛Ti、银Ag、金Au、铂Pt、钯Pd，或者包含铜Cu和/或铝Al或者前述材料的合金（例如AlCu、AlSi或AlSiCu）或层。
半导体本体100包括第一导电类型的掺杂层120和第二导电类型的掺杂区域105。在图示实施例中，第一导电类型是n型并且第二导电类型是p型。根据其他实施例，第一导电类型是p型并且第二导电类型是n型。半导体器件500提供功率半导体二极管，其中第一电极层310提供阳极电极并且第二电极层320提供阴极电极。掺杂区域105布置在掺杂层120和第一表面101之间。掺杂层120朝第二表面102取向并且可以直接邻接第二表面102和第二电极层320。根据图示实施例，第一导电类型的高掺杂衬底层130提供在掺杂层120和第二表面102之间。掺杂层120可以包括被布置为朝第二表面102取向的高掺杂场停止部分122和低掺杂漂移部分121，其中场停止部分122中的净掺杂剂浓度大于漂移部分121中的净掺杂剂浓度并且低于衬底层130中的净掺杂剂浓度。掺杂区域105可以包括朝第一表面101取向的高掺杂基本部分105a以及与掺杂层120的漂移部分121形成pn结的低掺杂场停止部分105b。
沟槽结构190从第一表面101延伸到半导体本体100中。根据图示实施例，沟槽结构190近似向上延伸到掺杂区域105的基本部分105a和场停止部分105b之间的界面。场停止部分105b中的竖直积分净掺杂剂浓度可以在5×1011 cm-2至1013 cm-2的范围内，例如在1012 cm-2至2×1012 cm-2的范围内。基本部分105a中的竖直积分净掺杂剂浓度可以在5×1013 cm-2至1016 cm-2的范围内，例如在5×1014 cm-2至5×1015 cm-2的范围内。根据另一实施例，沟槽结构190可以延伸到掺杂层105的场停止部分105b中。有时，大部分或所有沟槽结构190包括复合结构195。对于每个相关的沟槽结构190，在形成沟槽结构190的埋入边缘的底表面处，复合结构195直接邻接掺杂区域105的场停止部分105b。该底表面可以是平坦的并且近似平行于第一和第二表面101、102。根据其他实施例，沟槽结构190的底表面可以俯曲或弯曲。
沟槽结构190可以进一步包括介电结构192，介电结构192在与第一表面101平行的横向方向上使复合结构195与半导体本体100分离。介电结构192使复合结构195与掺杂区域105的高掺杂基本部分105a绝缘。作为示例，介电结构192的材料可以由氮化硅、氧化硅或氧氮化硅组成或包含氮化硅、氧化硅或氧氮化硅。介电结构192可以通过半导体本体100的材料的氧化或者通过在复合结构195的形成之前进行的介电材料的保形淀积来提供，其中淀积或生长的介电材料可以经历各向异性刻蚀，该各向异性刻蚀去除在沟槽底部的介电材料，同时至少沿沟槽侧壁维持介电材料。
填充结构194可以设置在第一表面101与复合结构195和介电结构192之间。根据一个实施例，填充结构194的材料与介电结构192的材料相同。形成填充材料194的材料或材料组合可以由氧化硅，氮化硅，如例如氮或大气空气的气态流体，或者例如BPSG（硼-磷-硅酸盐玻璃）、BSG（硼-硅酸盐玻璃）、PSG（磷-硅酸盐玻璃）的硅玻璃，或者包含这些材料中的一种或更多种的叠层组成或包含氧化硅，氮化硅，如例如氮或大气空气的气态流体，或者例如BPSG（硼-磷-硅酸盐玻璃）、BSG（硼-硅酸盐玻璃）、PSG（磷-硅酸盐玻璃）的硅玻璃，或者包含这些材料中的一种或更多种的叠层。根据另一实施例，填充材料由半导体材料，例如本征半导体材料、无定形硅或掺杂硅组成或包含半导体材料，例如本征半导体材料、无定形硅或掺杂硅。填充结构194可以包括用于实现机械应力的充分补偿的各种材料的组合。填充材料可以包含导电材料，其中导电材料没有与沟槽结构外部的导电结构的电连接和/或没有与复合结构195的电连接。
在底表面处，复合结构195呈现比典型的半导体-绝缘体界面的复合率大得多的表面复合率。例如，理想的Si-SiO2界面具有在范围30…100 cm/s的范围内的复合率。当在界面处存在较高密度的陷阱时，可以观察到高达104 cm/s的范围内的复合率。复合结构195提供的表面复合率可以大于104 cm/s，或者大于105 cm/s，甚至大于106 cm/s。
根据一个实施例，复合结构195由具有高温度稳定性的金属或金属化合物，例如如CoSi2、HfSi2、MoSi2、NiSi2、PdSi2、PtSi2、TaSi2、TiSi2、WSi2或ZrSi2的导电金属硅化物组成或包含具有高温度稳定性的金属或金属化合物，例如如CoSi2、HfSi2、MoSi2、NiSi2、PdSi2、PtSi2、TaSi2、TiSi2、WSi2或ZrSi2的导电金属硅化物，使得可以在制造工艺的早期阶段提供复合结构195。根据一个实施例，由于CoSi2或TiSi2可以按高的宽长比提供在沟槽中，因此使用这两种硅化物。根据其他实施例，复合结构195可以通过铝或如AlSi或AlSiCu的铝化合物提供，其可以通过经济的方式淀积并刻蚀。根据其他实施例，复合结构195通过畸变单晶半导体材料来提供，其例如通过高注入剂量和/或注入能量下的注入或者通过淀积无定形、纳米晶体、微晶体或多晶体的半导体材料来提供。控制进一步的制造工艺以确保有损的晶体维持完成的半导体器件500的期望的复合特性。
复合结构195将在与场停止部分105b的界面处的载流子泛流钉扎到零。结果，在第一表面101处的电荷泛流可以由复合结构195之间的距离限定，并且在一定程度上可以由复合结构195的横向延伸限定。当掺杂区域105的场停止部分105b的净掺杂剂浓度达到载流子泛流的相当大的部分时，该净掺杂剂浓度确定掺杂层120的漂移部分121中的载流子泛流的数量。复合结构195上的从其开始变为有效的电荷载流子浓度由最大掺杂剂浓度限定。结果，最大掺杂剂浓度可用于根据预电流密度来调节半导体器件500的正向和开关特性。场停止部分105b中的净掺杂剂浓度越低，则可用于掺杂区域105的场停止部分105b的电荷载流子密度就越低。
结果，高掺杂基本部分105a的净掺杂剂浓度不影响半导体器件500的动态特性。可以提供掺杂区域105的基本部分105a中的净掺杂剂浓度的高的值，而不会对半导体器件500的动态特性造成不利影响。高掺杂基本部分105a增加了宇宙辐射鲁棒性和整流鲁棒性。此外，高掺杂基本部分105a可以在浪涌脉冲操作期间提供较高的导电性并且因此提供较高的浪涌电流能力。
场停止部分105b基本上布置在沟槽结构190的底表面和掺杂层120之间。场停止部分105b的积分净掺杂剂浓度等于或大于击穿电荷的高度，其中在硅中击穿电荷约为每平方厘米1×1012个p型杂质原子。
根据图5A的实施例，掺杂区域105的场停止部分105b是形成与掺杂层120和掺杂区域105的基本部分105a两者的近似平面的界面的相接层。在场停止部分105b与掺杂区域105的基本部分105a的界面处，掺杂浓度可以与掺杂区域105的基本部分105a中的掺杂浓度相同或不同。掺杂区域105的掺杂浓度可以在竖直方向上随进入半导体本体100的深度而变化。沟槽底部的掺杂水平可用于限定基本部分105a和场停止部分105b之间的界面。
图5B涉及具有通过例如注入或扩散源的同一掺杂源得到的掺杂区域150的场停止部分105b和基本部分105a的实施例。该示图给出了作为距第一表面101的距离的函数的掺杂剂浓度H。例如可以按高剂量，例如按5×1014 cm-2或更高的剂量下注入硼（B），并且执行高能量退火。例如，可以在1150摄氏度的温度执行退火，或者在较低的温度执行退火达多于一个小时，导致掺杂剂分布406。在距离d2处，在掺杂层120的漂移部分121中p型掺杂剂浓度等于n型掺杂剂浓度，并且形成pn结。在比距离d2更接近第一表面101的距离d1处形成复合结构195。由复合结构195和pn结之间的掺杂剂分布406给出的部分扩散区域限定了场停止部分105b。
根据另一实施例，使用分离的注入形成掺杂区域105的基本部分105a和场停止部分105b，使得场停止部分105b的掺杂分布与基本部分105a的掺杂分布的尾缘重叠，使得场停止部分105b可以与基本部分105a分离。
图6A涉及具有在空间上与基本部分105a分离的场停止部分105b的实施例。沟槽结构190的底边缘处的底表面和第一表面101之间的距离大于基本部分105a的埋入边缘和第一表面101之间的距离。场停止部分105b包括多个空间分离的区段，其中每个区段与一个沟槽底部对准。场停止部分105b的区段可以与基本部分105a分离。根据另一实施例，场停止部分105b的区段可以直接邻接基本部分105a。因此，场停止部分105b可以连接到施加到阳极电极的电位，或者可以在半导体器件500的反向模式下具有比阳极电位更负的电位。
为了形成场停止部分105b，在填充沟槽结构190之前或者在形成复合结构195之前，可以至少在沟槽结构190的底部注入p型掺杂剂。在专用退火工艺中对注入进行退火或者通过使用后继工艺的温度预算对注入进行退火，其中掺杂剂扩散到半导体本体100的邻接部分以形成场停止部分105b的区段。根据一个实施例，对注入进行掩蔽并且仅在沟槽结构190中执行注入。根据另一实施例，由于注入剂量显著低于为形成基本部分105a提供的注入剂量，因此不对注入进行掩蔽。
pn结和第一表面101之间的距离影响半导体器件500的雪崩特性。场停止部分105b在第二表面102的方向上延伸得越远，在反向模式中pn结处的电场强度就增加得越多。结果，击穿电压可以钉扎到半导体器件500的单元区域，其中掺杂区域105在该单元区域中形成，而围绕单元区域的边缘区域中至少不存在基本部分105a。半导体器件500可以被设计成在边缘区域中出现击穿条件之前可靠地穿通单元区域。结果，改进了半导体器件500的雪崩鲁棒性。可以通过使用若干能量水平的掺杂区域105的分段注入来实现该实施例。在后继工艺呈递特定的温度预算之后，掺杂区域105的掺杂剂分布可以具有带特定波动的分段轮廓。其他实施例可以提供外延层的分段生长，该外延层在每个生长步骤之后分别被注入p型杂质。
图6B将图6A的特征与图3C的实施例组合。沟槽结构190设置在掺杂区域105的基本部分105a和掺杂层120的延伸部分120a之间。延伸部分120直接邻接第一表面101并且基本上布置在第一表面101和掺杂区域105的基本部分105a的埋入边缘之间。基本部分105a在相邻的沟槽结构190之间形成。掺杂层120的延伸部分120a和掺杂区域105的基本部分105a以交替的顺序设置。
基本部分105a可以显著宽于延伸部分120a，例如是2倍或更大，例如是10倍或更大。场停止部分105b的区段使延伸部分120a和掺杂层120的相接部分之间的连接缩窄，该相接部分位于场停止部分105b的下边缘和掺杂层130之间。例如，在横截面平面中，基本部分105a的宽度可以在1至40微米的范围内并且延伸部分120a的宽度可以在0.1至3微米的范围内。场停止部分105b与延伸部分120a的横向重叠可以高达1.5微米。
图7A示出了具有复合结构195以及使复合结构195与周围的半导体本体100电绝缘的介电结构192的点形沟槽结构190。点的横截面形状可以是带圆角的矩形、圆形或椭圆形。沟槽结构190可以布置成规则的图案。根据其他实施例，沟槽结构190之间的距离在半导体本体的不同区域中可以不同。
图7B涉及具有带形沟槽结构190的实施例。介电结构192使复合结构195与半导体本体100分离。沟槽结构190可以按相等的距离布置成规则的成行的图案。根据另一实施例，对于半导体器件的不同区域，相邻的沟槽结构190之间的距离可以变化。对于如上文参照图6描述的实施例，掺杂层120的延伸部分120a可以在被布置成按第一距离d1彼此接近的带形沟槽结构190之间形成，并且掺杂区域105的基本部分105a可以提供在按为第一距离d1的2倍宽、5倍宽或更大的第二宽度d2布置的带形沟槽结构之间。
图7C涉及具有形成栅格的沟槽结构190的实施例。介电结构192使形成栅格的复合结构195相对半导体本体100的点形部分分离。对于参照图6B描述的实施例，掺杂层120的延伸部分120a可以在半导体本体100的一部分点形部分中形成。
图8A示出了半导体器件500的俯视图。在单元区域中，第一电极层310提供阳极电极。在阳极电极下方，p型掺杂区域的高掺杂基本部分形成了阳极区域。在围绕单元区域的边缘区域的外部部分中，提供有可以包括场板340的边缘终止构造，其可以沿半导体本体100的边缘延伸。p掺杂区域105的场停止部分105b可以从单元区域突出到边缘区域的内部部分中，其中内部部分具有宽度d3。内部部分的宽度可以大于电荷载流子在场停止部分中的扩散长度。根据一个实施例，内部部分的宽度是电荷载流子在场停止部分105b中的扩散长度的至少三倍。作为示例，内部部分可以不大于二极性扩散长度或者不大于二极性扩散长度的三倍。在边缘构造的区域中可以不存在场停止部分105b。
图8B示出了将图5A的单元区域与上文讨论的边缘终止构造组合的半导体器件500的横截面视图。场板340可以提供在半导体本体100的边缘区域690中。根据图示实施例，场板340可以布置在朝半导体本体100的边缘取向的边缘区域690的外部部分中，并且距可以提供源极电极的第一电极层310一距离。例如，场板340可以不存在于边缘区域690的内部部分中。根据另一实施例，场板340可以提供在朝单元区域610取向的边缘区域690的内部部分中，并且距半导体本体100的边缘一距离，或者可以提供在边缘区域690的内部部分和外部部分中。场板340可以与第一电极层310连接或者可以与第一电极层310分离。
介电层220可以使场板340与至少部分半导体本体100绝缘。介电层220可以具有均匀的厚度并且场板340可以是一级场板（one-step field plate）。替选地，介电层220的厚度可以随着距边缘的距离的减小而增加，并且场板340可以是多级场板（multi-step field plate）。除了场板340之外或者作为其替选，边缘区域690的外部部分可以提供另外的边缘终止构造的元件，例如保护环、沟道停止器、低掺杂JTE（结终止延伸）或VLD（横向掺杂的变化）结构，以及钝化层，例如聚酰亚胺、氧化硅或玻璃。
在边缘区域690围绕的单元区域610中，高掺杂基本部分105a形成阳极区域。在边缘区域690中不存在高掺杂基本部分105a。在单元区域610和边缘区域690的内部部分两者中形成场停止部分105b。边缘区域690的内部部分中的场停止部分105b可以被形成为与沟槽结构190的沟槽底部对准。在单元区域610中，场停止部分105b可以被形成为与沟槽结构190的沟槽底部对准，或者可以被形成为图示的层。该内部部分具有大于电荷载流子的二极性扩散长度的宽度（例如是其三倍）。内部部分的宽度可以小于电荷载流子的二极性扩散长度的四倍。
图9图示了制造半导体器件的方法的实施例。从第一或第二表面将沟槽刻蚀到半导体本体中，该半导体本体包括与第一表面邻接的第二导电类型的一个或更多个掺杂区域以及与第二导电类型相反的第一导电类型的掺杂层（902）。在沟槽的侧壁上提供介电结构（904）。在每个沟槽的底部形成复合结构（906）。根据一个实施例，复合结构是金属硅化物。
可以通过淀积例如钛或钴的金属来提供金属硅化物。执行退火以在淀积金属与硅半导体本体接触的区域中形成金属硅化物。去除淀积金属的未被硅化的部分，并且至少部分沟槽可以被填充材料填充，例如介电材料或者不与沟槽结构外部的导电结构电连接的导电材料。
根据另一实施例，在生成复合结构之前，例如在沿沟槽的侧壁提供介电结构之前或之后，可以在沟槽底部注入为分段的场停止部分提供杂质的注入剂。
由于所需的杂质浓度显著低于掺杂区域的基本部分中的杂质浓度，因此可以在没有注入掩模的情况下执行注入。
尽管这里已说明和描述了具体实施例，但是本领域普通技术人员将认识到，在不偏离本发明的范围的情况下，多种替选和/或等同实施方式可以替换所示出和描述的具体实施例。本申请旨在涵盖这里讨论的具体实施例的任何调整或变化。因此，本发明意图仅由权利要求及其等同物限定。

Claims (25)

1.一种半导体器件，包括：
半导体本体，包括：
     第一导电类型的掺杂层；以及
     第二导电类型的掺杂区域，所述第二导电类型与所述第一导电类型相反，其中所述掺杂区域在所述掺杂层和所述半导体本体的第一表面之间形成；以及
沟槽结构，其从所述第一和第二相对表面中的一个延伸到所述半导体本体中，所述沟槽结构被布置在所述半导体本体的电连接的部分之间，所述沟槽结构不包括与所述半导体本体电绝缘并且与所述沟槽结构外部的另一结构电连接的导电结构。
2.根据权利要求1所述的半导体器件，进一步包括邻接所述第一表面和所述第二表面中的一个的金属层。
3.根据权利要求1所述的半导体器件，其中所述沟槽结构包含气态流体。
4.根据权利要求1所述的半导体器件，其中所述沟槽结构包括一个或更多个介电结构或由一个或更多个介电结构组成。
5.根据权利要求1所述的半导体器件，其中所述沟槽结构包括直接邻接所述掺杂区域并且形成第一电极结构的第一部分的导电结构或由直接邻接所述掺杂区域并且形成第一电极结构的第一部分的导电结构组成。
6.根据权利要求5所述的半导体器件，其中所述第一电极结构包括直接邻接所述第一表面的第二部分。
7.根据权利要求1所述的半导体器件，其中所述沟槽结构的最大深度小于所述第一表面与所述一个或更多个掺杂区域和所述掺杂层之间的平面界面之间的距离，所述平面界面平行于所述第一表面。
8.根据权利要求1所述的半导体器件，进一步包括多个掺杂区域。
9.根据权利要求8所述的半导体器件，其中所述沟槽结构分别在一个所述掺杂区域和所述掺杂层的延伸部分之间形成，所述延伸部分邻接所述第一表面并且在所述第一表面和所述掺杂层的相接部分之间形成，所述相接部分和所述掺杂区域形成与所述第一表面平行的至少部分平面界面。
10.根据权利要求9所述的半导体器件，其中：
所述至少部分平面界面和所述第一表面之间的距离大于所述沟槽结构的最大深度；以及
所述掺杂区域包括扩散部分，每个扩散部分在一个所述沟槽结构的底部部分周围延伸，相邻的扩散部分之间的距离窄于分配给所述掺杂层的中间延伸部分的沟槽结构之间的距离。
11.根据权利要求1所述的半导体器件，进一步包括分别位于所述沟槽结构的底部的复合结构，所述复合结构直接邻接所述掺杂区域，所述复合结构在到所述掺杂区域的界面处呈现至少104 cm/s的表面复合率。
12.根据权利要求11所述的半导体器件，其中所述复合结构由金属或导电金属化合物组成或包含金属或导电金属化合物。
13.根据权利要求11所述的半导体器件，其中所述复合结构由选自以下材料的至少一种材料组成或包含选自以下材料的至少一种材料：无定形半导体材料、纳米晶体半导体材料、微晶体半导体材料、多晶体半导体材料和高损微晶体半导体材料。
14.根据权利要求11所述的半导体器件，其中所述沟槽结构分别包括介电结构，每个介电结构在与所述第一表面平行的横向方向上使相应的复合结构与所述半导体本体分离。
15.根据权利要求11所述的半导体器件，其中所述沟槽结构分别包括填充结构，每个填充结构使所述复合结构与所述第一表面分离。
16.根据权利要求11所述的半导体器件，其中所述掺杂区域包括布置在所述沟槽结构的埋入边缘和所述掺杂层之间的场停止部分。
17.根据权利要求16所述的半导体器件，其中所述场停止部分是形成与所述掺杂区域和所述掺杂层的平面界面的相接层。
18.根据权利要求16所述的半导体器件，其中所述场停止部分包括与所述沟槽底部对准并且彼此分离的区段。
19.根据权利要求16所述的半导体器件，其中所述场停止部分与所述掺杂区域分离。
20.根据权利要求16所述的半导体器件，其中所述场停止部分具有沿着与所述第一表面垂直的方向的延伸，所述延伸大于所述场停止部分中的载流子扩散长度。
21.根据权利要求16所述的半导体器件，其中所述场停止部分具有沿着与所述第一表面垂直的方向的延伸，所述延伸大于所述场停止部分中的载流子扩散长度的三倍。
22.根据权利要求19所述的半导体器件，其中所述沟槽结构分别在掺杂区域和所述掺杂层的延伸部分之间形成，所述延伸部分邻接所述第一表面并且在所述第一表面和所述掺杂层的相接部分之间形成，所述相接部分形成与所述掺杂区域的界面，所述界面平行于所述第一表面。
23.根据权利要求1所述的半导体器件，其中所述掺杂区域在所述半导体本体的单元区域中形成，并且在围绕所述单元区域的边缘区域中不存在所述掺杂区域，并且所述沟槽结构在所述单元区域中形成。
24.一种半导体器件，包括：
半导体本体，包括：
     第一导电类型的掺杂层；以及
     第二导电类型的掺杂区域，所述第二导电类型与所述第一导电类型相反，其中所述掺杂区域在所述掺杂层和所述半导体本体的第一表面之间形成；以及
沟槽结构，其从所述第一和第二相对表面中的一个延伸到所述半导体本体中，所述沟槽结构分别包括底部的复合结构，所述复合结构直接邻接所述掺杂区域，所述复合结构在到所述掺杂区域的界面处呈现至少104 cm/s的表面复合率。
25.一种制造半导体器件的方法，所述方法包括：
从第一表面将沟槽刻蚀到半导体本体中，所述半导体本体包括与所述第一表面邻接的第二导电类型的一个或更多个掺杂区域以及第一导电类型的掺杂层，所述第一导电类型与所述第二导电类型相反，所述掺杂层形成与所述第一表面平行的平面界面；
将介电结构提供在所述沟槽的侧壁上；以及
将复合结构提供在每个沟槽的底部。
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