CN101971346A - 用于形成具有高纵横比接触开口的功率器件的结构和方法 - Google Patents

用于形成具有高纵横比接触开口的功率器件的结构和方法 Download PDF

Info

Publication number
CN101971346A
CN101971346A CN2008801209962A CN200880120996A CN101971346A CN 101971346 A CN101971346 A CN 101971346A CN 2008801209962 A CN2008801209962 A CN 2008801209962A CN 200880120996 A CN200880120996 A CN 200880120996A CN 101971346 A CN101971346 A CN 101971346A
Authority
CN
China
Prior art keywords
tagma
contact openings
layer
source area
dielectric
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN2008801209962A
Other languages
English (en)
Other versions
CN101971346B (zh
Inventor
潘南西
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fairchild Semiconductor Corp
Original Assignee
Fairchild Semiconductor Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fairchild Semiconductor Corp filed Critical Fairchild Semiconductor Corp
Publication of CN101971346A publication Critical patent/CN101971346A/zh
Application granted granted Critical
Publication of CN101971346B publication Critical patent/CN101971346B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66719—With a step of forming an insulating sidewall spacer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66727—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the source electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H01L29/456—Ohmic electrodes on silicon

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

本发明提供了一种场效应晶体管(FET)，包括在第二导电类型的半导体区上方的第一导电类型的本体区。第二导电类型的源极区在本体区上方延伸。栅电极邻近于本体区延伸但是通过栅极电介质层与本体区绝缘。接触开口延伸到相邻的栅电极之间的本体区中。种子层沿着每个接触开口的底部延伸。种子层用作成核位点用于促进导电填充材料的生长。导电填充材料填充每个接触开口的下部部分。互连层填充每个接触开口的上部部分，并且与导电填充材料直接接触。互连层还沿着接触开口的上部侧壁与相应的源极区直接接触。

Description

用于形成具有高纵横比接触开口的功率器件的结构和方法
相关申请的参考
本申请要求于2007年12月14日提交的美国临时申请第61/013,757号的权益，将其内容为了所有目的而整体结合于此以供参考。
技术领域
本发明通常涉及半导体技术，更具体地涉及具有高纵横比接触开口(contact opening)的半导体功率器件以及用于形成该半导体功率器件的方法。
背景技术
通常，n-沟道沟槽-栅极功率MOSFET包括其上形成有n型外延层的n型基板。该基板包括有MOSFET的漏极。p型本体区延伸到外延层中。沟槽延伸通过本体区并进入被本体区和基板限定的外延层的部分(通常称作漂移区)中。栅极电介质层(栅极介电层)形成在每个沟槽的侧壁和底部上。源极区位于沟槽的侧面。重本体区形成在邻近的源极区之间的本体区内。栅电极(例如，来自多晶硅)填充沟槽并且包括有MOSFET的栅极。电介质帽覆盖沟槽并且还部分地在源极区上方延伸。顶侧金属层电接触源极区和重本体区。底侧金属层接触基板。
在一些MOSFET中，与源极和重本体区的金属接触(触点)通过接触开口制成。由于工艺技术转移到更小的几何结构，所以形成和适当地填充这样的接触开口变得更困难。因此，对在功率器件中能够形成和适当地填充这样的接触开口的技术存在需要。
发明内容
根据本发明的一个实施方式，场效应晶体管(FET)包括在第二导电类型的半导体区上方的第一导电类型的本体区。第二导电类型的源极区在本体区上方延伸。栅电极邻近于本体区延伸但是通过栅极电介质层与本体区绝缘。接触开口延伸到邻近的栅电极之间的本体区中。种子层沿着每个接触开口的底部延伸。种子层用作成核位点(成核部位)用于促进导电填充材料的生长。导电填充材料填充每个接触开口的下部部分。互连层填充每个接触开口的上部部分，并且与导电填充材料直接接触。互连层还沿着接触开口的上部侧壁与相应的源极区直接接触。
在一个实施方式中，电介质隔离层(电介质隔离物，dielectricspacer)为每个接触开口的下部侧壁加衬，并且用来防止导电填充材料沿着接触开口的下部侧壁与本体区直接接触。
在另一个实施方式中，第一导电类型的重本体区沿着每个接触开口的底部在每个本体区中延伸，并且与重本体区直接接触。
在另一个实施方式中，每个栅电极设置在邻近本体区延伸并终止于半导体区内的沟槽中。
在另一个实施方式中，每个沟槽进一步包括设置在栅电极下面的屏蔽电极，栅电极和屏蔽电极通过电极间电介质层而彼此绝缘。
在另一个实施方式中，每个沟槽包括在栅电极下面沿着沟槽的底部延伸的厚的底部电介质(thick bottom dielectric)。
在另一个实施方式中，栅电极在半导体区和本体区上方横向延伸并且与源极区重叠。
在另一个实施方式中，源极区的顶部表面完全被电介质材料覆盖，使得互连层仅沿着接触开口的上部侧壁与源极区直接接触。
根据本发明的另一个实施方式，形成场效应晶体管(FET)的方法包括在第二导电类型的半导体区中形成第一导电类型的本体区，使得本体区与半导体区形成p-n结。邻近于本体区但是与本体区绝缘而形成栅电极。在本体区中形成第二导电类型的源极区，使得源极区与本体区形成p-n结。形成延伸到本体区中的接触开口。形成沿着每个接触开口的底部延伸的种子层。用导电填充材料来填充每个接触开口的下部部分，其中种子层用作成核位点用于促进导电填充材料的生长。形成填充每个接触开口的上部部分并且与导电填充材料直接接触的互连层。互连层还沿着接触开口的上部侧壁与相应的源极区直接接触。
在一个实施方式中，在填充每个接触开口的下部部分之前，形成为每个接触开口的侧壁加衬的电介质隔离层。
在另一个实施方式中，在形成种子层之前，沿着每个接触开口的底部在每个本体区中形成第一导电类型的重本体区。
在另一个实施方式中，形成延伸到半导体区中的沟槽。该沟槽容纳栅电极。
在另一个实施方式中，使用无电电镀来实施填充每个接触开口的下部部分的步骤。
在另一个实施方式中，种子层包括硅化物。
附图说明
图1A-1H是示出了根据本发明一个实施方式的用于形成示例性屏蔽栅极沟槽金属-氧化物-半导体场效应晶体管的接触结构的示例性方法的简化剖视图；
图2是根据本发明另一个实施方式的示例性屏蔽栅极沟槽MOSFET的简化剖视图；
图3是根据本发明又一个实施方式的另一个示例性屏蔽栅极沟槽MOSFET的简化剖视图；
图4是根据本发明一个实施方式的示例性沟槽栅极MOSFET的简化剖视图；以及
图5是示例性平面MOSFET的简化剖视图。
应当注意到，所附的附图仅示出了一些示例性实施方式，因此不应认为限制其范围，对于本发明来说，可以允许其它同等有效的实施方式。
具体实施方式
根据本发明的实施方式，描述了涉及集成电路以及它们的加工的技术。更具体地，在一些实施方式中，功率场效应晶体管(FET)包括具有部分衬有电介质材料的硅化物底部和侧壁的接触结构。仅举例来说，根据本发明的技术已被应用于沟槽功率MOSFET，但是本发明具有更宽范围的适用性。例如，根据本发明的技术可以应用于平面功率MOSFET或IGBT，并且通常可以应用于可受益于这样的技术的任何半导体器件。
图1A-1H是示出了根据本发明一个实施方式的用于形成示例性沟槽金属-氧化物-半导体场效应晶体管的接触结构的示例性方法的简化剖视图。在图1A中，使用已知技术在基板100上方形成外延层105。例如，基板100可以是硅基板，III-V化合物基板，硅/锗(SiGe)基板，外延基板，绝缘体上硅(SOI)基板，显示器基板诸如液晶显示器(LCD)、等离子体显示器、电发光(EL)灯显示器，或发光二极管(LED)基板。示出的实施方式是n-沟道MOSFET，并且基板100和外延层105可以包括n型掺杂剂诸如磷、砷和/或其它第V族元素。
可以在外延层105之内或者之上形成p型本体区106。在一些实施方式中，可以通过在外延层105中注入掺杂剂来形成本体区106。在其它实施方式中，可以通过外延工艺在外延层105上方形成本体区106。使用常规技术来形成延伸通过本体区106并终止于被本体区106和基板100限定的外延层105的区域内的沟槽102。被本体区106和基板100限定的外延层105的区域通常称作漂移区。使用已知工艺来形成为沟槽102的底部和下部侧壁加衬的屏蔽电介质层101。
使用常规技术在每个沟槽102的底部部分中形成屏蔽电极110(例如，包括掺杂或未掺杂的多晶硅)。使用常规技术在每个沟槽中形成在屏蔽电极110上方延伸的电极间电介质103(例如，包括氧化物)。使用已知技术来形成为上部沟槽侧壁加衬的栅极电介质层107。在一些实施方式中，栅极电介质层107比屏蔽电介质层101更薄。使用常规方法在每个沟槽102的上部部分中形成栅电极115。使用已知技术在邻近沟槽的本体区106中形成n型源极区。
栅极电介质107可以包括例如氧化物、氮化物、氧氮化物、电介质材料、高k电介质材料或它们的各种组合。在一些实施方式中，高k电介质可以是氧化铝(Al2O3)、氧化铪(HfO2)、氧氮化铪(HfON)、硅酸铪(HfSiO4)、氧化锆(ZrO2)、氧氮化锆(ZrON)、硅酸锆(ZrSiO4)、氧化钇(Y2O3)、氧化镧(La2O3)、氧化铈(CeO2)、氧化钛(TiO2)、氧化钽(Ta2O5)、或它们的组合中的一种或多种。栅极电介质107可以通过例如化学气相沉积(CVD)工艺、物理气相沉积(PVD)工艺或其它已知工艺来形成。栅电极115可以包括例如多晶硅；非晶硅；含金属材料诸如Ru、Ti、Ta、W、Hf；金属氮化物堆栈栅极；金属氧化物栅极诸如RuO2或IrO2；金属氮化物栅极诸如MoN、WN、TiN、TaN、TaAlN；多晶SiGe；栅极硅化物诸如CoSi2或NiSi；或它们的各种组合。可以通过例如CVD工艺、PVD工艺、电化学镀工艺、无电电镀工艺或其它已知技术来形成栅电极115。
在图1A中，在源极区120上方形成电介质层125。在一些实施方式中，电介质层125同样覆盖在栅电极115上面。电介质层125可以包括例如氧化物、氮化物、氧氮化物、其它电介质材料或它们的各种组合。在一些实施方式中，电介质层125可以是可通过例如CVD工艺形成的硼-磷硅酸盐玻璃(BPSG)层。虽然电介质层125被示出为具有平坦的顶部表面，但是在一些实施方式中，电介质层125可以具有圆顶形状(dome shape)，该圆顶形状在栅电极115上方具有最厚的部分并且当其达到接触开口130的边缘时厚度减小。
接触开口130形成在邻近的沟槽之间的本体区106的中央部分中。在一些实施方式中，使用具有与开口130相对应的图案的图案化掩模层来形成接触开口130。图案化掩模可以是例如图案化光致抗蚀剂层或图案化电介质层。
在图1B中，在图1A所示的结构上方形成相对薄的电介质层135。在一些实施方式中，电介质层135可以基本上是共形的(保角的，conformal)，以便为接触开口130的侧壁和底部加衬。电介质层135可以包括例如氧化物、氮化物、氧氮化物、或它们的各种组合。电介质层135可以通过例如CVD工艺或热氧化工艺来形成。在一些实施方式中，电介质层135可以具有在约50到约500
Figure BPA00001160136700072
之间的厚度。因为在后面的步骤中当填充接触开口130时，电介质层135至少部分地保留在接触开口130中，所以需要仔细地选择电介质层135的厚度使得接触开口130的已经高的纵横比不会变得显著增加。
在图1C中，使用蚀刻工艺137来除去电介质层135的一部分，从而沿着沟槽130的侧壁形成电介质隔离层135a。在一个实施方式中，使用蚀刻工艺，该蚀刻工艺除去电介质层135的水平延伸部分、同时保留完整的垂直延伸部分。以这种方式，本体区106变得沿着接触开口130的底部131被暴露，同时接触开口130的侧壁仍然被电介质层135覆盖。蚀刻工艺137可以是干法蚀刻工艺和/或湿法蚀刻工艺。
图1D和图1E示出了用于沿着接触开口130的底部形成种子层140a的工艺。如将看到的，种子层140a用作成核位点用于在每个接触开口的下部部分中生长高度导电的填充材料。在图1D中，在结构上方形成含金属层140。在一些实施方式中，含金属层140可以基本上是共形的，以便为隔离层135a加衬，并且沿着接触开口131的底部131直接接触本体区106。含金属层140可以包括钨、钴、钛、镍、钽、铂、适合于与硅形成期望的阻相(resistivity phase)的其它金属材料、或它们的各种组合。含金属层140可以通过例如PVD工艺或CVD工艺来形成。在一些实施方式中，含金属层140可以具有在约50到约300
Figure BPA00001160136700082
之间的厚度。
在图1E中，实施硅化物工艺，通过其使含金属层140与本体区106反应，从而沿着接触开口130的底部形成硅化物层140a。硅化物工艺可以包括用于使含金属层140与本体区106相互作用的热工艺。热工艺可以包括例如快速热退火(RTA)工艺、熔炉热工艺、可以期望形成硅化物层140a的其它热工艺、或它们的各种组合。硅化物层140a可以是硅化钨层、硅化钴层、硅化钛层、硅化钽层、硅化镍层、硅化铂层、其它硅化物层或它们的各种组合。
在硅化物工艺之后，除去含金属层140的未反应部分，其中硅化物层140a沿着沟槽底部被保留。即，除去在电介质层125和电介质隔离层135a上方延伸的含金属层140的所有部分。可以使用湿法蚀刻工艺和/或干法蚀刻工艺用于该目的。
在图1F中，形成高度导电的填充材料150，以使用选择性填充工艺来部分填充接触开口130。填充材料150可以包括例如铜、钨、铝、硅、钛、钽、硅化物材料、其它金属材料或它们的各种组合。在一些实施方式中，填充材料150可以使用硅化物层140a作为种子层通过无电电镀工艺来形成，填充材料150形成在种子层上方。即，硅化物层140a用作成核位点用于促进金属填充材料150的生长。因为填充工艺的选择特性，填充材料150并没有从电介质隔离层135a朝向接触开口130d的中心形成。相反，金属填充材料150从硅化物层140a的顶部表面向上逐渐地形成。在没有电介质隔离层135a的情况下，填充材料150会从沟槽侧壁朝向沟槽的中心横向地形成，在填充材料中导致锁眼或空隙。因此，电介质隔离层135a有利地防止在填充材料150中形成锁眼。应当注意到，也可以使用掺杂的硅作为种子层140a。无电镀金属可以选择性地沉积在掺杂的硅上。
形成填充材料150使得其顶部表面在源极区120的顶部表面123下面。如将看到的，为了使沿着接触开口130的上部侧壁接触源极区120，这是必要的。在所示的特定实施方式中，形成填充材料150使得其顶部表面在源极区120的底部表面下面。这确保了每个源极区120的整个侧壁可用于形成与源极区120的低电阻接触。
在图1G中，可以使用蚀刻工艺155来除去电介质隔离层135a的暴露部分，使得被填充材料150覆盖的电介质隔离层部分135b保留。电介质隔离层135a的去除部分暴露接触开口130的上部侧壁，其中可以使接触开口130的上部侧壁与源极区120接触。蚀刻工艺155可以是湿法蚀刻工艺和/或干法蚀刻工艺。在一些实施方式中，蚀刻工艺155也可以除去电介质层125的一部分。
在图1H中，在结构上方形成顶侧源极互连层160，基本上填充接触开口130。使源极互连层160与填充材料150的顶部表面以及沿着上部沟槽侧壁与源极区120直接接触，并且通过高度导电的填充材料150和硅化物层140a与本体区106间接接触。在源极互连层160与高度导电的填充材料150之间可以出现界面163，因为它们可以通过不同的工艺形成和/或由不同的材料形成。源极互连层160可以包括例如铜、钨、铝、铝铜、钛、钽、钴、镍、铂、多晶硅、或它们的各种组合。源极互连层160可以通过CVD工艺、PVD工艺、电化学镀工艺和/或无电电镀工艺来形成。
两步填充工艺(即，用导电填充材料150的初始填充，接着用互连层160的二次填充)有利地允许填充高纵横比的接触开口，而不会形成锁眼或空隙。通过用填充材料150填充接触开口130的一部分，开口的纵横比实际上降低，因此确保当互连层160填充接触开口130的上部部分时没有形成空隙。而且，沿着接触开口130的下部侧壁形成电介质隔离层135b的技术确保了在填充材料150中也没有形成空隙，这是由于电介质隔离层将填充材料150的生长限制于自底向上的方向(即，没有发生横向生长)。
在形成顶侧源极互连层160之后，可以在基板100的背部上形成背部漏极互连层(未示出)。漏极互连层可以包括例如铜、钨、铝、铝铜、钛、钽、钴、镍、铂、多晶硅、或它们的各种组合。
图2示出了图1H中的结构的变型，其中p+重本体区165沿着每个接触开口的底部165形成在本体区106中。重本体区165可以通过例如在沿着接触开口的底部形成硅层140a之前在本体区106中注入掺杂剂来形成。图2还示出了来自图1H中的结构的另一个变型。从源极区120的上方除去电介质层125，使得源极互连层160也与源极区120沿着它们的顶部表面接触。这可以通过以下事实获得：栅电极115凹入到沟槽102中并且被使栅电极115与源极互连层160绝缘的电介质材料覆盖。
图3示出了图1H中的结构的又一个变型。在没有沿着接触开口的侧壁使用电介质隔离层的情况下，在硅化物层140a与源极互连层160之间形成高度导电的填充材料170。该实施方式允许填充材料在垂直和横向方向上生长。虽然该技术可以导致在填充材料170中形成空隙，但是这样的空隙将远不及在常规单步填充工艺中所明确的。在一些实施方式中，可以形成硅化物层140a以便沿着接触开口130的侧壁延伸。
图4是根据本发明另一个实施方式的示例性沟槽栅极MOSFET的简化剖视图。除了没有在栅电极117下面形成屏蔽电极之外，该实施方式基本上与图2中的实施方式类似。代替地，在一些实施方式中比栅极电介质107更厚的电介质层(即，通常称作厚的底部电介质TBO的电介质层)沿着沟槽的底部在栅电极117下面延伸。
图5是根据本发明又一个实施方式的示例性平面MOSFET的简化剖视图。图5中的结构是图4所示的沟槽栅极MOSFET的平面栅极变形，因此上面结合各个实施方式的本体接触结构描述的许多相同工艺和结构变型也适用于图5中的结构。
在图5中，n型外延层205在n型基板200上方延伸。使用已知技术在外延层205上方形成栅极电介质层220和栅电极225的堆栈。使用常规技术在外延层205中形成本体区210。
图5中的本体接触结构具有与上述实施方式中的一些类似的结构，因此，将不描述用于形成接触结构的技术以及上面提及的其可能的变型。根据本发明实施方式的用于形成和填充本体接触开口的技术在图5结构中可能甚至是更有用的，这是因为栅极结构在外延层205上方(而不是内部)延伸，因此需要被填充的接触开口甚至可能具有更高的纵横比。
应当注意到，虽然每个源极区215的侧面的一部分与源极互连层260直接接触，但是使互连层260沿着接触开口的侧壁与源极区215接触是足够的。即，在栅电极225上方并沿着栅电极225的侧面延伸的电介质层可以延伸出以覆盖源极区215的整个侧面并且在接触开口230的上拐角处终止。虽然所得的接触开口具有甚至更大的纵横比，但是本发明的技术可以适当地填充接触开口。这样的结构使得能够使用有利地导致形成接触开口的工艺技术(即，沿着栅电极侧壁使用电介质隔离层)，该接触开口与栅电极是自对准的。
本文中描述的根据本发明的技术并不限于任何特定类型的晶体管，并且可以在各种器件中实施，其中期望用无空隙的导电材料形成高纵横比的接触开口。例如，图1A-1H中描述的工艺顺序可以用来形成：p-沟道屏蔽栅极沟槽栅极MOSFET(即，除了颠倒所有硅区域的导电类型之外，晶体管在结构上类似于图1H中的晶体管)；n-沟道屏蔽栅极沟槽IGBT(即，除了使用p型基板代替n型基板外，晶体管在结构上类似于图1H中的晶体管)；p-沟道屏蔽栅极IGBT(即，除了基板保持为n型之外，晶体管在结构上类似于图1H中的晶体管但具有相反导电性的硅区域)；图4中的沟槽栅极MOSFET的p-沟道变型；图4中的沟槽栅极MOSFET的p-沟道和n-沟道IGBT变型；沟槽栅极同步FET(即，集成沟槽栅极或屏蔽栅极MOSFET和肖特基整流器)；横向导电MOSFET(即，其中没有在顶侧产生漏极接触的晶体管)的沟槽栅极和平面栅极变型以及所有上述器件(即，具有多列交替导电类型硅的器件)的超结变型。
因此，虽然上面是本发明的具体实施方式的完整描述，但是，可以采用各种修改、变型、和替代方式。本发明的范围因此不应限制于本文中描述的实施方式，而是代替地由所附的权利要求限定。

Claims (20)

1.一种场效应晶体管(FET)，包括：
在第二导电类型的半导体区上方的第一导电类型的本体区，所述本体区与所述半导体区形成p-n结；
在所述本体区上方的第二导电类型的源极区，所述源极区与所述本体区形成p-n结；
栅电极，邻近于所述本体区延伸但是通过栅极电介质与所述本体区绝缘；
接触开口，延伸到邻近的栅电极之间的所述本体区中；
种子层，沿着每个接触开口的底部延伸，所述种子层用作成核位点用于促进导电填充材料的生长；
导电填充材料，填充每个接触开口的下部部分；以及
互连层，填充每个接触开口的上部部分，并且与所述导电填充材料直接接触，所述互连层还沿着所述接触开口的上部侧壁与相应的源极区直接接触。
2.根据权利要求1所述的FET，进一步包括为每个接触开口的下部侧壁加衬的电介质隔离层，所述电介质隔离层防止所述导电填充材料沿着所述接触开口的下部侧壁与所述本体区直接接触。
3.根据权利要求1所述的FET，进一步包括第一导电类型的重本体区，所述重本体区沿着每个接触开口的底部在每个本体区中延伸，所述种子层与所述重本体区直接接触。
4.根据权利要求1所述的FET，其中，每个栅电极设置在邻近所述本体区延伸并终止于所述半导体区内的沟槽中。
5.根据权利要求4所述的FET，其中，每个沟槽进一步包括设置在所述栅电极下面的屏蔽电极，所述栅电极和屏蔽电极通过电极间电介质层而彼此绝缘。
6.根据权利要求4所述的FET，其中，每个沟槽包括在所述栅电极下面沿着沟槽的底部延伸的厚的底部电介质。
7.根据权利要求1所述的FET，其中，所述栅电极在所述半导体区和本体区上方横向延伸并且与所述源极区重叠。
8.根据权利要求1所述的FET，其中，所述源极区的顶部表面完全被电介质材料覆盖，使得所述互连层仅沿着所述接触开口的上部侧壁与所述源极区直接接触。
9.一种形成场效应晶体管(FET)的方法，包括：
在第二导电类型的半导体区中形成第一导电类型的本体区，所述本体区与所述半导体区形成p-n结；
邻近于所述本体区但是与所述本体区绝缘而形成栅电极；
在所述本体区中形成第二导电类型的源极区，所述源极区与所述本体区形成p-n结；
形成延伸到所述本体区中的接触开口；
形成沿着每个接触开口的底部延伸的种子层；
用导电填充材料来填充每个接触开口的下部部分，其中所述种子层用作成核位点用于促进所述导电填充材料的生长；以及
形成填充每个接触开口的上部部分并且与所述导电填充材料直接接触的互连层，所述互连层还沿着所述接触开口的上部侧壁与相应的源极区直接接触。
10.根据权利要求9所述的方法，进一步包括：
在填充每个接触开口的下部部分之前，形成为每个接触开口的侧壁加衬的电介质隔离层。
11.根据权利要求9所述的方法，进一步包括：
在形成所述种子层之前，沿着每个接触开口的底部在每个本体区中形成第一导电类型的重本体区。
12.根据权利要求9所述的方法，进一步包括：
形成延伸到半导体区中的沟槽，所述沟槽容纳所述栅电极。
13.根据权利要求12所述的方法，进一步包括：
在形成所述栅电极之前：形成为每个沟槽的下部侧壁和底部加衬的屏蔽电介质层；
在每个沟槽的下部部分中形成屏蔽电极；以及
在所述屏蔽电极上方在每个沟槽中形成电极间电介质层。
14.根据权利要求12所述的方法，进一步包括：
在形成所述栅电极之前，形成沿着所述沟槽的底部延伸的厚的底部电介质。
15.根据权利要求9所述的方法，其中，所述栅电极在所述半导体区和本体区上方横向延伸并且与所述源极区重叠。
16.根据权利要求9所述的方法，进一步包括：
在所述栅电极和所述源极区上方形成电介质帽层，所述电介质帽层完全覆盖所述源极区的顶部表面，使得所述互连层仅沿着所述接触开口的上部沟槽侧壁与所述源极区直接接触。
17.根据权利要求9所述的方法，其中，所述填充每个接触开口的下部部分的步骤使用无电电镀来实施。
18.根据权利要求9所述的方法，其中，所述种子层包括硅化物。
19.根据权利要求9所述的方法，其中，所述形成种子层的步骤包括：
沿着每个接触开口的侧壁形成电介质隔离层；
形成为所述电介质隔离层加衬并沿着每个接触开口的底部延伸的金属层，所述金属层沿着每个接触开口的底部与所述本体区直接接触；
使所述金属层与所述本体区反应，从而沿着所述沟槽的底部形成硅化物层；以及
除去所述金属层的未反应的部分。
20.根据权利要求19所述的方法，进一步包括：
在填充每个接触开口的下部的步骤之后，除去所述电介质隔离层的暴露部分，从而沿着每个接触开口的上部侧壁暴露所述源极区的垂直表面。
CN2008801209962A 2007-12-14 2008-12-15 用于形成具有高纵横比接触开口的功率器件的结构和方法 Active CN101971346B (zh)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US1375707P 2007-12-14 2007-12-14
US61/013,757 2007-12-14
US12/333,597 US7932556B2 (en) 2007-12-14 2008-12-12 Structure and method for forming power devices with high aspect ratio contact openings
US12/333,597 2008-12-12
PCT/US2008/086851 WO2009079465A1 (en) 2007-12-14 2008-12-15 Structure and method for forming power devices with high aspect ratio contact openings

Publications (2)

Publication Number Publication Date
CN101971346A true CN101971346A (zh) 2011-02-09
CN101971346B CN101971346B (zh) 2013-04-10

Family

ID=40795895

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2008801209962A Active CN101971346B (zh) 2007-12-14 2008-12-15 用于形成具有高纵横比接触开口的功率器件的结构和方法

Country Status (4)

Country Link
US (1) US7932556B2 (zh)
CN (1) CN101971346B (zh)
TW (1) TW200935603A (zh)
WO (1) WO2009079465A1 (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103456769A (zh) * 2012-06-04 2013-12-18 英飞凌科技奥地利有限公司 具有沟槽结构的半导体器件
CN105845718A (zh) * 2016-05-19 2016-08-10 杭州电子科技大学 一种4H-SiC沟槽型绝缘栅双极型晶体管

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8203181B2 (en) 2008-09-30 2012-06-19 Infineon Technologies Austria Ag Trench MOSFET semiconductor device and manufacturing method therefor
US8022474B2 (en) 2008-09-30 2011-09-20 Infineon Technologies Austria Ag Semiconductor device
US20110198689A1 (en) * 2010-02-17 2011-08-18 Suku Kim Semiconductor devices containing trench mosfets with superjunctions
US8378392B2 (en) * 2010-04-07 2013-02-19 Force Mos Technology Co., Ltd. Trench MOSFET with body region having concave-arc shape
TWI407564B (zh) * 2010-06-07 2013-09-01 Great Power Semiconductor Corp 具有溝槽底部多晶矽結構之功率半導體及其製造方法
US8772155B2 (en) * 2010-11-18 2014-07-08 Micron Technology, Inc. Filling cavities in semiconductor structures having adhesion promoting layer in the cavities
JP5729331B2 (ja) * 2011-04-12 2015-06-03 株式会社デンソー 半導体装置の製造方法及び半導体装置
TWI524525B (zh) * 2013-06-05 2016-03-01 帥群微電子股份有限公司 具有汲極在頂部的功率電晶體及其形成方法
TWI542006B (zh) * 2013-06-21 2016-07-11 竹懋科技股份有限公司 溝渠式ｍｏｓ整流元件及其製造方法
US9240450B2 (en) 2014-02-12 2016-01-19 Infineon Technologies Ag IGBT with emitter electrode electrically connected with impurity zone
US9209305B1 (en) * 2014-06-06 2015-12-08 Stmicroelectronics, Inc. Backside source-drain contact for integrated circuit transistor devices and method of making same
US9627530B2 (en) * 2014-08-05 2017-04-18 Semiconductor Components Industries, Llc Semiconductor component and method of manufacture
US10297673B2 (en) 2014-10-08 2019-05-21 Samsung Electronics Co., Ltd. Methods of forming semiconductor devices including conductive contacts on source/drains
US10903163B2 (en) * 2015-10-19 2021-01-26 Vishay-Siliconix, LLC Trench MOSFET with self-aligned body contact with spacer
US9601586B1 (en) 2015-11-02 2017-03-21 Samsung Electronics Co., Ltd. Methods of forming semiconductor devices, including forming a metal layer on source/drain regions
DE102016114229B3 (de) 2016-08-01 2017-12-07 Infineon Technologies Austria Ag Transistorbauelement mit einer zwei schichten umfassenden feldelektrodeund sein herstellverfahren
DE102019101326A1 (de) * 2018-01-19 2019-07-25 Infineon Technologies Ag Halbleitervorrichtung, die erste und zweite Kontaktschichten enthält, und Herstellungsverfahren
US11031478B2 (en) * 2018-01-23 2021-06-08 Infineon Technologies Austria Ag Semiconductor device having body contacts with dielectric spacers and corresponding methods of manufacture
US10741638B2 (en) 2018-08-08 2020-08-11 Infineon Technologies Austria Ag Oxygen inserted Si-layers for reduced substrate dopant outdiffusion in power devices
US10580888B1 (en) 2018-08-08 2020-03-03 Infineon Technologies Austria Ag Oxygen inserted Si-layers for reduced contact implant outdiffusion in vertical power devices
US10573742B1 (en) 2018-08-08 2020-02-25 Infineon Technologies Austria Ag Oxygen inserted Si-layers in vertical trench power devices
US10790353B2 (en) 2018-11-09 2020-09-29 Infineon Technologies Austria Ag Semiconductor device with superjunction and oxygen inserted Si-layers
US11469312B2 (en) * 2020-04-06 2022-10-11 Semiconductor Components Industries, Llc Remote contacts for a trench semiconductor device and methods of manufacturing semiconductor devices
US11908904B2 (en) 2021-08-12 2024-02-20 Infineon Technologies Austria Ag Planar gate semiconductor device with oxygen-doped Si-layers

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10026740C2 (de) * 2000-05-30 2002-04-11 Infineon Technologies Ag Halbleiterschaltelement mit integrierter Schottky-Diode und Verfahren zu dessen Herstellung
US6787450B2 (en) 2002-05-29 2004-09-07 Micron Technology, Inc. High aspect ratio fill method and resulting structure
TW200734482A (en) 2005-03-18 2007-09-16 Applied Materials Inc Electroless deposition process on a contact containing silicon or silicide
JP2008546189A (ja) 2005-05-26 2008-12-18 フェアチャイルド・セミコンダクター・コーポレーション トレンチゲート電界効果トランジスタ及びその製造方法
US7807536B2 (en) 2006-02-10 2010-10-05 Fairchild Semiconductor Corporation Low resistance gate for power MOSFET applications and method of manufacture
US7446374B2 (en) 2006-03-24 2008-11-04 Fairchild Semiconductor Corporation High density trench FET with integrated Schottky diode and method of manufacture

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103456769A (zh) * 2012-06-04 2013-12-18 英飞凌科技奥地利有限公司 具有沟槽结构的半导体器件
CN103456769B (zh) * 2012-06-04 2017-04-12 英飞凌科技奥地利有限公司 具有沟槽结构的半导体器件
CN105845718A (zh) * 2016-05-19 2016-08-10 杭州电子科技大学 一种4H-SiC沟槽型绝缘栅双极型晶体管
CN105845718B (zh) * 2016-05-19 2019-11-05 杭州电子科技大学 一种4H-SiC沟槽型绝缘栅双极型晶体管

Also Published As

Publication number Publication date
CN101971346B (zh) 2013-04-10
US7932556B2 (en) 2011-04-26
US20090189218A1 (en) 2009-07-30
WO2009079465A1 (en) 2009-06-25
TW200935603A (en) 2009-08-16

Similar Documents

Publication Publication Date Title
CN101971346B (zh) 用于形成具有高纵横比接触开口的功率器件的结构和方法
CN101971331B (zh) 用于形成具有含碳区域的功率器件的结构和方法
US9865694B2 (en) Split-gate trench power mosfet with protected shield oxide
US8525255B2 (en) Trench MOSFET with trenched floating gates having thick trench bottom oxide as termination
US10297594B2 (en) High density MOSFET array with self-aligned contacts delimited by nitride-capped trench gate stacks and method
US20100264488A1 (en) Low Qgd trench MOSFET integrated with schottky rectifier
US9627526B2 (en) Assymetric poly gate for optimum termination design in trench power MOSFETs
US20130134505A1 (en) Semiconductor device for power and method of manufacture thereof
CN101897010A (zh) 形成具有低栅电阻的沟槽栅晶体管的结构及方法
KR20160125208A (ko) 핀 액티브 영역들을 갖는 반도체 소자 및 그 제조 방법
US7494876B1 (en) Trench-gated MIS device having thick polysilicon insulation layer at trench bottom and method of fabricating the same
TW201216468A (en) Semiconductor power devices manufactured with self-aligned processes and more reliable electrical contacts
US9401409B2 (en) High density MOSFET array with self-aligned contacts enhancement plug and method
US11380787B2 (en) Shielded gate trench MOSFET integrated with super barrier rectifier having short channel
CN107910267B (zh) 功率半导体器件及其制造方法
US20120214281A1 (en) Method for manufacturing semiconductor device
CN107910266B (zh) 功率半导体器件及其制造方法
US10128368B2 (en) Double gate trench power transistor and manufacturing method thereof
US20220045184A1 (en) Shielded gate trench mosfet with esd diode manufactured using two poly-silicon layers process
US20220367636A1 (en) Sic trench mosfet with low on-resistance and switching loss
CN107910269B (zh) 功率半导体器件及其制造方法
EP1162665A2 (en) Trench gate MIS device and method of fabricating the same
CN107910268B (zh) 功率半导体器件及其制造方法
CN107910270B (zh) 功率半导体器件及其制造方法
CN107910271B (zh) 功率半导体器件及其制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant