CN103390599A - 薄膜上芯片装置 - Google Patents

Abstract

本发明公开一种薄膜上芯片装置，其包括可挠性电路薄膜、保护层、粘合层、焊垫、内连线以及凸块。可挠性电路薄膜具有引线。保护层具有开孔。部分粘合层配置于开孔中。焊垫配置于保护层下，且部分焊垫位于开孔下。内连线具有至少一部分配置于保护层下且于焊垫的第一侧，其中内连线不接触焊垫。凸块具有至少一部分配置于粘合层上，并且凸块通过粘合层而电连接至焊垫，以及凸块焊接至所述至少一引线。凸块的第一部分至少部分重叠于焊垫，以及金属凸块的第二部分延伸至焊垫外并至少部分重叠于内连线。

Description

薄膜上芯片装置

技术领域

本发明涉及一种集成电路(integrated circuit，以下称IC)，且特别是涉及一种薄膜上芯片(chip-on-film，以下称COF)装置。

背景技术

COF装置是将IC焊接/封装于可挠性电路薄膜(flexible circuit film)上。于IC中，铝焊垫(Al pad)上方配置对应的金属凸块(Bump)。金属凸块焊接于铝焊垫，以便电连接于IC的核心电路。COF的后段封装基本上是通过高温加热，使IC上的金属凸块与可挠性电路薄膜上的镀锡金属产生共晶反应结合。

为配合COF的后段封装制作工艺，IC上的金属凸块尺寸必须足够大，以便焊接于可挠性电路薄膜的镀锡金属。在传统COF装置的IC布局中，铝焊垫的面积大于金属凸块，且沿IC的垂直方向金属凸块完全重叠于铝焊垫上。此传统COF装置的铝焊垫占据IC的大量面积，甚至影响金属内连线(例如电源线、接地线、数据线等)的绕线设计。

发明内容

本发明的目的在于提供一种薄膜上芯片装置，可以有效减少焊垫面积。

为达上述目的，本发明提出一种薄膜上芯片装置，其包括可挠性电路薄膜、保护层、第一粘合层、第一焊垫、第一金属内连线以及金属凸块。可挠性电路薄膜具有至少一引线。保护层至少具有第一开孔。第一粘合层具有至少一部分配置于该第一开孔中。第一焊垫配置于该保护层下，且第一焊垫的至少一部分位于该第一开孔下。第一金属内连线具有至少一部分配置于该保护层下且于该第一焊垫的第一侧，其中该第一金属内连线不接触该第一焊垫。金属凸块具有至少一部分配置于该第一粘合层上，并且该金属凸块通过第一粘合层而电连接至第一焊垫，以及该金属凸块焊接至所述至少一引线。金属凸块包括第一部分与第二部分，该第一部分沿薄膜上芯片装置的垂直方向而至少部分重叠于该第一焊垫，以及该第二部分沿薄膜上芯片装置的第一水平方向延伸至第一焊垫外并至少部分重叠于该第一金属内连线。

基于上述，在本发明实施例中，金属凸块的第一部分沿薄膜上芯片装置的垂直方向重叠于焊垫，以及该金属凸块的第二部分重叠于焊垫外的金属内连线(例如电源线、接地线、数据线或其他导线)上。因此，此薄膜上芯片装置可以有效减少焊垫面积，以利金属内连线的绕线设计。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附附图作详细说明如下。

附图说明

图1是本发明实施例说明一种薄膜上芯片装置的俯视示意图；

图2是本发明实施例说明沿图1所示剖面线A-A’绘制薄膜上芯片装置的剖面示意图；

图3是本发明另一实施例说明沿图1所示剖面线A-A’绘制薄膜上芯片装置的剖面示意图；

图4至图7是本发明不同实施例说明图1所示焊垫、金属内连线与金属凸块配置于集成电路的布局示意图；

图8是本发明另一实施例说明一种薄膜上芯片装置的俯视示意图；

图9是本发明实施例说明沿图8所示剖面线B-B’绘制薄膜上芯片装置的剖面示意图；

图10是本发明又一实施例说明一种薄膜上芯片装置的俯视示意图；

图11是本发明实施例说明沿图10所示剖面线C-C’绘制薄膜上芯片装置的剖面示意图。

主要元件符号说明

100、800、1000：薄膜上芯片装置

110：可挠性电路薄膜

111：薄膜

112：引线

120、820、1020：集成电路

121、821、1021：金属凸块

121A、121B、821A、821B、821C、1021A、1021B、1021C：金属凸块的部分

122、822、1022、1122：粘合层

123、823、1023：保护层

124、824、1024、1029：焊垫

125、825、1025、1028：开孔

126、127、921~924、1026、1027：金属内连线

128、910、1110、1120：金属层

130、830、1030：基底

410~440、510~540、610~640、710~740：焊垫结构

401：集成电路的边缘

402：集成电路的中心方向

具体实施方式

图1是依照本发明实施例说明一种薄膜上芯片装置100的俯视示意图。图2是依照本发明实施例说明沿图1所示剖面线A-A’绘制薄膜上芯片装置100的剖面示意图。请参照图1与图2，薄膜上芯片装置100包括可挠性电路薄膜(flexible circuit film)110以及集成电路120。可挠性电路薄膜110具有薄膜111与至少一引线(lead)112。此导电材质的引线112配置于薄膜111的表面。

图2所示集成电路120的基底(substrate)130仅为示意图，实际上基底130的内部、上方及/或下方可能具有各种电性元件、掺杂区、金属层、绝缘层、多晶硅层、接触窗插塞、介层窗插塞及/或其他集成电路构件。集成电路120还包括金属凸块(bump)121、粘合层(adhesive layer)122、保护层(passivation layer)123、焊垫(pad)124以及至少一金属内连线(例如图1与图2所绘示126与127)。

保护层123配置于集成电路120的基底130上。保护层123具有开孔125。焊垫124配置于保护层123下且配置于基底130上。焊垫124具有至少一部分位于开孔125下，如图1与图2所示。焊垫124可以是铝垫、金垫或其他导电材质。金属内连线126与127各自具有至少一部分配置于保护层123下且于焊垫124的一侧。金属内连线126与127均不接触焊垫124。金属内连线126与127各自为集成电路120的电源线、接地线、数据线、控制线、浮接(floating)金属或其他导线。

粘合层122配置于保护层123上。粘合层122具有部分配置于开孔125中。金属凸块121具有至少一部分配置于该粘合层122上，并且该金属凸块121通过粘合层122而电连接至焊垫124。金属凸块121可以是金凸块或是其他金属材质。粘合层122可以是钛钨层，即由钛层与钨层叠合成为粘合层122，或由钛钨合金成为粘合层122。在其他实施例中，粘合层122的材质可以是其他导电材质，用以作为金属凸块121与焊垫124之间的焊接介质。在一些实施例中，基于金属凸块121与焊垫124的材质搭配，使得金属凸块121与焊垫124二者具有良好的粘合性，因此可以省略粘合层122而让金属凸块121与焊垫124直接黏合。

于薄膜上芯片装置100的垂直方向Z，开孔125与金属凸块121的面积比可以是40%~50%。在本实施例中，开孔125与金属凸块121的面积比可以设定为20%~40%。

举例而言，于薄膜上芯片装置100的垂直方向Z，开孔125的短边(例如图1标示e处)可大于12um，开孔125的长边(例如图1标示f处)可大于35um。开孔125的边缘至金属凸块的121边缘的距离b可大于3um。若b值偏小，易引起焊垫124内的Al与金属凸块121的Au形成共晶合金，造成缺陷。金属凸块121的第一部分121A的边缘至焊垫124的边缘的距离a可大于3um。若a值偏小，于制作工艺上易造成对位不良影响。故设计金属凸块121尺寸时，需同时考量焊垫124及开孔125尺寸。

金属凸块121包括第一部分121A与第二部分121B。第一部分121A沿薄膜上芯片装置100的垂直方向Z而至少部分重叠于焊垫124。第二部分121B沿薄膜上芯片装置100的水平方向Y延伸至焊垫124外并至少部分重叠于金属内连线126与127，此可为凸块在主动区上(Bump OnActive,BOA)设计。保护层123配置于金属凸块121与金属内连线126与127之间。举例而言，金属内连线126与127的宽度c各自可为0.1um~40um。金属内连线126的边缘至焊垫124的边缘的距离d可大于0.1um，并避免金属内连线之间距离太远形成明显高低差。

在薄膜上芯片装置100的后段封装制作工艺中，譬如通过高温加热使集成电路120上的金属凸块121与可挠性电路薄膜110上的引线112产生共晶反应结合，使金属凸块121可以焊接至引线112。于本实施例中，金属凸块121的硬度可以为25~100Hv，或为40~70Hv，或为40~50Hv。于薄膜上芯片装置100压合集成电路120时，金属凸块121使用硬度过高(例如大于70Hv)材质可能会导致于引线112及/或金属凸块121造成龟裂的问题，而影响可靠度。若金属凸块121使用硬度过低(例如小于40Hv)，则于薄膜上芯片装置100压合集成电路120时易导致压合不良而引角歪斜。

金属凸块121的表面粗糙度可以为0.05~2um，或为0.8~1.2um。表面粗糙度可通过配置金属凸块的制作工艺得到控制。在薄膜上芯片装置100压合集成电路120时，表面粗糙度过大(例如大于2um)会使金属凸块121与引线112之间接触不良。表面粗糙度过小(例如小于0.05um)会使金属凸块121滑脱到引线112外区域。

基于上述，沿薄膜上芯片装置100的垂直方向Z，由于本实施例中金属凸块121的第一部分121A重叠于焊垫124，以及金属凸块121的第二部分121B重叠于焊垫124外的金属内连线(例如126与/或127)上，因此薄膜上芯片装置100可以有效减少焊垫124面积，以利金属内连线的绕线设计。

图3是依照本发明另一实施例说明沿图1所示剖面线A-A’绘制薄膜上芯片装置100的剖面示意图。图3所示实施例可以参照图2的相关说明。不同于图2所示实施例之处，在于图3所示实施例更包括至少一金属层128。金属层128设置于焊垫124下，且金属层128电连接至焊垫124。于图3所示实施例中，金属内连线126与127是配置在金属层128旁边。金属内连线126、金属内连线127与金属层128属于同一层。金属内连线至金属凸块之间的距离(例如图3标示g处)需小于100um，以避免压合IC时因为受力不均而导致金属凸块121有歪斜的问题。于其他实施例中，金属内连线126、金属内连线127与金属层128可属于不同层。

图4是依照本发明实施例说明图1所示焊垫、金属内连线与金属凸块配置于集成电路120的布局示意图。图4所示集成电路120的焊垫结构410、420、430与440可以参照图1的相关说明。与图1所示实施例一样，焊垫结构410~440各自具有BOA(Bump On Active)结构(即凸块在主动区上方)。焊垫结构410~440分为两排。靠近集成电路120的边缘(edge)401的其中一排包含焊垫结构410与420，而靠近集成电路120的中心(center)402的其中另一排包含焊垫结构430与440。于图4所示实施例，所有焊垫结构410~440的BOA结构部分均朝芯片120的中心402方向。

图5是依照本发明另一实施例说明图1所示焊垫、金属内连线与金属凸块配置于集成电路120的布局示意图。图5所示集成电路120的焊垫结构510、520、530与540可以参照图1的相关说明。与图1所示实施例一样，焊垫结构510~540各自具有BOA结构。焊垫结构510~540分为二排。靠近集成电路120的边缘401的其中一排包含焊垫结构510与520，而靠近集成电路120的中心402的其中另一排包含焊垫结构530与540。于图5所示实施例，在外排的所有焊垫结构510与520的BOA结构朝芯片120的中心402方向。在内排的所有焊垫结构530与540的BOA结构朝芯片120的边缘401方向。

图6是依照本发明又一实施例说明图1所示焊垫、金属内连线与金属凸块配置于集成电路120的布局示意图。图6所示集成电路120的焊垫结构610、620、630与640可以参照图1的相关说明。与图1所示实施例一样，焊垫结构610~640各自具有BOA结构。焊垫结构610~640分为二排。靠近集成电路120的边缘401的其中一排包含焊垫结构610与620，而靠近集成电路120的中心402的其中另一排包含焊垫结构630与640。于图6所示实施例，在外排的所有焊垫结构610与620的BOA结构朝芯片120的边缘401方向。在内排的所有焊垫结构630与640的BOA结构朝芯片120的中心402方向。

图7是依照本发明更一实施例说明图1所示焊垫、金属内连线与金属凸块配置于集成电路120的布局示意图。图7所示集成电路120的焊垫结构710、720、730与740可以参照图1的相关说明。与图1所示实施例一样，焊垫结构710~740各自具有BOA结构。焊垫结构710~740分为两排。靠近集成电路120的边缘401的其中一排包含焊垫结构710与720，而靠近集成电路120的中心402的其中另一排包含焊垫结构730与740。于图7所示实施例，所有焊垫结构710~740的BOA结构均朝芯片120的边缘401方向。

综上所述，焊垫结构的BOA结构究竟是配置于芯片120的边缘方向，或是配置于芯片120的中心方向，可以视实际产品的设计需求/规格而定。例如，基于防止金属凸块于生产过程历经外力撞击变形的考量，金属凸块于集成电路上的摆放方向及焊垫的开窗对应位置均可以对应更动。另外，焊垫的部分可搭配研磨制作工艺以提高平整度。

图8是依照本发明另一实施例说明一种薄膜上芯片装置800的俯视示意图。图8所示实施例可以参照图1的相关说明。图9是依照本发明实施例说明沿图8所示剖面线B-B’绘制薄膜上芯片装置800的剖面示意图。请参照图8与图9，薄膜上芯片装置800包括可挠性电路薄膜110以及集成电路820。可挠性电路薄膜110具有薄膜111与至少一引线112。此导电材质的引线112配置于薄膜111的表面。

图9所示集成电路820的基底830仅为示意图，实际上基底830的内部、上方及/或下方可能具有各种电性元件、掺杂区、金属层、绝缘层、多晶硅层、接触窗插塞、介层窗插塞及/或其他集成电路构件。集成电路820还包括金属凸块821、粘合层822、保护层823、焊垫824以及至少一金属内连线(例如图8与图9所绘示921、922、923与924)。图8与与图9所示金属凸块821、粘合层822、保护层823、焊垫824以及第一金属内连线921、922与第二金属内连线923、924，分别可以参照图1~3所示金属凸块121、粘合层122、保护层123、焊垫124以及金属内连线126、127的相关说明。

保护层823配置于集成电路820的基底830上。保护层823具有开孔825。焊垫824配置于保护层823下且配置于基底830上。焊垫824具有至少一部分位于开孔825下，如图8与图9所示。金属层910设置于焊垫824下，且金属层910电连接至焊垫824。金属内连线921~924与金属层910属于同一层。第一金属内连线921、922具有至少一部分配置于金属凸块821下，且于焊垫824(金属层910)的第一侧。第二金属内连线923、924配置于保护层823下，且于焊垫824(金属层910)的第二侧。金属内连线921~924均不接触焊垫824。

金属凸块821包括第一部分821A、第二部分821B与第三部分821C。第一部分821A沿薄膜上芯片装置800的垂直方向Z而至少部分重叠于焊垫824。第二部分821B沿薄膜上芯片装置800的第一水平方向Y延伸至焊垫824外并至少部分重叠于第一金属内连线921、922。第三部分821C沿薄膜上芯片装置800的第二水平方向-Y延伸至焊垫824外，并于薄膜上芯片装置800的垂直方向Z至少部分重叠于第二金属内连线923、924。

虽然图8绘示第二金属内连线923、924配置于图8的下侧，然而本发明不应受限于此。在其他实施例中，第二金属内连线可能被配置于焊垫824的其他侧边，例如图8的左侧或右侧。对应于第二金属内连线的配置，金属凸块821的三部分821C可能沿薄膜上芯片装置800的其他水平方向(例如X方向或-X方向)延伸至焊垫824外。

图10是依照本发明又一实施例说明一种薄膜上芯片装置1000的俯视示意图。图10所示实施例可以参照图1的相关说明。图11是依照本发明实施例说明沿图10所示剖面线C-C’绘制薄膜上芯片装置1000的剖面示意图。请参照图10与图11，薄膜上芯片装置1000包括可挠性电路薄膜110以及集成电路1020。可挠性电路薄膜110具有薄膜111与至少一引线112。此导电材质的引线112配置于薄膜111的表面。

图11所示集成电路1020的基底1030仅为示意图，实际上基底1030的内部、上方及/或下方可能具有各种电性元件、掺杂区、金属层、绝缘层、多晶硅层、接触窗插塞、介层窗插塞及/或其他集成电路构件。集成电路1020还包括金属凸块1021、第一粘合层1022、保护层1023、第一焊垫1024、金属内连线1026、金属内连线1027、第二粘合层1122、第二焊垫1029。图10与与图11所示金属凸块1021、第一粘合层1022、保护层1023、第一焊垫1024、金属内连线1026、金属内连线1027、第二粘合层1122、第二焊垫1029，分别可以参照图1~3所示金属凸块121、粘合层122、保护层123、焊垫124以及金属内连线126、127的相关说明。

保护层1023配置于集成电路1020的基底1030上。保护层1023具有第一开孔1025与第二开孔1028。第一焊垫1024与第二焊垫1029配置于保护层1023下且配置于基底1030上。第一焊垫1024具有至少一部分位于第一开孔1025下，而第二焊垫1029具有至少一部分位于第二开孔1028下，如图10与图11所示。第一金属层1110设置于第一焊垫1024下，且第一金属层1110电连接至第一焊垫1024。第二金属层1120设置于第二焊垫1029下，且第二金属层1120电连接至第二焊垫1029。金属内连线1026~1027、第一金属层1110与第二金属层1120属于同一层。金属内连线1026、1027具有至少一部分配置于金属凸块1021下，且于第一焊垫1024(第一金属层1110)与第二焊垫1029(第二金属层1120)之间。金属内连线1026、1027配置于保护层1023下。金属内连线1026、1027均不接触焊垫1024与1029。

金属凸块1021包括第一部分1021A、第二部分1021B与第三部分1021C。第一部分1021A沿薄膜上芯片装置1000的垂直方向Z而至少部分重叠于第一焊垫1024。第二部分1021B沿薄膜上芯片装置1000的水平方向Y延伸至第一焊垫1024外并至少部分重叠于金属内连线1026、1027。第三部分1021C沿薄膜上芯片装置1000的水平方向Y延伸至第一焊垫1024外，并于薄膜上芯片装置1000的垂直方向Z至少部分重叠于第二焊垫1029。

第一粘合层1022与第二粘合层1122可以是钛钨层或其他导电层。第一粘合层1022与第二粘合层1122配置于保护层1023上。第一粘合层1022具有部分配置于第一开孔1025中。第二粘合层1122具有至少一部分配置于第二开孔1028中。金属凸块1021具有至少一部分配置于第一粘合层1022上，并且金属凸块1021通过第一粘合层1022而电连接至第一焊垫1024。金属凸块1021更具有至少另一部分配置于第二粘合层1122上，并且金属凸块1021更通过第二粘合层1122而电连接至第二焊垫1029。

综上所述，本发明实施例中，金属凸块的第一部分沿薄膜上芯片装置的垂直方向重叠于焊垫，以及金属凸块的第二部分重叠于焊垫外的金属内连线(例如电源线、接地线、数据线或其他导线)上。另外，金属凸块可重叠于金属内连线上，形成凸块在主动区上(Bump On Active,BOA)结构。因此，此薄膜上芯片装置可以有效减少焊垫面积，以利金属内连线的绕线设计。

虽然结合以上实施例揭露了本发明，然而其并非用以限定本发明，任何所属技术领域中熟悉此技术者，在不脱离本发明的精神和范围内，可作些许的更动与润饰，故本发明的保护范围应以附上的权利要求所界定的为准。

Claims (16)

1.一种薄膜上芯片装置，包括：

可挠性电路薄膜，其具有至少一引线；

保护层，具有第一开孔；

第一粘合层，具有至少一部分配置于该第一开孔中；

第一焊垫，配置于该保护层下且至少一部分位于该第一开孔下；

第一金属内连线，其具有至少一部分配置于该保护层下且于该第一焊垫的一第一侧，其中该第一金属内连线不接触该第一焊垫；以及

金属凸块，其具有至少一部分配置于该第一粘合层上，并且该金属凸块通过该第一粘合层而电连接至该第一焊垫，以及该金属凸块焊接至该至少一引线，

其中该金属凸块包括第一部分与第二部分，该第一部分沿该薄膜上芯片装置的一垂直方向而至少部分重叠于该第一焊垫，以及该第二部分沿该薄膜上芯片装置的一第一水平方向延伸至该第一焊垫外并至少部分重叠于该第一金属内连线。

2.如权利要求1所述薄膜上芯片装置，其中于该薄膜上芯片装置的该垂直方向，该第一开孔与该金属凸块的面积比为20%~40%。

3.如权利要求1所述薄膜上芯片装置，其中该金属凸块的硬度为25~100Hv。

4.如权利要求3所述薄膜上芯片装置，其中该金属凸块的硬度为40~70Hv。

5.如权利要求4所述薄膜上芯片装置，其中该该金属凸块的硬度为40~50Hv。

6.如权利要求1所述薄膜上芯片装置，其中该金属凸块的表面粗糙度为0.05~2um。

7.如权利要求6所述薄膜上芯片装置，其中该金属凸块的表面粗糙度为0.8~1.2um。

8.如权利要求1所述薄膜上芯片装置，其中该第一焊垫为铝垫或金垫。

9.如权利要求1所述薄膜上芯片装置，其中该金属凸块为金凸块。

10.如权利要求1所述薄膜上芯片装置，其中该第一粘合层是一钛钨层。

11.如权利要求1所述薄膜上芯片装置，还包括至少一金属层，设置于该第一焊垫下，该第一金属内连线旁边。

12.如权利要求1所述薄膜上芯片装置，其中于该薄膜上芯片装置的该垂直方向，该第一开孔的短边大于12um，该第一开孔的长边大于35um，该第一开孔的边缘至该金属凸块的边缘的距离大于3um，该金属凸块的第一部分的边缘至该第一焊垫的边缘的距离大于3um，该第一金属内连线的宽度为0.1um~40um，该第一金属内连线的边缘至该第一焊垫的边缘的距离大于0.1um。

13.如权利要求1所述薄膜上芯片装置，还包括：

第二金属内连线，配置于该保护层下且于该第一焊垫的一第二侧，该第二金属内连线不接触该第一焊垫；

其中该金属凸块还包括第三部分，该第三部分沿该薄膜上芯片装置一第二水平方向延伸至该第一焊垫外并于该薄膜上芯片装置的该垂直方向至少部分重叠于该第二金属内连线。

14.如权利要求1所述薄膜上芯片装置，还包括：

第二焊垫，配置于该保护层下且于该第一焊垫的该第一侧；

其中该第一金属内连线配置于该第一焊垫与该第二焊垫之间；该金属凸块还包括第三部分，该第三部分沿该薄膜上芯片装置的该垂直方向至少部分重叠于该第二焊垫。

15.如权利要求14所述薄膜上芯片装置，其中

该绝缘层还具有第二开孔，

该薄膜上芯片装置还包括第二粘合层，具有至少一部分配置于该第二开孔中，以及

该金属凸块还具有至少另一部分配置于该第二粘合层上，并且该金属凸块还通过该第二粘合层而电连接至该第二焊垫。

16.如权利要求15所述薄膜上芯片装置，其中该第二粘合层是一钛钨层。

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