CN103165610B - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明公开一种半导体器件及其制造方法，以交替方式形成柱图案，并且在不使用倾斜离子注入工序或掩模的情况下形成一侧触点（OSC），从而形成竖直栅极。该半导体器件包括形成在半导体基板上方的交替或交错型柱图案、形成在柱图案的柱之间的第一孔、形成在第一孔的侧壁上的钝化层、通过部分地蚀刻第一孔的下部所形成的第二孔、形成在第二孔中的位线以及形成在柱图案的下部处的触点。

Description

半导体器件及其制造方法
技术领域
本发明涉及一种半导体器件及其制造方法。
背景技术
近来，因为信息可以自由地输入动态随机存取存储器（DRAM）或从DRAM输出并且DRAM能够实现为高容量的存储器，因此DRAM已在世界各地被广泛使用。
一般来说，DRAM由金属氧化物半导体（MOS）晶体管和存储电容器构成。MOS晶体管使携带数据的电荷能在写入和读取操作期间在存储电容器中移动。另外，DRAM执行刷新操作，周期性地将电荷提供至存储电容器，以便防止由于漏电流或类似物所引起的数据遗失或损坏的发生。
为了制造高集成度DRAM，需要电容器可以在较小的区域中提供足够的存储容量。为了增加DRAM的价格竞争力，提高集成度是最优先的事项。为了这个目的，每个DRAM单元（cell，又称为晶胞）可以形成为具有小尺寸单元。然而，随着半导体器件的尺寸减小，半导体器件的特性由于短沟槽效应而劣化。
通常，DRAM制造受光刻工序所引起的最小光刻特征尺寸（F）限制，而常规技术需要每个存储器单元具有8F2的面积。此外，常规晶体管具有平面沟槽区，这使集成度和电流方面受限制。
为了克服上述限制，已经将具有平面沟槽区的常规晶体管进行了改进以包括诸如凹入式（recessed）栅极、鳍状（fin）栅极、埋入式栅极等三维（3D）沟槽区。然而，当将半导体器件缩小时，包括3D沟槽区的改进的晶体管也遇到问题。
为了解决这些问题，提出了竖直晶体管。在普通晶体管的情况下，高密度的源极/漏极区域形成在半导体基板的左右两侧处，例如，普通晶体管的沟槽区沿水平方向形成。与此相反，竖直晶体管包括沿竖直方向形成的高密度的源极/漏极区域，使得晶体管的沟槽区形成在半导体基板的上部和下部处。
然而，在包括由未掺杂的硅形成的沟槽区的常规竖直晶体管中，难以控制半导体的结构中的电压。因此，在常规竖直晶体管中，难以有效地控制各种现象，诸如穿通（punch through）效应或浮体（floatingbody）效应。也就是说，当没有操作竖直晶体管时，发生栅极引发漏极泄漏（gate induced drain leakage，GIDL），或空穴被收集在结构中，这样，晶体管的阈值电压可能降低，导致晶体管的损失电流增加。结果，存储在电容器中的电荷泄漏，使得数据遗失。此外，在常规竖直晶体管中，难以在侧壁上形成一侧触点（One Side Contact，OSC）。例如，为了在侧壁上形成触点，可以使用掩模，或可以执行倾斜离子注入。在使用掩模形成触点的情况下，不仅在覆盖调整方面存在困难，在图案实现方面也存在困难。在通过执行倾斜离子注入形成触点的情况下，因为存储器单元的图案尺寸大大降低，所以倾斜角的裕量减小，并且因为在这样的离子注入工序中使用的能量已经是低的，所以难以调整能量。
发明内容
本发明旨在提供一种基本上消除了由于现有技术的限制和缺点导致的一个或多个问题的半导体器件及其制造方法。
本发明涉及一种半导体器件及其制造方法，其中，在不使用倾斜离子注入工序或掩模的情况下形成交替的柱图案以及形成一侧触点（OSC），从而形成竖直栅极。
在根据本发明的方面中，一种半导体器件包括：交错型柱图案，其形成在半导体基板上方；第一孔，其形成在柱图案之间；钝化层，其形成在第一孔的侧壁处；第二孔，其通过部分地蚀刻第一孔的下部而形成；位线，其形成在第二孔中；以及触点，其形成在柱图案的下部处。
柱图案可以包括硅（Si），并且在柱图案的下部处形成有沟槽区。
钝化层可以包括氧化物膜或氮化物膜。
位线可以形成为线型。
半导体器件还可以包括：形成在半导体基板上方的硬掩模层。
根据在本发明的另一方面，一种半导体器件的制造方法包括：在半导体基板上方形成绝缘膜；通过蚀刻所述绝缘膜直到使所述半导体基板露出为止来形成触点孔；通过在所述触点孔中生长半导体基板的硅以形成柱图案；通过使用位线掩模蚀刻所述绝缘膜来形成第一孔；在所述第一孔的侧壁处形成钝化层；通过蚀刻所述绝缘膜来形成第二孔；在所述第一孔与所述第二孔各者中埋入导电材料，并且利用回蚀工序来形成埋入式位线；以及通过在所述柱图案中注入离子来形成触点。
该方法还可以包括在所述半导体基板和所述绝缘膜之间形成第一硬掩模层。
该方法还可以包括在形成所述柱图案之后，将硅平坦化。
该方法还可以包括在将硅平坦化之后，不仅在所述柱图案上方并且在所述绝缘膜上方形成第二硬掩模层。
形成所述第二孔的步骤可以将湿式蚀刻工序应用至所述绝缘膜。
导电材料可以包括金属或经掺杂的多晶硅。
形成触点孔的步骤可以包括以交错的方式构造触点孔的方式来蚀刻所述绝缘膜。
应该理解的是，本发明中前面的一般描述和下面的详细描述是示例性和说明性的，且意图在于提供所要求保护的本发明的进一步说明。
附图说明
图1a至图1i显示根据本发明的实施例的半导体器件及其制造方法。图1a至图1i中的（ii）显示根据本发明的实施例的半导体器件的平面图，以及图1a至图1i中的（i）显示沿X-X’线截取的图1a至图1i中的（ii）所示的半导体器件的截面图。
图2是说明根据本发明的实施例的单元阵列的框图。
图3是说明根据本发明的实施例的半导体器件的框图。
图4是说明根据本发明的实施例的半导体组件的框图。
图5是说明根据本发明的实施例的半导体系统的框图。
图6是说明根据本发明的实施例的电子单元和电子系统的框图。
具体实施方式
现在将详细参考本发明的实施例，本发明的实例在附图中示出。在任何可能的情况下，在所有附图中使用相同的附图标记来指代相同或类似的部件。在下文中参考附图来描述根据本发明的实施例的半导体器件及其制造方法。
图1a至图1i显示根据本发明的实施例的半导体器件及其制造方法。图1a至图1i中的（ii）显示根据本发明的实施例的半导体器件的平面图，以及图1a至图1i中的（i）显示沿X-X’线截取的图1a至图1i中的（ii）所示的半导体器件的截面图。
参考图1a，在半导体基板100上方形成第一硬掩模层110，在第一硬掩模层110上方形成绝缘膜120。在一个实施例中，第一硬掩模层110可以包括氮化物膜。优选地，绝缘膜120可以包括氧化物膜。在一个实施例中，还可以在第一硬掩模层110上方形成防反射膜。
参考图1b，在绝缘膜120上方形成光阻（photoresist，又称为光致抗蚀剂或光刻胶）膜之后，借助于曝光工序和显影工序使用用于形成触点孔的掩模来形成光阻图案（未显示）。使用光阻图案作为掩模来蚀刻绝缘膜120和第一硬掩模层110，从而形成触点孔130。触点孔130可以设置成如图1b中所示的棋盘或交错的布置方式，从而形成与在后续工序中形成的柱的柱图案对应的交替图案。在一个实施例中，在曝光工序期间，可以使用EUV、ArF、浸没式ArF和KrF器件中的任何一者执行双重图案化工序，使得可以形成触点孔或柱图案。
参考图1c，在触点孔130中生长硅（Si），并且形成柱图案140。可以执行诸如化学机械抛光（CMP）序等平坦化蚀刻工序直到绝缘膜120露出为止。在一个实施例中，硅（Si）生长工序可以使用两个步骤来执行。在第一步骤中，形成经掺杂的硅而在柱图案140的基底处创造沟槽区。可以通过沉积硅层并将离子注入至沉积的硅层中来形成经掺杂的硅。在第二步骤中，在经掺杂的硅上方形成未掺杂的硅，从而将柱图案140的导电部分限制于设置在柱的下部处的沟槽区。
参考图1d，在柱图案140和绝缘膜120上方形成第二硬掩模层150和光阻膜之后，使用曝光和显影工序以及位线掩模来形成光阻图案160。
参考图1e，使用光阻图案160作为蚀刻掩模来蚀刻第二硬掩模层150和绝缘膜140直到第一硬掩模层110露出为止，从而形成第一孔170。在一个实施例中，在曝光工序期间，可以使用EUV、ArF、浸没式ArF和KrF器件中的任何一者来执行双重图案化工序，使得可以形成第一孔170（也被称为位线区域）。
参考图1f，在包括第一孔170和第二硬掩模层150在内的所得结构的整个表面上方形成钝化层180之后，对钝化层180进行回蚀，直到第二硬掩模层150露出为止。在一个实施例中，蚀刻钝化层，直到第二硬掩模层150露出且第一硬掩模层110露出为止，同时钝化层180保留在第一孔170的侧壁上。优选地，钝化层180可以包括氧化物膜或氮化物膜。
参考图1g，蚀刻在第一孔170的底部露出的第一硬掩模层110，使得形成第二孔185。优选地，第一硬掩模层110可以使用湿式蚀刻工序来蚀刻，以形成第二孔185。如图1f中的（i）所示，第一硬掩模层110在两个相邻的柱图案140之间延伸。可以执行湿式蚀刻工序来仅仅使两个相邻的柱图案140中的一者露出。柱图案140的露出部分是一侧触点（OSC）200将要形成的位置。因此，当执行湿式蚀刻工序时，仅仅使一个柱图案140露出，同时第一硬掩模层110的一部分保留在第二柱图案140的侧壁上。
在一个实施例中，如以上参考图1c所作的讨论，柱图案140以二步骤工序形成，其中第一步骤是形成经掺杂的硅，并且第二步骤是形成未掺杂的硅。在这样的实施例中，可能没有必要执行离子注入以形成OSC200。
在湿式蚀刻工序期间，钝化层180可以防止柱图案140受到损坏。此外，在如下文所述的沉积金属或经掺杂的多晶硅之后的回蚀工序期间，钝化层180可以防止柱图案140受到损坏。
参考图1h，将金属或经掺杂的多晶硅沉积在第二孔185中，然后进行回蚀以形成埋入式位线190。优选地，埋入式位线可以形成为线型。
参考图1i，在对柱图案140执行了离子注入之后，OSC200形成。在这种情况下，能够通过调整点（Rp）来进行离子注入，并且也能够通过调整点（Rp）来进行抗衡离子注入（counter ion implantation）。
根据上述工序的实施例具有设置在埋入式位线190的交替侧的OSC200。每隔一个柱140具有暴露于位线190的相对侧壁。从埋入式位线190的角度来看，每隔一个柱140设置在埋入式位线190的相对侧。换句话说，参考图1i中的（ii），考虑图中间的埋入式位线190。参照图的取向，从埋入式位线190的左侧移动，第一柱140设置在埋入式位线190的上侧，所以OSC200设置在柱的下表面上。相反地，沿着埋入式位线190设置的第二柱140具有暴露于位线的上表面，使得OSC200设置在柱的上表面上。沿着埋入式位线190的随后的柱140以类似方式排列为使柱140的交替表面暴露于埋入式位线190。在各种实施例中，柱140可以设置成与位线190的侧壁齐平，或与位线的一部分重叠，使得位线接触柱140的三侧。
图2是说明根据本发明的实施例的单元阵列的框图。
参考图2，单元阵列包括多个存储器单元，并且每个存储器单元包括一个晶体管和一个电容器。这样的存储器单元位于位线BL1至BLn和字线WL1至WLm的交点。存储器单元可以响应于施加至由列译码器和行译码器选择的任何位线（BL1、……、BLn）或任何字线（WL1、……、WLm）的电压而存储或输出数据。
如从图2中可以看出，单元阵列的位线（BL1、……、BLn）的第一方向（即，位线方向）是横向，并且字线（WL1、……、WLm）的第二方向（即，字线方向）是纵向，使得位线（BL1、……、BLn）与字线（WL1、……、WLm）交叉。晶体管的第一端（例如，漏极端）连接至位线（BL1、……、BLn），晶体管的第二端（例如，源极端）连接至电容器，以及晶体管的第三端（例如，栅极端）连接至字线（WL1、……、WLm）。半导体单元阵列中可以设置有包括位线（BL1、……、BLn）和字线（WL1、……、WLm）的多个存储器单元。
图3是说明根据本发明的实施例的半导体器件的框图。
参考图3，半导体器件可以包括单元阵列、行译码器、列译码器和感测放大器（SA）。行译码器从半导体单元阵列的多条字线之间选择与要执行读取或写入操作的存储器单元对应的字线，并且将字线选择信号输出到半导体单元阵列。此外，列译码器从半导体单元阵列的多条位线之间选择与要执行读取或写入操作的存储器单元对应的位线，并且将位线选择信号输出到半导体单元阵列。此外，感测放大器（SA）可以感测存储在由行译码器和列译码器选择的存储器单元中的数据。
半导体器件可以连接至微处理器或存储器控制器。半导体器件可接收来自微处理器的诸如WE*、RAS*和CAS*的控制信号，通过输入/输出（I/O）电路接收数据以及存储所接收的数据。半导体器件可以适用于动态随机存取存储器（DRAM）、P-随机存取存储器（P-RAM）、M-随机存取存储器（M-RAM）、NAND闪速存储器、CMOS图像传感器（CIS）和类似物。具体而言，半导体器件可以适用于桌上型计算机、膝上型计算机或服务器，并且也可以适用于图形存储器和移动存储器。NAND闪速存储器不仅适用于各种便携式存储介质（例如，记忆棒、多媒体卡（multimedia card，MMC）、安全数字（secure digital，SD）卡、紧凑闪存（Compact Flash，CF）卡、极端数字（eXtreme Digital，XD）卡、通用串行总线（universal serial bus，USB）闪存驱动器等），也适用于各种数字应用（例如，MP3播放器、PMP、数字相机、摄影放像机、存储卡、USB、游戏机、导航器件、膝上型计算机、桌上型计算机、行动电话以及类似物）。CMOS图像传感器（CIS）是用作数字器件中的电子膜的电荷耦合器件（charge coupled device，CCD），并且适用于照相电话、Web摄影机、小型医疗成像器件等等。
图4是说明根据本发明的实施例的半导体组件的框图。
参考图4，半导体组件包括安装到组件基板的多个半导体器件，用于使每个半导体器件能从外部控制器（图中未显示）接收控制信号（地址信号（ADDR））、命令信号（CMD）、时钟信号（CLK）的命令链路，以及连接至半导体器件来传输数据的数据链路。
在一个实施例中，半导体器件可以对应于在图3中披露的半导体器件。命令链路和数据链路可以形成为与普通半导体组件中的命令链路和数据链路相同或相似。
虽然如图4所示的组件基板的正面上安装有八个半导体芯片，应当注意的是，也可以将多个半导体芯片安装在组件基板的背面上。也就是说，可以将半导体芯片安装在组件基板的一侧或两侧，并且所安装的半导体芯片的数量不限于图4中所示的那些。此外，组件基板的材料或结构不限于图4中的那些，组件基板也可以由其它的材料或结构形成。
图5是说明根据本发明的实施例的半导体系统的框图。
参考图5，半导体系统包括：包括多个半导体芯片的至少一个半导体组件，以及用于在各个半导体组件和外部系统（图中未显示）之间提供双向接口以控制半导体组件的操作的控制器。控制器可以在功能上与用于控制普通数据处理系统所使用的多个半导体组件的控制器相同或相似，因此，为了便于描述，将在此省略其详细描述。半导体组件可以是例如图4所示的半导体组件。
图6是说明根据本发明的实施例的利用半导体器件的电子单元和电子系统的框图。
参考图6左侧的框图，根据本发明的电子单元包括：半导体系统和电连接至电子单元的处理器。图6的半导体系统可以是如图5所示的系统。在这种情况下，处理器可以包括中央处理单元（CPU）、微处理单元（MPU）、微控制器单元（MCU）、图形处理单元（GPU）和数字信号处理器（DSP）。
CPU或MPU可以构造为如下单元的组合：用作算术与逻辑操作单元的算术逻辑单元（ALU）、以及用于通过读取和翻译命令来控制各个单元的控制单元（CU）。优选地，如果处理器是CPU或MPU，则电子单元可以包括计算机或移动器件。此外，GPU用于计算具有小数点的数字，并且对应于实时产生图形数据的处理。优选地，如果处理器是GPU，则电子单元可以包括图形器件。此外，DSP适于高速地将模拟信号（例如，语音信号）转换成数字信号、使用所计算的结果、将数字信号重新转换成模拟信号以及使用重新转换的结果。DSP主要计算数字值。如果处理器是DSP，则电子单元可以优选地包括声音和成像器件。
处理器包括加速计算单元（ACU），并且以将CPU集成到GPU的形式来构造，使得处理器用作图形卡。
参考图6右侧的框图，电子系统可以包括电连接至电子单元的一个或多个接口。接口可以包括监视器、键盘、打印机、指示器件（鼠标）、USB、开关、读卡器、键盘、分配器、电话、显示器或扬声器。然而，应该注意的是，该接口的范围不限于此。
正如上面的描述，根据本发明的实施例的半导体器件及其形成方法显而易见地具有以下的优点。在根据本发明的实施例的半导体器件及其制造方法中，柱交替地设置在位线的相对两侧，并且可以在不使用倾斜离子注入工序或掩模的情况下形成一侧触点（OSC），从而形成竖直栅极。
本发明的上述实施例是示例性的而非限制性的。各种替代及等同的方式都是可行的。本发明并不限于本文所述沉积、蚀刻、抛光和图案化步骤的类型。本发明也不限于任何特定类型的半导体器件。举例来说，本发明可以用于动态随机存取存储器件（DRAM）或非易失性存储器件。对本发明内容所作的其它增加、删减或修改是显而易见的并且落入所附权利要求书的范围内。
本发明要求2011年12月16日提交的韩国专利申请No.10-2011-0136022的优先权，该韩国专利申请的全部内容通过引用并入本文。

Claims (16)

1.一种半导体器件，包括：
柱图案，其包括以交错型图案布置的多个柱并且包括第一柱、第二柱和第三柱；
层叠结构，其包括绝缘膜和硬掩模层，所述层叠结构设置在所述第一柱与所述第二柱之间；
第一孔，其设置在所述绝缘膜与所述第二柱之间；
钝化层，其设置在所述第一孔的侧壁上；
第二孔，其设置在所述硬掩模层上方以及所述第一孔和所述绝缘膜下方，所述第二孔通过部分地蚀刻设置在所述第一孔的下部下方的所述硬掩模层而形成；
位线，其形成在所述第二孔中，所述位线包括相对的第一纵向侧和第二纵向侧；
第一触点，其设置在所述第一柱的下部处；
第二触点，其设置在所述第二柱的下部处；
第三触点，其设置在所述第三柱的下部处，
其中，所述第一柱和所述第三柱对角地布置，所述第一触点和所述第二触点设置在所述位线的第一纵向侧，所述第三触点设置在所述位线的第二纵向侧。
2.根据权利要求1所述的半导体器件，其中，所述柱图案包括硅，并且在所述柱图案的柱的下部处形成有沟道区。
3.根据权利要求1所述的半导体器件，其中，所述钝化层包括氧化物膜或氮化物膜。
4.根据权利要求1所述的半导体器件，其中，所述位线是线型。
5.根据权利要求1所述的半导体器件，其中，所述柱图案中的柱与所述位线的一部分重叠。
6.根据权利要求1所述的半导体器件，其中，所述柱图案中的柱与所述位线的侧壁齐平。
7.一种半导体器件的制造方法，包括：
在半导体基板上方形成绝缘膜；
通过蚀刻所述绝缘膜直到使所述半导体基板露出来形成触点孔；
通过在所述触点孔中生长硅来形成柱图案；
通过使用位线掩模蚀刻所述绝缘膜来形成第一孔；
在所述第一孔的侧壁上形成钝化层；
通过在所述第一孔的底表面处蚀刻所述绝缘膜以形成第二孔；
在所述第二孔中形成埋入式位线；以及
在所述柱图案中形成触点。
8.根据权利要求7所述的方法，还包括：
在所述半导体基板和所述绝缘膜之间形成第一硬掩模层。
9.根据权利要求7所述的方法，还包括：
在形成所述柱图案之后，将硅平坦化。
10.根据权利要求9所述的方法，还包括：
在将硅平坦化之后，在所述柱图案上方以及所述绝缘膜上方形成第二硬掩模层。
11.根据权利要求7所述的方法，其中，形成所述第二孔的步骤包括对所述绝缘膜执行湿式蚀刻工序。
12.根据权利要求7所述的方法，其中，所述埋入式位线包括金属或经掺杂的多晶硅。
13.根据权利要求7所述的方法，其中，形成所述触点孔的步骤包括蚀刻出以交替图案形式设置的多个触点孔。
14.根据权利要求7所述的方法，其中，通过在所述第二孔中沉积导电材料并且对导电材料的上表面进行回蚀来形成所述埋入式位线。
15.根据权利要求7所述的方法，其中，在形成所述柱图案的同时执行形成所述触点的步骤，形成所述柱图案的步骤包括：
通过生长硅来形成所述柱图案的下部；
将离子注入到所述柱图案的下部；以及
通过生长硅来形成所述柱图案的上部。
16.根据权利要求7所述的方法，其中，形成所述触点的步骤包括：在形成所述柱图案之后，利用竖直离子注入工序将离子注入到所述柱图案的下部。
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