CN103165538B - 通过镶嵌工艺制造半导体器件的方法 - Google Patents

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Abstract

一种制造半导体器件的方法，包括在底层结构之上形成通过多个沟槽彼此隔离的多个隔离图案；形成填充在所述沟槽中的多个导线，通过去除所述隔离图案的第一部分来形成接触孔，其中通过所述多个导线以及在去除隔离图案的第一部分之后留下的隔离图案的第二部分来限定接触孔；以及形成填充在所述接触孔中的插塞。

Description

通过镶嵌工艺制造半导体器件的方法
相关申请的交叉引用
本申请要求2011年12月9日提交的韩国专利申请10-2011-0132032的优先权，其全部内容通过引用合并于此。
技术领域
本发明的示例性实施例涉及一种半导体器件，更具体而言，涉及一种通过镶嵌工艺(damascene process)制造半导体器件的方法。
背景技术
作为制造半导体存储器件的一个示例性工艺，首先形成位线，随后形成存储节点接触插塞。例如，位线以线的形式被图案化，并且随后形成孔型接触掩模，接着通过刻蚀以形成接触孔，在其中形成存储节点接触掩模。然而，随着半导体器件集成密度的增加，用于形成存储节点接触插塞的区域减少，并且存储节点接触插塞的高度变得更高，因而掩模光刻会具有限制。这样的限制使执行位线图案化工艺与存储节点接触插塞工艺困难。
发明内容
本发明的一个实施例涉及一种制造半导体器件的方法，其可以在不执行位线图案化工艺的情况下形成位线并且可以在不使用孔型接触掩模的情况下形成存储节点接触插塞。
根据本发明的一个实施例，制造半导体器件的方法包括：在底层结构之上形成通过多个沟槽来彼此隔离的多个隔离图案；形成填充在沟槽中的多个导线；通过去除隔离图案的第一部分来形成接触孔，其中通过所述多个导线以及在去除隔离图案的第一部分之后留下的隔离图案的第二部分来限定接触孔；以及形成填充在接触孔中的插塞。
根据本发明的另一个实施例，制造半导体器件的方法包括在底层结构之上形成通过多个第一沟槽来彼此隔离的多个牺牲图案；形成填充在第一沟槽中的多个导线；通过去除部分牺牲图案来形成第二沟槽，其中牺牲图案作为整体沿与导线交叉的方向延伸；形成填充在第二沟槽中的隔离图案；通过去除牺牲图案来形成接触孔，其中通过所述多个导线与隔离图案来限定接触孔；以及形成填充在接触孔中的插塞。
根据本发明的另一个实施例，制造半导体器件的方法包括：在底层结构之上形成通过多个第一沟槽来彼此隔离的多个牺牲图案；形成填充在所述多个第一沟槽中的多个导线；通过去除部分牺牲图案来形成多个第一孔，其中牺牲图案作为整体沿与导线交叉的方向延伸；形成填充在多个第一孔中的隔离图案；通过去除牺牲图案来形成接触孔，其中通过所述多个导线与隔离图案来限定接触孔；形成在接触孔的侧壁上形成具有空隙的间隔件；以及形成填充在接触孔中的插塞。
根据本发明的另一个实施例，制造半导体器件的方法包括在底层结构之上形成绝缘层与刻蚀停止层；在刻蚀停止层上形成通过多个第一沟槽来彼此隔离的多个牺牲图案；形成填充在多个第一沟槽中的多个位线；通过去除部分牺牲图案来形成多个第一孔，其中牺牲图案作为整体沿与导线交叉的方向延伸；形成填充在多个第一孔中的隔离图案；通过去除牺牲图案来形成接触孔，其中通过所述多个位线与隔离图案来限定接触孔；在接触孔的底部刻蚀绝缘层与刻蚀停止层；刻蚀绝缘层暴露出来的侧壁；以及形成填充在接触孔中的存储节点接触插塞。
附图说明
图1A至1H是示出根据本发明第一实施例的制造半导体器件的方法的俯视图。
图2A至2H、3A至3H以及4A至4H是分别沿着图1A至1H的线A-A′、B-B′以及C-C′的截面图。
图5A至5F是示出根据本发明第二实施例的制造半导体器件的方法的俯视图。
图6A至6F、7A至7F以及8A至8F是分别沿着图5A至5F的线A-A′、B-B′以及C-C′的截面图。
具体实施方式
下面将参照附图更详细地描述本发明的示例性实施例。但是，本发明可以以不同的方式实施，而不应解释为限定为本发明所列的实施例。确切地说，提供这些实施例是为了使本说明书充分与完整，并向本领域技术人员充分传达本发明的范围。在说明书中，相同的附图标记在本发明的不同附图与实施例中表示相同的部分。
附图并非一定按比例绘制，在某些情况下，为了清楚地示出实施例的特征可能对比例做夸大处理。当提及第一层在第二层“上”或在衬底“上”时，其不仅涉及第一层直接形成在第二层上或在衬底上的情况，还涉及在第一层与第二层之间或在第一层与衬底之间存在第三层的情况。
图1A至1H是示出根据本发明的第一实施例的一种制造半导体器件的方法的俯视图。图2A至2H、3A至3H以及4A至4H是分别沿着图1A至1H的线A-A′、B-B′以及C-C′的截面图。
如图1A、2A、3A以及4A所示，形成底层结构21。底层结构21或者可以包括由单晶硅、多晶硅、场氧化物层、场氮化物层、着陆插塞(landing plug)等组成的多个图案，或者可以包括绝缘层。例如，底层结构21可以包括具有被器件隔离层限定的有源区的半导体衬底。此外，着陆插塞可以形成在有源区上。着陆插塞可以被层间绝缘层绝缘。
刻蚀停止层22形成在底层结构上。刻蚀停止层22可以包括氧化物、氮化物等。
多个第一牺牲层图案23形成在刻蚀停止层22上。第一牺牲层图案23可以包括氧化物或氧化硅。考虑到随后形成的图案的高度来控制第一牺牲层图案23的厚度。这里，随后形成的图案可以包括位线、存储节点接触插塞等。
可以使用第一掩模图案24刻蚀第一牺牲层图案23。第一掩模图案24是线/间隔(L/S)图案。更具体地说，第一掩模图案24是线的形式并且在线之间具有间隔。第一掩模图案24可以包括光致抗蚀剂图案与硬掩模图案。此外，可以使用光致抗蚀剂图案来图案化第一掩模图案24。如果使用硬掩模，则硬掩模可以具有多层结构。多层硬掩模可以由多晶硅、SiON、氧化物、碳化合物或其组合组成。第一掩模图案24可以是用于存储节点接触部的掩模图案。例如，第一掩模图案24可以包括要形成存储节点接触部的一部分，以及可以通过开放的沟槽在存储节点接触插塞之间形成绝缘部分。为了形成第一牺牲层图案23，可以使用SPT(间隔件图案化技术)工艺。SPT工艺能使线与间隔的数量增加到两倍。
第一掩模图案24的形状可以转移到第一牺牲层图案23。因此，第一牺牲层图案23可以是线/间隔图案。
通过在刻蚀停止层上首先形成第一牺牲层以及随后使用第一掩模图案24作为刻蚀掩模来刻蚀第一牺牲层，形成第一牺牲层图案23。在刻蚀工艺中，相对于刻蚀停止层22，第一牺牲层具有高刻蚀选择性以致刻蚀停止在刻蚀停止层22，并且第一牺牲层图案23具有垂直刻蚀形状。例如，当第一牺牲层图案23由氧化物组成，而刻蚀停止层22由氮化物组成时，基于CxFy(x＝3～5，y＝5～8)诸如C4F6、C4F、或C5F8的气体被用作刻蚀气体。此外，基于CHxFy(x＝1～5，y＝0～8)诸如CH2F2或CH3F的气体或者诸如COS、O2或SiCl4的气体可以添加作为辅助气体，或者可以添加Ar或Xe气体以稳定等离子体并且提高刻蚀选择性。此外，可以使用ICP(电感性耦合等离子体)或ECR(电子回旋共振)系统执行刻蚀工艺以防止条纹。另外，50w-500w的偏置功率可以用于刻蚀工艺以形成条纹并且实现垂直刻蚀形状。
如图1B、2B、3B以及4B所示，去除第一掩模图案24。
隔离层25形成在第一牺牲层图案23与刻蚀停止层22之上，以填充第一牺牲层图案23之间的沟槽。隔离层可以包括相对于第一牺牲层图案23具有刻蚀选择性的材料。例如，如果第一牺牲层图案23包括氧化物，则隔离层25可以包括氮化物。隔离层25可以用于位线之间的绝缘。此外，隔离层25可以在存储节点接触插塞之间绝缘。
如图1C、2C、3C与4C所示，第二掩模图案26形成在隔离层25上。第二掩模图案26是线/间隔(L/S)图案。第二掩模图案26可以包括光致抗蚀剂图案与硬掩模图案。如果第二掩模图案26包括硬掩模，则硬掩模可以使用光致抗蚀剂图案来图案化。硬掩模可以具有多层结构。多层硬掩模可以由多晶硅、SiON、氧化物、碳化合物或其组合组成。第二掩模图案26可以是用于位线的掩模图案。例如，第二掩模图案26可以包括要形成位线的部分，并且位线之间的绝缘部分被线覆盖。第二掩模图案26可以与图1A所示的第一掩模图案24正交。
使用第二掩模图案26作为刻蚀掩模来刻蚀隔离层25。随后，在隔离层25之下的第一牺牲层图案23被刻蚀。因此，形成初步隔离图案25A与牺牲图案23A。第二掩模图案26的形状可以转移到初步隔离图案25A。因此，初步隔离图案25A可以是线/间隔图案。因为第二掩模图案26与第一牺牲层图案23交叉，当俯视时牺牲层图案23A具有正方形形状。因此，初步隔离图案25A与底层牺牲图案23A交叠。
为了形成初步隔离图案25A，可以使用SPT(间隔件图案化技术)工艺。SPT工艺使线与间隔的数量能增加到两倍。此外，可以使用ICP(电感性耦合等离子体)或ECR(电子回旋共振)系统来执行刻蚀工艺以防止条纹。另外，50w-500w的偏置功率可以用于刻蚀工艺中以形成条纹并且实现垂直刻蚀形状。
在刻蚀工艺之后形成沟槽100。沟槽100也称为“镶嵌图案”。
如图1D、2D、3D以及4D所示，第二掩模图案26被去除。首先，间隔件层27可以形成在沟槽100中以及初步隔离图案25A上。随后，第二牺牲层图案28填充沟槽100并且形成在间隔件层27上以及间隔件层27之间。第二牺牲层图案28可以包括旋涂碳(SOC)。第二牺牲层图案28可以通过施加旋涂碳来形成，接着平坦化。
如图1E、2E、3E以及4E所示，第三掩模图案29形成在包括第二牺牲层图案28的所得结构之上。第三掩模图案29可以包括光致抗蚀剂图案。第三掩模图案29可以是线/间隔图案。例如，第三掩模图案29可以与初步隔离图案25A正交。第三掩模图案29是用于开放位线接触区的掩模图案。因此，第三掩模图案29可以称作为“位线接触掩模图案”并且可以是BLC线掩模图案。第三掩模图案29可以被形成以开放位线接触区以及覆盖存储节点接触插塞区。
使用第三掩模图案29作为刻蚀掩模，第二牺牲层图案28与间隔件层27被刻蚀。因此，位线接触区的第二牺牲层图案28与间隔件层27被刻蚀，以暴露底层结构21的表面30。尽管初步隔离图案25A的一部分可以通过第三掩模图案29被暴露出来，但是初步隔离图案25A不被刻蚀。更具体而言，相对于第二牺牲层图案28，初步隔离图案25A具有刻蚀选择性。间隔件层27保留在要形成存储节点接触插塞的区域。其余的间隔件层27A在位线与存储节点接触插塞之间提供绝缘。其余的间隔件层27A成为“位线间隔件”27A。底层结构的表面30用作“位线接触区”30。
如图1F、2F、3F以及4F所示，第三掩模图案29被去除。接着，其余的第二牺牲层图案28被去除。因此，沟槽(图2C中的100)再次被暴露出来，并且在每个沟槽底部的位线接触区30被暴露出来。
沟槽100中的每一个被部分地填充，以形成与位线接触区30接触的位线31。在形成位线31之后，形成填充在位线31以上的沟槽100的位线硬掩模32。形成沟槽100并且随后在沟槽100中填充位线31的上述工艺称作为镶嵌工艺。
位线31与位线硬掩模32以下面的方式形成。
首先，导电层形成在包括位线间隔件27A的所得结构之上，以填充沟槽100。随后，顺序执行CMP工艺与回蚀工艺。位线31可以包括包含金属的材料。位线31可以由多晶硅、CVDTiN、PVD TiN、PVD Co、CVD W、PVD W或其组合组成。
随后形成位线硬掩模32。位线硬掩模32填充在位线31以上的沟槽100。为了形成位线硬掩模32，可以执行CMP工艺或回蚀工艺。执行CMP工艺直到牺牲图案23A暴露在A-A′方向与B-B′方向上。结果，初步隔离图案25A的顶部被平坦化，并且隔离图案25B保留在牺牲图案23A之间。位线硬掩模32可以包括氮化物。
当位线31与位线硬掩模32如上述形成时，位线31被位线硬掩模32与位线间隔件27A包围。因此，使位线31与在位线31以上要形成的电容器以及存储节点接触插塞绝缘。此外，存储节点接触插塞将在被正方形牺牲图案23A限定的区域中形成，其通过绝缘图案25B以及位线间隔件27A彼此绝缘。
如图1G、2G、3G以及4G所示，牺牲图案23A被有选择地去除。可以通过湿法刻蚀来去除牺牲图案23A。隔离图案25B不被去除，因为相对于牺牲图案23A，隔离图案25B具有刻蚀选择性。当牺牲图案23A被去除时，刻蚀停止层22被暴露出来。如果牺牲图案23A包括氧化物并且隔离图案25B包括氮化物，则使用当氧化物层被湿法刻蚀时相对于氮化物层具有高刻蚀比的刻蚀溶液来执行刻蚀工艺。例如，可以使用BOE(缓冲氧化物刻蚀剂)、HF(氢氟酸)或稀释的HF。
为了去除牺牲图案23A，除了湿法刻蚀以外可以使用干法刻蚀。例如，基于CxFy(x＝3～5，y＝5～8)诸如C4F6、C4F或C5F8的气体被用作刻蚀气体。此外，可以添加基于CHxFy(x＝1～5，y＝0～8)诸如CH2F2或CH3F的气体、或者诸如COS、O2或SiCl4的气体，或者可以添加Ar或Xe气体以稳定等离子体并且提高刻蚀选择性。
当牺牲图案23A如上述被去除时，形成用于存储节点接触插塞的间隔。这些间隔被称作为存储节点接触孔101。
随后，刻蚀停止层22在存储节点接触孔101的底部被刻蚀，以暴露出底层结构21的表面。
如图1H、2H、3H以及4H所示，存储节点接触插塞33形成在存储节点接触孔中。经由一系列工艺形成存储节点接触插塞33，这些工艺包括牺牲图案的形成、隔离图案的形成、牺牲图案的去除、以及存储节点接触孔101的填充。这一系列工艺称作为镶嵌工艺。更具体而言，不用必须使用孔型接触掩模就可以形成存储节点接触插塞33。
为了形成存储节点接触插塞33，导电层被沉积以填充存储节点接触孔101。在存储节点接触孔101中沉积导电层之后，可以使用CMP工艺或回蚀工艺来执行隔离工艺。通过执行隔离工艺形成存储节点接触插塞33。存储节点接触插塞33具有通过位线间隔件27A与隔离图案25B来绝缘的正方形接触形状。
存储节点接触插塞33可以由多晶硅、CVD TiN、PVD TiN、PVD Co、CVD W、PVDW或其组合组成。
根据上述第一实施例，使用镶嵌工艺形成位线31与存储节点接触插塞33。
图5A至图5F是示出根据本发明的第二实施例的制造半导体器件的方法的俯视图。图6A至6F、7A至7F以及8A至8F是分别沿着图5A至5F的线A-A′、B-B′以及C-C′的截面图。
如图5A、6A、7A以及8A所示，形成底层结构41。底层结构或者可以包括由单晶硅、多晶硅、场氧化物层、场氮化物层、着陆插塞等组成的多个图案，或可以包括绝缘层。例如，底层结构41可以包括具有由器件隔离层限定的有源区的半导体衬底。此外，着陆插塞可以形成在有源区上。可以通过层间绝缘层来绝缘着陆插塞。
第一绝缘层42与第二绝缘层43形成在底层结构41上。第一绝缘层42可以包括氧化物层，以及第二绝缘层43可以包括氮化物层。通过湿法刻蚀来刻蚀第一绝缘层42，从而刻蚀的第一绝缘层42增加存储节点接触插塞与有源区之间的接触区。第二绝缘层43用作刻蚀停止层。
第二绝缘层43与第一绝缘层42被刻蚀以形成位线接触孔。位线接触间隔件44形成在位线接触孔的侧壁上，以及在形成位线接触间隔件44之后，位线接触插塞45形成在位线接触孔中。硬掩模层可以用来形成位线接触孔，并且可以通过位线接触掩模被图案化。位线接触掩模可以由光致抗蚀剂层组成。硬掩模层可以包括非晶碳层与氮氧化硅。位线接触间隔件44可以包括氮化物层。位线接触插塞45可以包括Ti、TiN、WN、WSix、W等。为了形成位线接触插塞45，用于位线接触插塞的导电层被沉积，并且可以随后执行回蚀或CMP工艺。位线接触间隔件44可以被省略。
在形成位线接触插塞45的第二绝缘层43上，形成牺牲层图案46。牺牲层图案46通过沟槽48彼此隔离。牺牲层图案46可以包括氧化物或氧化硅。考虑到随后形成的图案的高度来控制牺牲层图案46的厚度。这里，随后形成的图案可以包括位线或存储节点接触插塞。
可以使用具有线/间隔(L/S)图案形状的第一掩模图案47作为刻蚀掩模来形成牺牲层图案46。第一掩模图案47的形状可以转移到牺牲层图案46。因此，牺牲层图案46可以是线/间隔图案。第一掩模图案47是线的形式并且在线之间具有间隔。第一掩模图案47可以包括光致抗蚀剂图案与硬掩模图案。可以使用光致抗蚀剂图案来图案化硬掩模。硬掩模可以具有多层结构。多层硬掩模可以由多晶硅、SiON、氧化物、碳化合物或其组合组成。第一掩模图案47可以称作位线掩模。例如，可以形成第一掩模图案47，使得位线之间的绝缘部分通过线来覆盖，以及一部分可以通过开放其中要形成位线的间隔来形成。为了形成牺牲层图案46，可以使用SPT(间隔件图案化技术)工艺，SPT工艺能使线与间隔件的数量增加到两倍。
在形成牺牲层图案46的刻蚀工艺中，相对于氮化物层，牺牲层图案46具有高刻蚀选择性以致刻蚀停止在第二绝缘层43，并且所得牺牲层图案具有垂直刻蚀形状。可以使用CCP(电容性耦合等离子体)系统以形成垂直刻蚀形状。如果牺牲层图案46由氧化物组成并且第二绝缘层43由氮化物组成，则基于CxFy(x＝3～5，y＝5～8)诸如C4F6、C4F或C5F8的气体被用作刻蚀气体。此外，可以添加基于CHxFy(x＝1～5，y＝0～8)诸如CH2F2或CH3F的气体或者诸如COS、O2或SiCl4的气体作为辅助气体，或者可以添加Ar或Xe气体以稳定等离子体并且提高刻蚀选择性。此外，可以使用ICP(电感性耦合等离子体)或ECR(电子回旋共振)系统来执行刻蚀以防止条纹。另外，50w-500w的偏置功率可以用于形成条纹并且实现垂直刻蚀形状。
如图5B、6B、7B以及8B所示，第一掩模图案47被去除。位线间隔件49形成在牺牲层图案46的侧壁上。位线间隔件49可以包括氮化物层。为了形成位线间隔件49，氮化物层可以被沉积，并且可以随后执行回蚀工艺。除了氮化物层以外，具有氧化物层、氧化物层/氮化物层的双层、氮化物层/氧化物层/氮化物层的三层、或氮化物层/空隙/氮化物层结构的间隔件可以形成为位线间隔件49，以减少位线寄生电容(Cb)。
填充沟槽48一部分的位线50形成在包括位线间隔件49的所得结构之上。为了形成位线50，导电层被填充，并且随后顺序执行CMP工艺与回蚀工艺。位线50可以包括包含金属的材料。位线50可以由CVD TiN、PVD TiN、PVD Co、CVD W、PVD W、或其组合组成。在回蚀工艺中，可以使用Cl2、NF3、SF6、HBr、Ar、O2或CF4气体来执行干法刻蚀。可选地，可以使用硫酸或过氧化氢执行湿法刻蚀，或者可以执行干法刻蚀与湿法刻蚀的组合。
形成位线50之后，形成位线硬掩模51。位线硬掩模51填充在位线50以上的沟槽48。为了形成位线硬掩模51，可以执行CMP工艺或回蚀工艺。
如上所述，使用第一掩模图案47形成牺牲层图案46的工艺与填充位线50的工艺称作镶嵌位线工艺。
如图5C、6C、7C以及8C所示，形成第二掩模图案52。第二掩模图案是线/间隔(L/S)图案。第二掩模图案52可以包括光致抗蚀剂图案和硬掩模。如果第二掩模图案52包括硬掩模，则可以使用光致抗蚀剂图案来图案化硬掩模。硬掩模可以具有多层结构。多层硬掩模可以由多晶硅、SiON、氧化物、碳化合物或其组合组成。第二掩模图案52可以是用于位线的掩模图案。例如，形成第二掩模图案52，使得其中要形成存储节点接触插塞的一部分通过线来覆盖，并且通过间隔来开放存储节点接触插塞之间的绝缘部分。第二掩模图案52可以与图6A、7A以及8A所示的第一掩模图案46正交。
使用第二掩模图案52作为刻蚀掩模，形成牺牲层图案46。结果，形成牺牲层图案46A并且通过孔46B彼此隔离。当刻蚀牺牲层图案46时，基于CxFy(x＝3～5，y＝5～8)诸如C4F6、C4F或C5F8的气体被用作刻蚀气体。此外，可以添加基于CHxFy(x＝1～5，y＝0～8)诸如CH2F2或CH3F的气体或者诸如COS、O2或SiCl4的气体作为辅助气体，或者可以添加Ar或Xe气体以稳定等离子体并且提高刻蚀选择性。此外，可以使用ICP(电感性耦合等离子体)或ECR(电子回旋共振)系统来执行刻蚀工艺以防止条纹。另外，可以使用50w-500w的偏置功率来执行刻蚀工艺，以形成条纹并且实现垂直刻蚀形状。孔46B是正方形孔。
如图5D、6D、7D以及8D所示，去除第二掩模图案52。
隔离层53形成在包括牺牲层图案46A与孔46B的所得结构之上，以填充在牺牲层图案46A之间的孔46B，并且在形成隔离层53之后执行平坦化工艺。隔离层53可以包括相对于牺牲层图案46A具有刻蚀选择性的材料。如果牺牲层图案46A包括氧化物，则隔离层53可以包括氮化物。隔离层53可以在位线之间绝缘。另外，隔离层53可以在存储节点接触插塞之间绝缘。
如图5E、6E、7E以及8E所示，牺牲层图案46A被有选择地去除。可以通过湿法刻蚀来去除牺牲层图案。隔离层53不被刻蚀，因为其以牺牲层图案46A具有刻蚀选择性。此外，当牺牲层图案46A被去除时，第二绝缘层43被暴露出来。BOE(缓冲氧化物刻蚀剂)、HF或稀释的HF可以用作刻蚀溶液，当氧化物被湿法刻蚀时所述刻蚀溶液相对于氮化物层有高刻蚀选择性。也可以通过干法刻蚀来去除牺牲层图案46A。
当牺牲层图案46A如上所述被去除时，形成用于存储节点接触插塞的间隔。这些间隔称作存储节点接触孔54。
在去除牺牲层图案46A之后，氮化物层可以沉积到的厚度，以形成氮化物层间隔件来阻止存储节点接触插塞与位线之间的短路。
随后，第二绝缘层43与第一绝缘层42被刻蚀，以暴露出底层结构41的表面。随后，第一绝缘层42的暴露出来的侧壁被各向异性刻蚀。因此，可以使存储节点接触孔54的底部54A变宽，并且可以增加底层结构41与存储节点接触插塞之间的接触面积。
如图5F、6F、7F以及8F所示，导电层填充在存储节点接触孔54中，并且随后执行隔离工艺。结果，形成存储节点接触插塞55。当执行如上所述隔离工艺时，形成由间隔件层49以及隔离层53绝缘的、正方形的存储节点接触插塞55。存储节点接触插塞55可以由多晶硅、CVD TiN、PVD TiN、PVD Co、CVD W、PVD W或其组合组成。
如上所述，通过执行使用第二掩模图案52形成牺牲层图案46A的工艺、填充隔离层53的工艺、形成存储节点接触插塞54的工艺以及填充存储节点接触插塞55的工艺，来形成存储节点接触插塞55。
根据如上所述的第二实施例，使用镶嵌工艺形成位线50。另外，使用镶嵌工艺形成存储节点接触插塞55。更具体而言，使用第二掩模图案52和镶嵌工艺形成存储节点接触插塞55，而不是使用孔型接触掩模形成存储节点接触插塞55。
根据本发明的半导体器件可以包括在存储器单元和存储器单元阵列中。位线与字线可以基于与存储器单元阵列连接的列译码器和行译码器施加的电压来存储或输出数据。
根据本发明的存储器单元阵列可以包括在存储器器件中。存储器器件可以包括存储器单元阵列、行译码器、列译码器以及读出放大器。行译码器从存储器单元阵列的字线中选择与要执行读操作或写操作的存储单元一致的字线，并且行译码器传输字线选择信号到半导体存储器单元阵列。列译码器从存储器单元阵列的位线中选择与要执行读操作或写操作的存储单元一致的位线，并且列译码器传输位线选择信号到存储器单元。另外，读出放大器感测通过行译码器和列译码器选择并且存储在存储器单元中的数据。
根据本发明的存储器器件可以应用于、但不限制于：DRAM(动态随机存取存储器)、SRAM(静态随机存取存储器)、快闪存储器、FeRAM(铁电随机存取存储器)、MRAM(磁性随机存取存储器)、PRAM(相变随机存取存储器)等。
上述存储器器件可以主用应用于台式计算机、笔记本型计算机以及用在服务器中的计算存储器、以及各种规格的图形存储器和移动存储器。另外，存储器器件不仅可以应用于便携式存储介质，诸如记忆棒、MMC、SD、CF、x维图像卡以及USB闪存器件，而且可以应用于各种数字应用，包括MP3P、PMP、数码相机、摄像机以及移动电话。此外，存储器器件可以应用于半导体器件产品、MCP(多芯片封装)、DOC(芯片上的磁盘)、嵌入式器件等。而且，存储器器件也可以应用在用于各种应用的CIS(CMOS图像传感器)，包括手机照相机、网络照相机、以及为医学使用的小型摄影系统。
根据本发明存储器器件可以用在存储器模块中。存储器器件包括安装在模块衬底上的多个存储器器件、指令链路和数据链路，指令链路使存储器器件能从外部控制器接收控制信号(地址信号、指令信号、或点击信号)，数据链路与存储器器件连接以传输数据。这里，指令链路与数据链路能够以与用于现有的半导体模块的那些方式相同或相似的方式形成。在存储器模块中，存储器器件可以安装在模块衬底的前侧上，存储器器件也可以安装在模块衬底的后侧上。更具体而言，存储器器件可以安装在模块衬底的一个或两个侧面上，并且安装的存储器器件的数量不限。另外，不具体限制模块衬底的材料与结构。
根据本发明存储器模块可以用在存储器系统中，存储器系统包括至少一个具有多个安装其上的存储器器件的存储器模块和控制器，控制器在外部系统之间提供双向接口以控制存储器模块的操作。
根据本发明的存储器系统可以用在电子单元中，电子单元包括存储器系统和与其电连接的处理器。这里，处理器包括CPU(中央处理单元)、MPU(微处理器单元)、MCU(微控制器单元)、GPU(图形处理单元)以及DSP(数字信号处理器)。这里，CPU或MPU是多个控制单元(CU)的形式，其以ALU(算术逻辑单元)读取与分析指令以控制每个单元。如果处理器是CPU或MPU，则电子单元优选地包括计算机器件或移动设备。此外，GPU是用于图形处理的CPU，用来计算具有小数点的数字并且用于在屏幕上实时绘制图形。如果处理器是GPU，电子单元优选地包括图形器件。此外，DSP指如下处理器：其高速地将模拟信号(如声音)转换为数字信号并且计算术字信号，或再次将数字信号转换为模拟信号。DSP可以计算数字数值。如果处理器是DSP，电子单元优选地包括声音和图像器件。另外，处理器包括APU(加速处理器单元)，其具有CPU与GPU组合的形式并且执行图形卡的作用。
根据本发明，使用镶嵌工艺而并不使用孔型接触掩模和位线刻蚀工艺来形成存储节点接触插塞和位线，由此提高高度集成半导体器件的制造产量。
尽管参照具体实施例描述了本发明，但是显然对本领域技术人员而言，在不脱离所附权利要求所限定的本发明的精神与范围下，可以进行各种变化与修改。

Claims (11)

1.一种制造半导体器件的方法，所述方法包括：
在底层结构之上，形成通过多个沟槽彼此隔离的多个隔离图案；
形成填充在所述沟槽中的多个导线；
通过去除所述隔离图案的第一部分来形成接触孔，其中，通过所述多个导线以及在去除隔离图案的第一部分之后留下的隔离图案的第二部分来限定接触孔；以及
形成填充在所述接触孔中的插塞，
其中，所述隔离图案具有线的形式，每一个都包括第一层和相对于所述第一层具有刻蚀选择性的第二层的层叠。
2.如权利要求1所述的方法，其中，所述形成接触孔包括：
在所述导线与所述隔离图案之上，形成与所述导线正交的掩模图案；以及
使用所述掩模图案作为刻蚀掩模来刻蚀所述隔离图案的第一部分。
3.如权利要求1所述的方法，其中，所述接触孔具有正方形形状。
4.如权利要求1所述的方法，其中，所述第一层包括氮化物，并且所述第二层包括氧化物。
5.如权利要求1所述的方法，其中，在形成所述接触孔时，通过湿法刻蚀或干法刻蚀来去除所述第二层。
6.如权利要求1所述的方法，其中，所述底层结构包括有源区、半导体衬底与着陆插塞中的至少一个。
7.如权利要求1所述的方法，还包括：
在形成所述多个导线之前，在所述沟槽的侧壁上形成间隔件。
8.如权利要求1所述的方法，其中，所述导线包括位线，并且所述插塞包括存储节点接触插塞。
9.如权利要求1所述的方法，所述方法还包括，在形成所述多个导线之前：
在所述沟槽的侧壁和底表面以及所述隔离图案上形成间隔件层；
形成填充在具有所述间隔件层的所述沟槽中的第二牺牲层图案；
在包括所述第二牺牲层图案的所得结构之上形成位线接触掩模图案；以及
使用所述位线接触掩模图案作为刻蚀掩模来刻蚀所述第二牺牲层图案和所述间隔件层，
其中，所述位线接触掩模图案与所述第一层正交。
10.如权利要求9所述的方法，其中，被刻蚀的第二牺牲层图案和被刻蚀的间隔件层暴露用作位线接触区的所述底层结构的表面。
11.如权利要求10所述的方法，其中，所述位线接触掩模图案形成为开放所述位线接触区以及覆盖将要形成所述插塞的区域。
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