CN102956617A - 零层光刻对准标记的制造方法 - Google Patents

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Abstract

本发明公开了一种零层光刻对准标记的制造方法，包括步骤：1)形成零层光刻对准标记图形；2)倒梯形沟槽的刻蚀；3)非选择性外延生长，在沟槽内形成孔洞；4)化学机械研磨硅片表面；5)刻蚀掉孔洞上方的硅，将孔洞暴露出来，作为零层光刻对准标记。该方法利用非选择性外延生长和化学机械研磨工艺来形成零层光刻对准标记，不仅改善了超结器件的对准精确度，还同时节约了器件的制造成本。

Description

零层光刻对准标记的制造方法
技术领域
本发明涉及半导体制造领域，特别是涉及一种零层光刻对准标记的制造方法。
背景技术
在超结器件(SUPER JUNCTION)的制程中，需要通过外延工艺，在深沟槽中填充外延层，产生PN结的交替层。随着深沟槽的深宽比越来越大，若采用选择性外延工艺，容易在顶部出现孔洞，因此，目前通常采用非选择性外延工艺，再加上化学机械研磨工艺的方法。该方法能有效地去除孔洞，但是由于非选择性外延不需要硬掩膜(如氮化硅、氧化硅等)，从而导致零层光刻对准标记因没有介质层的填充物，而在外延(EPI)和化学机械研磨(CMP)后消失，同时，由于非选择性外延生长的硅材质与硅衬底相同，因此后续的几层结构，光刻都无法对准。
发明内容
本发明要解决的技术问题是提供一种零层光刻对准标记的制造方法，它可以提高超结器件的对准精确度，并能节约器件的制造成本。
为解决上述技术问题，本发明的零层光刻对准标记的制造方法，包括以下步骤：
1)形成零层光刻对准标记图形；
2)在硅片上刻蚀出倒梯形沟槽；
3)进行非选择性外延生长，在所述沟槽内形成孔洞；
4)化学机械研磨硅片表面；
5)刻蚀掉孔洞上方的硅，将孔洞暴露出来，作为零层光刻对准标记。
本发明利用非选择性外延生长和化学机械研磨工艺来形成零层光刻对准标记，用于后续工艺结构的光刻对准，如此不仅克服了现有工艺的缺陷，改善了超结器件的对准精确度，而且还能节约器件的制造成本，可以广泛应用于超结器件和所有包含外延工艺的器件的制造。
附图说明
图1是本实施例中，零层光刻对准标记图形的形成示意图；
图2是本实施例中，倒梯形沟槽的形成示意图；
图3是本实施例中，非选择性外延生长后的示意图；
图4是本实施例中，化学机械研磨后的示意图；
图5是本实施例中，硅回刻后形成零层光刻对准标记的示意图。
图中附图标记说明如下：
1：硅衬底
2：光刻胶
3：沟槽
4：硅外延
5：孔洞
6：零层光刻对准标记
具体实施方式
为对本发明的技术内容、特点与功效有更具体的了解，现结合图示的实施方式详述如下：
本实施例的零层光刻对准标记的制造方法，具体步骤如下：
步骤1，在硅衬底1上涂覆一层光刻胶2，曝光显影，形成零层光刻对准标记图形，如图1所示。光刻胶2的厚度由零层光刻对准标记的深度决定。
该步也可以通过硬掩膜工艺来形成零层光刻对准标记图形，但由于其成本比较高，所以一般不采用。
步骤2，通过干法刻蚀工艺，在硅衬底1上刻蚀出一个倒梯形轮廓的沟槽3，如图2所示。沟槽3的底部尺寸大于顶部尺寸，且两者的差值应该尽量大。沟槽3的深度可以比较深，以使后续化学机械研磨后形成的零层光刻对准标记具有较高的清晰度。
步骤3，去除光刻胶2，并通过干法和湿法工艺(也可以用纯湿法工艺)清洗硅片，去除前述步骤中的多余产物和硅片上的缺陷。
步骤4，对硅片进行非选择性外延生长，硅外延4的材质与硅衬底1相同。
由于沟槽3呈倒梯形，在外延的生长过程中，沟槽3的顶部尺寸较小，容易封口，而下部尺寸较大，封口后来不及长满，从而在沟槽3的内部形成长形的孔洞5，如图3所示。通过测量断面，可以计算出孔洞5的位置和大小(孔洞5的宽度和高度一般要求在500埃以上)。
步骤5，通过化学机械研磨，将外延后的硅衬底1表面磨平坦化。
由于非选择性外延生长的硅材质与硅衬底1相同，因此化学机械研磨的速率不会有差别。
化学机械研磨量到孔洞5以上2000埃左右(可以更厚，但考虑到成本和工艺控制能力，2K
Figure BDA0000087956380000031
比较合理)。
步骤6，通过干法回刻方法，将孔洞5以上2000埃左右的硅刻蚀掉，同时加入过刻蚀，将孔洞5彻底暴露出来；清洗硅片，暴露出来的孔洞就成为零层光刻对准标记6。该零层光刻对准标记6的高度和宽度可以通过调节倒梯形轮廓的沟槽3的角度和深度来进行调节。

Claims (6)

1.一种零层光刻对准标记的制造方法，其特征在于，包括以下步骤：
1)形成零层光刻对准标记图形；
2)在硅片上刻蚀出倒梯形沟槽；
3)进行非选择性外延生长，在所述沟槽内形成孔洞；
4)化学机械研磨硅片表面；
5)刻蚀掉孔洞上方的硅，将孔洞暴露出来，作为零层光刻对准标记。
2.如权利要求1所述的方法，其特征在于，步骤1)中，采用光刻工艺形成零层光刻对准标记图形。
3.如权利要求1所述的方法，其特征在于，步骤2)中，采用干法刻蚀工艺进行沟槽的刻蚀。
4.如权利要求1所述的方法，其特征在于，步骤3)中，所述孔洞的宽度和高度均大于等于500埃。
5.如权利要求1所述的方法，其特征在于，步骤4)中，化学机械研磨量到孔洞以上2000埃。
6.如权利要求1所述的方法，其特征在于，步骤5)中，采用干法回刻工艺刻蚀孔洞上方的硅。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102856164A (zh) * 2012-09-07 2013-01-02 无锡华润上华科技有限公司 一种提高对位标记清晰度的方法
CN104281020A (zh) * 2013-07-08 2015-01-14 无锡华润上华科技有限公司 一种改善光刻对位能力的方法
CN112599500A (zh) * 2020-12-15 2021-04-02 长江存储科技有限责任公司 半导体器件及其制备方法
CN112614823A (zh) * 2020-12-15 2021-04-06 长江存储科技有限责任公司 半导体器件及其制备方法
CN116913897A (zh) * 2023-06-08 2023-10-20 荣芯半导体(淮安)有限公司 一种半导体结构及其形成方法、相关器件

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5926720A (en) * 1997-09-08 1999-07-20 Lsi Logic Corporation Consistent alignment mark profiles on semiconductor wafers using PVD shadowing
US20020102811A1 (en) * 2001-01-30 2002-08-01 Farrow Reginald Conway Alignment mark fabrication process to limit accumulation of errors in level to level overlay
US6864152B1 (en) * 2003-05-20 2005-03-08 Lsi Logic Corporation Fabrication of trenches with multiple depths on the same substrate
CN1780727A (zh) * 2003-03-31 2006-05-31 美国平达系统公司 用于微光学元件的保形涂层
CN101958237A (zh) * 2009-07-16 2011-01-26 上海华虹Nec电子有限公司 形成光刻对准标记的方法
CN102034685A (zh) * 2009-09-24 2011-04-27 上海华虹Nec电子有限公司 外延后光刻对准零层标记的方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5926720A (en) * 1997-09-08 1999-07-20 Lsi Logic Corporation Consistent alignment mark profiles on semiconductor wafers using PVD shadowing
US20020102811A1 (en) * 2001-01-30 2002-08-01 Farrow Reginald Conway Alignment mark fabrication process to limit accumulation of errors in level to level overlay
CN1780727A (zh) * 2003-03-31 2006-05-31 美国平达系统公司 用于微光学元件的保形涂层
US6864152B1 (en) * 2003-05-20 2005-03-08 Lsi Logic Corporation Fabrication of trenches with multiple depths on the same substrate
CN101958237A (zh) * 2009-07-16 2011-01-26 上海华虹Nec电子有限公司 形成光刻对准标记的方法
CN102034685A (zh) * 2009-09-24 2011-04-27 上海华虹Nec电子有限公司 外延后光刻对准零层标记的方法

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102856164A (zh) * 2012-09-07 2013-01-02 无锡华润上华科技有限公司 一种提高对位标记清晰度的方法
CN102856164B (zh) * 2012-09-07 2016-04-13 无锡华润上华科技有限公司 一种提高对位标记清晰度的方法
CN104281020A (zh) * 2013-07-08 2015-01-14 无锡华润上华科技有限公司 一种改善光刻对位能力的方法
CN112599500A (zh) * 2020-12-15 2021-04-02 长江存储科技有限责任公司 半导体器件及其制备方法
CN112614823A (zh) * 2020-12-15 2021-04-06 长江存储科技有限责任公司 半导体器件及其制备方法
CN116913897A (zh) * 2023-06-08 2023-10-20 荣芯半导体(淮安)有限公司 一种半导体结构及其形成方法、相关器件
CN116913897B (zh) * 2023-06-08 2024-01-23 荣芯半导体(淮安)有限公司 一种半导体结构及其形成方法、相关器件

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