CN102843877B - 印刷线路板和用于制造印刷线路板的方法 - Google Patents

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Abstract

本发明涉及印刷线路板和用于制造印刷线路板的方法。用于制造印刷线路板的方法包括：将第一芯基板和第二芯基板贴合，在第一芯基板的表面上形成第一上堆积层，在第二芯基板的表面上形成第二上堆积层，将第一芯基板和第二芯基板相互分离，将形成在第一芯基板上的第一上堆积层和形成在第二芯基板上的第二上堆积层贴合，在第一芯基板的相反的表面上形成第一下堆积层，在第二芯基板的相反的表面上形成第二下堆积层，以及将第一上堆积层和第二上堆积层分离。

Description

印刷线路板和用于制造印刷线路板的方法
相关申请的交叉引用
本申请基于并要求于2011年6月24日提交的美国专利申请No.61/500,913的优先权，其全部内容通过引用包含于此。
技术领域
本发明涉及在芯基板的两个表面上具有堆积层的印刷线路板和用于制造这种印刷线路板的方法。
背景技术
在日本特开2010-87524中，使用堆积层法在增强基板上形成层叠配线部，并且通过从增强基板移除层叠配线部来制造印刷线路板。日本特开2004-95851在其图1的6和9中说明了在芯基板的上表面和下表面上形成堆积层。另外，芯基板的上表面和下表面上的绝缘层的数量相同。这些公开的全部内容通过引用包含于此。
发明内容
根据本发明的一个方面，一种用于制造印刷线路板的方法，包括：将第一芯基板和第二芯基板贴合；在所述第一芯基板的表面上形成第一上堆积层；在所述第二芯基板的表面上形成第二上堆积层；将所述第一芯基板和所述第二芯基板相互分离；将形成在所述第一芯基板上的第一上堆积层和形成在所述第二芯基板上的第二上堆积层贴合；在所述第一芯基板的相反的表面上形成第一下堆积层；在所述第二芯基板的相反的表面上形成第二下堆积层；以及将所述第一上堆积层和所述第二上堆积层分离。
根据本发明的另一个方面，一种印刷线路板，包括：芯基板，具有第一表面和位于所述第一表面的相反侧的第二表面；上堆积层，形成在所述芯基板的第一表面上，并具有最外侧树脂绝缘层；以及下堆积层，形成在所述芯基板的第二表面上，并具有最外侧树脂绝缘层，其中，所述上堆积层的最外侧树脂绝缘层包括与所述下堆积层的最外侧树脂绝缘层的材料不同的材料。
根据本发明的另一个方面，一种印刷线路板，包括：芯基板，具有第一表面和位于所述第一表面的相反侧的第二表面；上堆积层，形成在所述芯基板的第一表面上，并包括多个树脂绝缘层；以及下堆积层，形成在所述芯基板的第二表面上，并包括至少一个树脂绝缘层，其中，所述上堆积层中的多个树脂绝缘层包括最外侧树脂绝缘层，所述下堆积层中的至少一个树脂绝缘层包括最外侧树脂绝缘层，以及所述上堆积层中的多个树脂绝缘层的层数比所述下堆积层中的至少一个树脂绝缘层的层数大。
附图说明
通过参考以下结合附图的详细说明，将容易获得并且更好地理解本发明的更全面的发明点和本发明的许多优点，其中：
图1的(A)~(F)是示出根据本发明第一实施例的用于制造印刷线路板的方法的步骤的图；
图2的(A)~(D)是示出根据第一实施例的用于制造印刷线路板的方法的步骤的图；
图3的(A)~(C)是示出根据第一实施例的用于制造印刷线路板的方法的步骤的图；
图4的(A)~(C)是示出根据第一实施例的用于制造印刷线路板的方法的步骤的图；
图5的(A)~(B)是示出根据第一实施例的用于制造印刷线路板的方法的步骤的图；
图6的(A)~(B)是示出根据第一实施例的用于制造印刷线路板的方法的步骤的图；
图7的(A)~(B)是示出根据第一实施例的用于制造印刷线路板的方法的步骤的图；
图8的(A)~(B)是示出根据第一实施例的用于制造印刷线路板的方法的步骤和印刷线路板的图；
图9的(A)~(B)是根据第一实施例的印刷线路板的应用示例的图；
图10的(A)~(B)是示出根据第一实施例的变形例的用于制造印刷线路板的方法的步骤的图；
图11的(A)~(B)是示出根据第一实施例的变形例的用于制造印刷线路板的方法的步骤的图；
图12是要在第一实施例的变形例中使用的预浸料坯的平面图；
图13的(A)~(D)是示出根据第二实施例的用于制造印刷线路板的方法的步骤的图；
图14的(A)~(C)是示出根据第二实施例的用于制造印刷线路板的方法的步骤的图；
图15的(A)~(C)是示出根据第二实施例的用于制造印刷线路板的方法的步骤的图；
图16是示出根据第二实施例的用于制造印刷线路板的方法的步骤的图；
图17的(A)~(B)是示出根据第二实施例的用于制造印刷线路板的方法的步骤的图；
图18的(A)~(B)是示出根据第二实施例的用于制造印刷线路板的方法的步骤的图；
图19的(A)~(B)是示出根据第二实施例的用于制造印刷线路板的方法的步骤的图；
图20的(A)~(B)是示出根据第二实施例的印刷线路板及其应用示例的图；
图21是示出印刷线路板的翘曲的图；以及
图22的(A)~(C)是示出用于制造芯基板的方法和芯基板的图。
具体实施方式
现在将参考附图说明实施例，其中，在所有附图中，相同的附图标记表示相对应或相同的元件。
第一实施例
图8的(B)示出根据本发明第一实施例的印刷线路板10的截面图。图9的(A)示出具有焊料凸块的印刷线路板10X。图9的(B)是印刷线路板10的应用示例。印刷线路板10具有芯基板30、形成在芯基板的第一表面30F上的上堆积层(第一堆积层)50A、形成在芯基板的第二表面30S上的下堆积层(第二堆积层)50B。在绝缘基板(树脂基板)20的第一表面30F上形成导电层22U。导电层22U具有导电电路34A和通孔导体上的覆盖电路29U。在芯基板30的第二表面上形成导电层22D。导电层22D具有导电电路34B和通孔导体上的覆盖电路29D。导电层22U和导电层22D通过通孔导体36连接。芯基板30由绝缘基板20、位于绝缘基板上的导电层22U、22D以及通孔导体36形成。芯基板的第一表面与绝缘基板的第一表面相对应，以及芯基板的第二表面与绝缘基板的第二表面相对应。
第一堆积层具有位于芯基板上的树脂绝缘层50U和位于树脂绝缘层50U上的最外侧树脂绝缘层150U。而且，第一堆积层具有位于树脂绝缘层50U上的导电层58U和位于最外侧树脂绝缘层150U上的导电层158U。导电层58U包括导电电路58M和通路连接区58L。树脂绝缘层50U具有通路导体60U，并且导电层22U和导电层58U通过通路导体60U连接。另外，最外侧树脂绝缘层150U具有通路导体160U，并且导电层58U和导电层158U通过通路导体160U连接。导电层158U包括通路连接区158L。
第二堆积层具有位于芯基板上的最外侧树脂绝缘层150D和位于最外侧树脂绝缘层150D上的导电层258D。导电层258D包括导电电路258和通路连接区258L。最外侧树脂绝缘层150D具有通路导体260D，并且芯基板上的导电层22D和导电层258D通过通路导体260D连接。
在第一实施例中，在第二堆积层上形成阻焊剂70以暴露用于与母板连接的端子260T。不在第一堆积层上形成阻焊剂。暴露第一堆积层的最外侧树脂绝缘层150U的上表面。通路导体160U和通路导体周围的通路连接区158L用作用于安置IC芯片的焊盘。在第一实施例中，不在第一堆积层的最外侧树脂绝缘层150U上形成导电电路，并且仅利用通路连接区形成导电层158U。
由于第一堆积层中树脂绝缘层的数量大于第二堆积层中树脂绝缘层的数量，因而印刷线路板10可能如图21所示翘曲。通过仅在第二堆积层上形成阻焊层，减小了如图21所示的翘曲。
在焊盘上形成焊料凸块76A，并且在端子上形成焊料凸块76B(图9的(A))。上堆积层与第一堆积层相对应，以及下堆积层与第二堆积层相对应。在根据第一实施例的印刷线路板中，第一堆积层和第二堆积层中的树脂绝缘层的数量不同。然后，将IC芯片90安装在第一堆积层上，并且经由形成在第二堆积层上的端子260T将印刷线路板10安装在母板上。由于将IC芯片安装在第一堆积层上，因而在第一堆积层中形成的配线和通路导体的数量大于在第二堆积层中形成的配线和通路导体的数量。
在第一实施例中，根据所需的配线和通路导体的数量来确定树脂绝缘层的数量。第一堆积层中树脂绝缘层的数量大于第二堆积层中树脂绝缘层的数量。在第一实施例中，印刷线路板的第二堆积层中的强度提高了。结果，根据第一实施例的印刷线路板与母板的连接可靠性较高。由于在印刷线路板薄的情况下电力快速供给至IC芯片，因而根据第一实施例的印刷线路板适合用作安装高速IC芯片的印刷线路板。而且，由于树脂绝缘层的数量小，因而印刷线路板中的翘曲或起伏减小了。另外，由于使上堆积层变得平坦，因而增强了IC芯片的安装可靠性。
第一堆积层中的树脂绝缘层的数量和第二堆积层中树脂绝缘层的数量之间的差优选为1。如果差是2以上，则芯基板的上下表面变得不平衡，并且难以设计电路。
由于第一堆积层连接至IC芯片，并且第二堆积层连接至母板，因而第一堆积层的最外侧树脂绝缘层的材料优选为与第二堆积层的最外侧树脂绝缘层的材料不同。第一堆积层的最外侧树脂绝缘层的诸如热膨胀系数(CTE)和弹性模量等的物理特性优选为与IC芯片的物理特性接近，以及第二堆积层的最外侧树脂绝缘层的诸如热膨胀系数和弹性模量等的物理特性优选为与母板的物理特性接近。在印刷线路板10和IC芯片之间以及在印刷线路板10和母板之间的连接可靠性增强了。另外，在印刷线路板10的树脂绝缘层和导电层中很少发生破裂。因此，第一堆积层的最外侧树脂绝缘层的CTE优选为小于第二堆积层的最外侧树脂绝缘层的CTE。第一堆积层的最外侧树脂绝缘层的弹性模量优选为大于第二堆积层的最外侧树脂绝缘层的弹性模量。具体地，第一堆积层的最外侧树脂绝缘层包含诸如玻璃布等的增强材料，以及第二堆积层的最外侧树脂绝缘层不包含诸如玻璃布等的增强材料。优选S玻璃作为玻璃布的材料。可选地，第一堆积层和第二堆积层的最外侧树脂绝缘层可以包含诸如二氧化硅等的无机颗粒，并且第一堆积层的最外侧树脂绝缘层中二氧化硅的量大于第二堆积层的最外侧树脂绝缘层中二氧化硅的量。第一堆积层的最外侧树脂绝缘层中的无机颗粒优选为包括较大直径的无机颗粒和较小直径的无机颗粒，而第二堆积层的最外侧树脂绝缘层中的无机颗粒优选为包括较大直径的无机颗粒或较小直径的无机颗粒。第一堆积层的最外侧树脂绝缘层中无机颗粒的量增大了。这里，直径表示平均粒径，并且较小直径优选为处于0.05μm~0.5μm的范围，以及较大直径优选为处于1μm~10μm的范围。
第一堆积层的最外侧树脂绝缘层可以如上包含增强材料和无机颗粒。芯基板30的树脂基板20包含诸如玻璃布等的增强材料。优选E玻璃作为增强材料的材料。在第一堆积层的树脂绝缘层包含由S玻璃制成的增强材料、芯基板的绝缘基板包含由E玻璃制成的增强材料以及第二堆积层的树脂绝缘层不包含增强材料的情况下，物理特性以从IC芯片的物理特性至母板的物理特性的顺序在第一堆积层、芯基板和第二堆积层中改变。因此，在印刷线路板和IC芯片之间以及在印刷线路板和母板之间的连接可靠性增强了。绝缘基板可以进一步包含无机颗粒。
在第一堆积层的树脂绝缘层中，除了最外侧树脂绝缘层以外的树脂绝缘层可以包含或可以不包含增强材料。优选由S玻璃制成的增强材料用作增强材料。在除了最外侧树脂绝缘层以外的树脂绝缘层包含增强材料的情况下，第一堆积层的物理特性接近于IC芯片的物理特性，增强了IC芯片和印刷线路板10之间的连接可靠性。在除了最外侧树脂绝缘层以外的树脂绝缘层不包含增强材料的情况下，在除了最外侧树脂绝缘层以外的树脂绝缘层中形成微小的通路导体(60μm以下的通路导体)。由于可以将第一堆积层中树脂绝缘层的数量设置得较小，因而获得翘曲可能性较小的印刷线路板10。在图8的(B)中，在芯基板30的第一表面30F上形成由不含芯材料的ABF树脂(商标名称：由Ajinomoto制造的ABF-45SH)制成的树脂绝缘层50U。最外侧树脂绝缘层150U包含S玻璃增强材料和无机颗粒。
关于芯基板的树脂基板20和最外侧树脂绝缘层150中包含的增强材料，除了玻璃布以外还可以列举芳纶纤维。由于第一堆积层的最外侧树脂绝缘层150中包含的增强材料(芯材料)和无机颗粒，热膨胀系数与IC芯片90的接近。
第二堆积层的CTE大于芯基板的CTE。第一堆积层的CTE小于芯基板的CTE。第二堆积层的弹性模量小于芯基板的弹性模量。第一堆积层的弹性模量优选为高于芯基板的弹性模量。芯基板的弹性模量和CTE是在固化的树脂基板20中获得的值。
在第一实施例的印刷线路板10中，安装了IC芯片90的第一堆积层50A中的树脂绝缘层的数量大于第二堆积层50B中的树脂绝缘层的数量。因此，由于树脂绝缘层的固化收缩，在室温下，印刷线路板10趋于翘曲数十微米。翘曲的方向如图21所示。在图21中，将印刷线路板10放置在平板上以将第一堆积层设置在向上方向上。印刷线路板以印刷线路板的中心(IC芯片安装位置)凹进去的方式翘曲。翘曲量(H)是0~50μm。在安装IC芯片的情况下(安装温度)，印刷线路板变得平坦并且将IC芯片安全地连接至印刷线路板的焊盘。
由于不在第一堆积层50A上形成阻焊层，因而印刷线路板10和IC芯片90之间的间隙G放大(图9的(B))。间隙是焊盘和IC芯片的电极之间的距离。由此，焊料凸块76A的高度变得较大，增大了焊料凸块76A的热应力的吸收量。因此，IC芯片和印刷线路板之间的连接可靠性增强了。而且，在IC芯片90和印刷线路板10之间填充底充胶88较容易。不在树脂绝缘层的数量较大的第一堆积层50A上形成阻焊层，而在具有较少树脂绝缘层的第二堆积层50B上形成阻焊层70。因此，芯基板的上下面的树脂固化伸缩量变得相互接近。在印刷线路板中减少了翘曲。
图1~8示出根据第一实施例的用于制造印刷线路板10的方法。
(1)准备覆铜板20α，其中，将具有3μm~36μm的厚度的铜箔22贴合在具有0.04mm~0.2mm的厚度的绝缘基板20(绝缘基板或树脂基板)的两个表面上(图1的(A))。使用钻孔机在覆铜板中形成第一贯通孔24(图1的(B))，通过无电镀处理形成无电镀膜25，通过电解镀处理形成电解镀膜26，并且在贯通孔24中形成通孔导体36(图1的(C))。
(2)将商用的干膜贴合在基板20的两个表面上，并形成抗蚀层27(图1的(D))。
(3)然后，使用蚀刻液移除镀膜25、26和铜箔22中从抗蚀层27暴露的部分，并移除抗蚀层27。因此，在芯基板上形成导电层22U、22D(图1的(E))。芯基板30完成。芯基板具有第一表面30F和与第一表面相对的第二表面30S。导电层22U、22D包括通孔导体36的连接区29L。
(4)准备薄片状的预浸料坯80、两个芯基板30(第一芯基板30A和第二芯基板30B)以及两个铜箔82。预浸料坯和芯基板具有基本相同的大小，并且铜箔82小于芯基板。然而，铜箔大于形成导电层22D的区域。将铜箔82贴合在预浸料坯的两个表面上。预浸料坯由两个铜箔82夹持。芯基板30以两个芯基板的第二表面30S相互面对的方式来夹持铜箔82和预浸料坯80(图1的(F))。铜箔82覆盖导电层22U、22D，但是芯基板的外周部分从铜箔暴露。保留绝缘基板从铜箔暴露。然后，进行热压以使得两个芯基板经由预浸料坯80贴合(图2的(A))。利用预浸料坯粘接从铜箔暴露的绝缘基板。将第一芯基板的绝缘基板的外周接合至第二芯基板的绝缘基板的外周。层板100L完成。将芯基板的第一表面设置在向外方向上。在以下步骤中，对贴合了两个芯基板的层板100L进行各处理。因此，即使各绝缘基板的厚度小，由于层板100L的厚度大，因而在贴合步骤、激光器步骤或图案化步骤等期间，在层板100L中翘曲微小。即使各绝缘基板的厚度小，根据第一实施例，也使得树脂绝缘层的膜厚度和导电层的膜厚度均匀。控制阻抗。形成微小的导电电路。使得堆积层平坦。
(5)在两个芯基板30A、30B的第一表面30F上形成树脂绝缘层(内树脂绝缘层)50U(图2的(B))。树脂绝缘层50U由诸如二氧化硅等的无机颗粒和诸如环氧树脂等的树脂制成。树脂绝缘层50U可以进一步包含增强材料。
(6)激光器用于在树脂绝缘层50U中形成开口51(图2的(C))。然后，使得树脂绝缘层的表面粗糙化(图中未示出)。
(7)在树脂绝缘层50U和开口51的表面上形成无电镀膜52(图2的(D))。
(8)在无电镀膜52上形成具有预定图案的抗镀层54(图3的(A))。
(9)在从抗镀层暴露的无电镀膜上形成电解镀膜56(图3的(B))。
(10)移除抗镀层，蚀刻掉位于电解镀膜56部分之间的无电镀膜52，并且形成通路导体60U和导电层58U(图3的(C))。
(11)在树脂绝缘层50U和导电层58U上形成最外侧树脂绝缘层150U(图4的(A))。最外侧树脂绝缘层150U由诸如二氧化硅等的无机颗粒、由S玻璃制成的玻璃布和环氧树脂制成。
(12)利用与上述(6)~(10)相同的处理，形成通路导体160U和通路连接区158L(图4的(B))。在最外侧树脂绝缘层150U的表面上，形成通路导体的连接区，但不形成导电电路。形成由通路导体和连接区制成的焊盘P。不在最外侧树脂绝缘层150U的表面上形成阻焊层。在芯基板上形成第一堆积层，并且中间基板2000A完成。在第一芯基板的第一表面上和第二芯基板的第一表面上，所形成的堆积层具有相同数量的树脂绝缘层和相同数量的导电层。由于中间基板2000A以预浸料坯80对称，因而在中间基板中翘曲微小。使得安装IC芯片的表面平坦。第一芯基板的第一表面上的内树脂绝缘层优选为由与第二芯基板的第一表面上的内树脂绝缘层的材料相同的材料制成；以及第一芯基板的第一表面上的最外侧树脂绝缘层优选为由与第二芯基板的第一表面上的最外侧树脂绝缘层的材料相同的材料制成。另外，形成在第一芯基板的第一表面上的内树脂绝缘层上的导电层优选被设计为与形成在第二芯基板的第一表面上的内树脂绝缘层上的导电层相同；以及形成在第一芯基板的第一表面上的最外侧树脂绝缘层上的导电层优选被设计为与形成在第二芯基板的第一表面上的最外侧树脂绝缘层上的导电层相同。在中间基板中翘曲微小。
(13)沿着图4的(B)中位于铜箔82内部的X 1-X 1线来切割中间基板，以使得两个芯基板分离(图4的(C))。从芯基板的第二表面移除铜箔和预浸料坯。集成铜箔和预浸料以使得它们同时从芯基板移除。获得两个单侧堆积层基板BU 1、BU2。
(14)准备薄片状的预浸料坯180、两个铜箔182和两个单侧堆积层基板BU1、BU2。预浸料坯和单侧堆积层基板具有基本相同的大小，并且铜箔182小于单侧堆积层基板。贴合两个单侧堆积层基板、两个铜箔和预浸料坯薄片。预浸料坯由两个铜箔夹持。单侧堆积层基板以两个单侧堆积层基板的芯基板相互面对的方式来夹持铜箔182和预浸料坯180(图5的(A))。铜箔182覆盖导电层158U，但是最外侧树脂绝缘层的外周部分从铜箔暴露。保留最外侧树脂绝缘层的外周从铜箔暴露。然后，进行热压来经由预浸料坯180贴合两个单侧堆积层基板BU1、BU2(图5的(B))。利用预浸料坯粘接从铜箔暴露的最外侧树脂绝缘层。将第一单侧堆积层基板BU1的最外侧树脂绝缘层的外周接合至第二单侧堆积层基板BU2的最外侧树脂绝缘层的外周。第二层板3000完成。将芯基板的第二表面设置在向外方向上。在以下步骤中，对贴合了两个单侧堆积层基板的第二层板3000进行各处理。因此，即使各单侧堆积层基板的厚度小，由于第二层板的厚度大，因而在贴合步骤、激光器步骤或图案化步骤等期间，在第二层板中翘曲也很微小。根据第一实施例，即使一个绝缘基板的厚度小，也使得树脂绝缘层的膜厚度和导电层的膜厚度均匀。控制阻抗。形成微小的导电电路。使得堆积层平坦。
(15)在两个芯基板30A、30B的第二表面30S上形成树脂绝缘层150D(最外侧树脂绝缘层)(图6的(A))。关于树脂绝缘层的材料，可以列举由Ajinomoto制造的ABF。
(16)利用与上述(6)~(10)相同的处理，形成通路导体260D和导电层258(图6的(B))。第一芯基板的第二表面上的最外侧树脂绝缘层优选为由与第二芯基板的第二表面上的最外侧树脂绝缘层的材料相同的材料制成。而且，形成在第一芯基板的第二表面上的最外侧树脂绝缘层上的导电层优选被设计为与第二芯基板的第二表面上的最外侧树脂绝缘层上的导电层相同。
(17)在最外侧树脂绝缘层150D和导电层258上形成具有开口71的阻焊层70(图7的(A))。经由阻焊层的开口暴露的导电部分用作端子260T。
(18)在阻焊层的开口71中形成镍层72和金层74(图7的(B))。第二中间基板4000完成。
(19)沿着图7的(B)中位于铜箔182内部的X2-X2线来切割第二中间基板，以使得两个芯基板分离(图8的(A))。印刷线路板10完成。
(20)在经由阻焊层的开口71暴露的端子和焊盘上装载焊锡球，并进行回流。在端子260T上形成焊料凸块76B，并且在焊盘上形成焊料凸块76A。具有焊料凸块的印刷线路板10X完成(图9的(A))。
经由焊料凸块76A将IC芯片90安装在印刷线路板10上，并且将底充胶88填充在印刷线路板和IC芯片之间。经由焊料凸块76B将印刷线路板安装在母板96上(图9的(B))。
在根据第一实施例的用于制造印刷线路板的方法中，贴合两个芯基板、即第一芯基板30A和第二芯基板30B，并且在第一芯基板30的第一表面30F和第二芯基板30的第一表面30F上形成上堆积层。此时，在第一和第二芯基板的第一表面上对称地形成上堆积层。因此，即使内树脂绝缘层的材料与最外侧树脂绝缘层的材料不同，在单侧堆积层基板BU 1、BU2中，翘曲或起伏也微小。然后，将第一芯基板与第二芯基板分离，并且将第一芯基板的最外侧树脂绝缘层150U贴合至第二芯基板的最外侧树脂绝缘层150U。之后，在第一芯基板的第二表面30S和第二芯基板的第二表面30S上形成下堆积层。形成在第一芯基板上的下堆积层和形成在第二芯基板上的下堆积层具有相同数量的树脂绝缘层和相同数量的导电层。因此，在第一和第二芯基板的第二表面上对称地形成下堆积层。当形成上堆积层时，由于第一芯基板上的上堆积层和第二芯基板上的上堆积层相同，因而应力抵消。而且，当形成下堆积层时，由于第一芯基板上的下堆积层和第二芯基板上的下堆积层相同，因而应力抵消。因此，即使上堆积层和下堆积层中树脂绝缘层的数量和导电层的数量不同，也获得翘曲或起伏微小的印刷线路板10。类似地，即使上堆积层和下堆积层中树脂绝缘层的材料不同，也获得翘曲或起伏微小的印刷线路板10。
另外，为了安装电子组件，可以在上堆积层中以微小间距形成较大数量的配线。相反，由于电源线和地线集成在在上堆积层中，因而下堆积层中形成的配线的数量可以小于上堆积层中形成的配线的数量。通过减少具有较少配线的下堆积层中的树脂绝缘层和导电层的数量，制造成本减小了。此外，减小了印刷线路板的厚度，并提高了电特性和热特性。此外，由于在贴合两个芯基板的情况下形成堆积层，因而翘曲很少发生。因此，使芯基板的厚度变成一半，使得印刷线路板较薄，并提高了其电特性和热特性。
第一实施例的变形例
图10~12示出根据第一实施例的变形例的用于制造印刷线路板10的方法。与第一实施例相同，利用图1~4所示的方法在芯基板30上形成上堆积层。与第一实施例相同地获得两个单侧堆积层基板。
(14)准备中心具有开口184a的预浸料坯184。以上堆积层相互面对的方式贴合两个单侧堆积层基板以夹持预浸料坯(图10的(A))。图12示出预浸料坯184的平面图。此时，导电层158U位于开口184a中。与预浸料坯接触的最外侧树脂绝缘层上没有形成导电电路、通路导体或焊盘。然后，进行热压以使得两个单侧堆积层基板经由预浸料坯184贴合(图10的(B))。将芯基板的第二表面设置在向外方向上。不需要铜箔。
(15)利用图6~7所示的方法在两个芯基板30A、30B的第二表面30S上形成下堆积层和阻焊层。然后，在阻焊层的开口71中的端子上形成镍层72和金层74(图11的(A))。第二中间基板4000完成。
(19)沿着图11的(A)中位于预浸料坯的开口184a内部的X3-X3线来切割第二中间基板4000以使得两个芯基板分离(图11的(B))。两个印刷线路板10完成。由于随后的步骤与第一实施例中相同，因而这里省略其说明。
第一实施例的变形例中的各树脂绝缘层的材料与第一实施例中的相同。通过根据第一实施例的变形例的制造方法获得的印刷线路板示出与第一实施例中的相同的效果。由于在根据第一实施例的变形例的制造方法中在贴合芯基板之后形成上堆积层和下堆积层，因而在第一实施例的变形例中实现与第一实施例相同的效果。
第二实施例
图13~20示出根据本发明第二实施例的用于制造印刷线路板的方法。
(1)准备两个覆铜板20β，其中，在具有0.04mm~0.2mm的厚度的绝缘基板20的两个表面上贴合铜箔。将3μm厚的铜箔22A贴合在绝缘基板20的第一表面20F上，并将12μm厚的铜箔22B贴合在第二表面20S上。另外，准备薄片状的预浸料坯80和两个铜箔82。预浸料坯和覆铜板20β具有基本相同的大小，并且铜箔82小于芯基板。然而，铜箔大于预定大小。在预定大小的区域内形成芯基板上的导电层。在预浸料坯的两个表面上贴合铜箔82。预浸料坯由两个铜箔82夹持。覆铜板以两个覆铜板的第二表面30S相互面对的方式夹持铜箔82和预浸料坯80(图13的(A))。覆铜板的外周从铜箔暴露。然后，进行热压以使得两个覆铜板经由预浸料坯80贴合(图13的(B))。覆铜板在从铜箔暴露的区域中相互粘接。层板10000完成。将覆铜板的第一表面20F设置在向外方向上。
(2)使用激光器在覆铜板中形成到达铜箔22B的非贯通孔24(图13的(C))。非贯通孔从绝缘基板20的第一表面向第二表面渐缩。进行无电镀以在非贯通孔的内壁和铜箔22A的表面上形成无电镀膜25。接着，进行电解镀以形成电解镀膜26。因此，在非贯通孔24中形成通孔导体36(图13的(D))。
(3)在绝缘层20的第一表面上形成抗蚀层，然后，使用蚀刻液移除从抗蚀层暴露的镀膜25、26和铜箔22，并且移除抗蚀层。因此，在芯基板的第一表面20F上形成导电电路34A和通孔导体36的连接区29A(图14的(A))。与第一实施例相同地形成导电层。
(4)在两个芯基板30的第一表面20F上形成树脂绝缘层(内树脂绝缘层)50U(图14的(B))。
(5)利用与第一实施例的(6)~(10)相同的处理，形成通路导体60U和导电电路58U(图14的(C))。与第一实施例相同地形成导电层。
(6)在树脂绝缘层50上形成最外侧树脂绝缘层150U(图15的(A))。
(7)利用与第一实施例的(6)~(10)相同的处理，形成通路导体160U(图15的(B))。与第一实施例相同地形成导电层。在最外侧树脂绝缘层150U的表面上，形成通路导体的连接区，但不形成导电电路。在绝缘基板的第一表面上完成上堆积层。中间基板20000完成。第二实施例中的内树脂绝缘层50U和最外侧树脂绝缘层150U的材料与第一实施例中的相同。
(8)沿着图15的(B)中位于铜箔82内部的X4-X4线来切割中间基板20000，以使得两个芯基板分离(图15的(C))。两个单侧堆积层基板BU 1、BU2完成。
(9)准备薄片状的预浸料坯180、两个铜箔182和两个单侧堆积层基板BU 1、BU2。预浸料坯和单侧堆积层基板具有基本相同的大小，并且铜箔182小于单侧堆积层基板。贴合两个单侧堆积层基板、两个铜箔和预浸料坯薄片。预浸料坯由两个铜箔夹持。单侧堆积层基板以两个单侧堆积层基板的芯基板相互面对的方式来夹持铜箔182和预浸料坯180(图16)。导电层150U由铜箔182覆盖，但最外侧树脂绝缘层的外周部分从铜箔暴露。保留最外侧树脂绝缘层的外周从铜箔暴露。然后，进行热压以使得两个单侧堆积层基板经由预浸料坯180贴合(图17的(A))。从铜箔暴露的最外侧树脂绝缘层经由预浸料坯相互粘接。第二层板1000A完成。将芯基板的第二表面设置在向外方向上。
(10)蚀刻芯基板的第二表面30S上的铜箔22B以具有预定图案，以在绝缘基板的第二表面上形成导电电路34B和通孔导体36的连接区29B(图17的(B))。在芯基板上形成导电层。
(11)在两个芯基板30的第二表面20S上形成树脂绝缘层250(图18的(A))。
(12)利用与第一实施例的(6)~(10)相同的处理，形成通路导体260和导电电路258(图18的(B))。在绝缘基板的第二表面上完成下堆积层。
(13)在下堆积层上形成具有开口71的阻焊层70。经由阻焊层的开口暴露的导电部分用作端子260T。在阻焊层的开口71中的端子上形成镍层72和金层74(图19的(A))。第二中间基板30000完成。
(14)沿着图19的(A)中位于铜箔182内部的X5-X5线来切割第二中间基板，以使得两个芯基板分离(图19的(B))。两个印刷线路板10完成。通过根据第二实施例的制造方法获得的印刷线路板示出与第一实施例相同的效果(图20的(A))。
(15)在端子和焊盘上形成焊料凸块76A、76B。具有焊料凸块的印刷线路板完成(图20的(B))。
在各实施例中用于粘接的预浸料坯优选为低流动型。由于在根据第二实施例的制造方法中也在贴合芯基板之后形成上堆积层和下堆积层，因而在第二实施例中实现了与第一实施例相同的效果。在各实施例中，上堆积层中树脂绝缘层的数量优选为大于下堆积层中树脂绝缘层的数量。在下堆积层中形成阻焊层。不在上堆积层中形成阻焊层。因此，在第二中间基板中，翘曲或起伏微小。在第二中间基板中，切割精度高。印刷线路板的尺寸精度高。在各实施例中，第一堆积层中树脂绝缘层的数量和第二堆积层中树脂绝缘层的数量之间的差优选为1。使得印刷线路板中翘曲微小。
在各实施例中，可以在上堆积层的最外侧树脂绝缘层上形成导电电路。在这种情况下，在上堆积层上形成具有开口以暴露焊盘的阻焊层。在这种情况下，上堆积层上的阻焊层相互贴合。通过针对随后过程进行与各实施例中相同的步骤，形成印刷线路板。
示例
准备覆铜板20α，其中，将3μm厚的铜箔22贴合在0.06mm厚的绝缘基板20的两个表面上(图1的(A))。绝缘基板具有第一表面30F和与第一表面相对的第二表面30S。另外，利用由E玻璃制成的玻璃布、环氧树脂和二氧化硅颗粒形成绝缘基板。
二氧化碳气体激光器从绝缘基板的第一表面侧照射覆铜板20α。在覆铜板20α中形成从绝缘基板的第一表面向第二表面渐缩的第一开口900。第一开口900在绝缘基板的第一表面上具有第一开口部900A(图22的(A))。二氧化碳气体激光器从绝缘基板的第二表面侧照射覆铜板20α。要照射的位置与形成第一开口900的位置相关。在覆铜板20α中形成从绝缘基板的第二表面向第一表面渐缩的第二开口920。通过连接第一开口900和第二开口920来在覆铜板20α中形成贯通孔。第二开口920在绝缘基板的第二表面上具有第二开口部920B(图22的(B))。第一开口部900A与第二开口部920B相对。在贯通孔的内壁和覆铜板20α的表面上形成无电镀膜作为晶种层。关于无电镀膜，可以列举无电镀铜膜和无电镀镍膜。在示例中形成无电镀铜膜。在晶种层上形成电解镀膜。此时，利用电解镀膜填充贯通孔以形成通孔导体。关于电解镀膜，可以列举电解镀铜膜和电解镀镍膜。在示例中形成电解镀铜膜。将市售的干膜贴合在绝缘基板20的两个表面上以形成抗蚀层27(图1的(D))。
使用蚀刻液移除镀膜25、26和铜箔22从抗蚀层27暴露的部分，并移除抗蚀层27。因此，在绝缘基板上形成导电层22U、22D(图1的(E))。导电层22U、22D包括通孔导体36的连接区29。
准备薄片状的预浸料坯80、两个芯基板(第一芯基板和第二芯基板)30和两个铜箔82。预浸料坯的厚度是60μm，以及铜箔的厚度是12μm。预浸料坯和芯基板具有基本相同的大小，并且铜箔82小于芯基板。将铜箔82贴合在预浸料坯的两个表面上，并且将芯基板贴合在铜箔上(图1的(F))。两个芯基板的第二表面30S相互面对。
进行热压以使得两个芯基板经由预浸料坯80贴合(图2的(A))。从铜箔暴露的绝缘基板经由预浸料坯粘接。要接合的宽度大约为2mm。层板100L完成。将芯基板的第一表面设置在向外方向上。在两个芯基板30的第一表面30F上形成内树脂绝缘层50U(图2的(B))。内树脂绝缘层50U由二氧化硅颗粒和环氧树脂制成。二氧化硅颗粒的平均粒径是5μm。
激光器用于在内树脂绝缘层50U中形成开口51(图2的(C))。然后，使得树脂绝缘层的表面粗糙化(在图中未示出)。在内树脂绝缘层50和开口51的表面上形成无电镀铜膜52(图2的(D))。在无电镀铜膜52上形成具有预定图案的抗镀层54(图3的(A))。
在从抗镀层暴露的无电镀铜膜上形成电解镀铜膜56(图3的(B))。移除抗镀层，蚀刻掉位于电解镀膜56部分之间的无电镀膜52，并且形成通路导体60U和导电电路58U(图3的(C))。在内树脂绝缘层50U上形成最外侧树脂绝缘层150U(图4的(A))。最外侧树脂绝缘层150U由二氧化硅颗粒、由S玻璃制成的玻璃布和环氧树脂形成。
利用与第一实施例所示的(6)~(10)相同的处理，形成通路导体160U(图4的(B))。在最外侧树脂绝缘层的表面上，形成通路导体的连接区，但不形成导电电路。形成由通路导体和连接区制成的焊盘P。沿着图4的(B)中位于铜箔82内部的X 1-X 1线来切割中间基板(图4的(C))。获得两个单侧堆积层基板。
准备薄片状的预浸料坯、两个铜箔和两个单侧堆积层基板。预浸料坯的厚度是60μm，以及铜箔的厚度是12μm。预浸料坯和单侧堆积层基板具有基本相同的大小，并且铜箔82小于单侧堆积层基板。如图5的(A)所示，贴合两个单侧堆积层基板、两个铜箔和预浸料坯薄片(图5的(A))。进行热压并使得两个单侧堆积层基板经由预浸料坯180贴合(图5的(B))。
从铜箔暴露的最外侧树脂绝缘层经由预浸料坯相互粘接。第二层板3000完成。将芯基板的第二表面设置在向外方向上。在两个芯基板30的第二表面30S上形成树脂绝缘层150D(图6的(A))。利用环氧树脂和二氧化硅颗粒来形成树脂绝缘层250。利用与第一实施例所示的(6)~(10)相同的处理，形成通路导体260D和导电电路258(图6的(B))。
在最外侧树脂绝缘层150D和导电层258上形成具有开口71的阻焊层70(图7的(A))。经由阻焊层的开口暴露的导电部分用作端子260T。在阻焊层的开口71中形成镍层72和金层74(图7的(B))。第二中间基板4000完成。
沿着图7的(B)中位于铜箔82内部的X2-X2线来切割第二中间基板(图8的(A))。印刷线路板10完成(图8的(B))。在第一实施例和第一实施例的变形例中使用相同的芯基板。即，在第一实施例和第一实施例的变形例中可以使用具有沙漏状的通孔导体36(参见图22的(C))的芯基板。
根据本发明的一个方面的用于制造印刷线路板的方法包括以下：准备具有第一表面和与第一表面相对的第二表面的第一芯基板以及具有第一表面和与第一表面相对的第二表面的第二芯基板；将第一芯基板和第二芯基板以第一芯基板的第二表面与第二芯基板的第二表面相对的方式贴合；在第一芯基板的第一表面上和第二芯基板的第一表面上形成上堆积层；将第二芯基板与第一芯基板分离；将形成在第一芯基板上的上堆积层和形成在第二芯基板上的上堆积层贴合；在第一芯基板的第二表面和第二芯基板的第二表面上形成下堆积层；以及将第一芯基板与第二芯基板分离。
根据本发明的另一方面的印刷线路板具有以下：具有第一表面和与第一表面相对的第二表面的芯基板；形成在芯基板的第一表面上并具有最外侧树脂绝缘层的上堆积层；以及形成在芯基板的第二表面上并具有最外侧树脂绝缘层的下堆积层。在这种印刷线路板中，上堆积层的最外侧树脂绝缘层的材料与下堆积层的最外侧树脂绝缘层的材料不同。
根据本发明的另一方面的印刷线路板具有以下：具有第一表面和与第一表面相对的第二表面的芯基板；形成在芯基板的第一表面上并具有两个以上树脂绝缘层的上堆积层；以及形成在芯基板的第二表面上并具有一个以上树脂绝缘层的下堆积层。在这种印刷线路板中，上堆积层中树脂绝缘层的数量大于下堆积层中树脂绝缘层的数量。
显然可以根据上述教导进行许多修改和变化。因此，可以理解，在所附权利要求的范围内，可以以除了这里具体说明的方式以外的方式实施本发明。

Claims (19)

1.一种用于制造印刷线路板的方法，包括：
将第一芯基板和第二芯基板贴合；
在所述第一芯基板的表面上形成第一上堆积层；
在所述第二芯基板的表面上形成第二上堆积层；
将所述第一芯基板和所述第二芯基板相互分离；
将形成在所述第一芯基板上的第一上堆积层和形成在所述第二芯基板上的第二上堆积层贴合；
在所述第一芯基板的相反的表面上形成第一下堆积层；
在所述第二芯基板的相反的表面上形成第二下堆积层；以及
将所述第一上堆积层和所述第二上堆积层分离，
其中，所述第一上堆积层具有最外侧树脂绝缘层，且所述第一上堆积层的最外侧树脂绝缘层包括与所述第一下堆积层的最外侧树脂绝缘层的材料不同的材料，以及
所述第二上堆积层具有最外侧树脂绝缘层，且所述第二上堆积层的最外侧树脂绝缘层包括与所述第二下堆积层的最外侧树脂绝缘层的材料不同的材料，
其特征在于，
所述第一上堆积层的最外侧树脂绝缘层的热膨胀系数比所述第一芯基板的热膨胀系数低，
所述第一下堆积层的最外侧树脂绝缘层的热膨胀系数比所述第一芯基板的热膨胀系数高，
所述第二上堆积层的最外侧树脂绝缘层的热膨胀系数比所述第二芯基板的热膨胀系数低，以及
所述第二下堆积层的最外侧树脂绝缘层的热膨胀系数比所述第二芯基板的热膨胀系数高。
2.一种用于制造印刷线路板的方法，包括：
将第一芯基板和第二芯基板贴合；
在所述第一芯基板的表面上形成第一上堆积层；
在所述第二芯基板的表面上形成第二上堆积层；
将所述第一芯基板和所述第二芯基板相互分离；
将形成在所述第一芯基板上的第一上堆积层和形成在所述第二芯基板上的第二上堆积层贴合；
在所述第一芯基板的相反的表面上形成第一下堆积层；
在所述第二芯基板的相反的表面上形成第二下堆积层；以及
将所述第一上堆积层和所述第二上堆积层分离，
其中，所述第一上堆积层具有最外侧树脂绝缘层，且所述第一上堆积层的最外侧树脂绝缘层包括与所述第一下堆积层的最外侧树脂绝缘层的材料不同的材料，以及
所述第二上堆积层具有最外侧树脂绝缘层，且所述第二上堆积层的最外侧树脂绝缘层包括与所述第二下堆积层的最外侧树脂绝缘层的材料不同的材料，
其特征在于，
所述第一上堆积层的最外侧树脂绝缘层具有增强材料，
所述第一芯基板具有增强材料，
所述第一上堆积层的最外侧树脂绝缘层中的增强材料的热膨胀系数比所述第一芯基板中的增强材料的热膨胀系数低，
所述第二上堆积层的最外侧树脂绝缘层具有增强材料，
所述第二芯基板具有增强材料，以及
所述第二上堆积层的最外侧树脂绝缘层中的增强材料的热膨胀系数比所述第二芯基板中的增强材料的热膨胀系数低。
3.根据权利要求1或2所述的用于制造印刷线路板的方法，其特征在于，
形成所述第一上堆积层包括形成多个树脂绝缘层，
形成所述第二上堆积层包括形成多个树脂绝缘层，
形成所述第一下堆积层包括形成至少一个树脂绝缘层，
形成所述第二下堆积层包括形成至少一个树脂绝缘层，
所述第一上堆积层中的多个树脂绝缘层的层数比所述第一下堆积层中的至少一个树脂绝缘层的层数大，以及
所述第二上堆积层中的多个树脂绝缘层的层数比所述第二下堆积层中的至少一个树脂绝缘层的层数大。
4.根据权利要求2所述的用于制造印刷线路板的方法，其特征在于，
所述第一下堆积层的最外侧树脂绝缘层不具有增强材料，以及
所述第二下堆积层的最外侧树脂绝缘层不具有增强材料。
5.根据权利要求3所述的用于制造印刷线路板的方法，其特征在于，
形成所述第一上堆积层包括形成用于安装半导体元件的焊盘，以及
形成所述第二上堆积层包括形成用于安装半导体元件的焊盘。
6.根据权利要求1或2所述的用于制造印刷线路板的方法，其特征在于，还包括：
在所述第一下堆积层和所述第二下堆积层至少之一上形成阻焊层。
7.根据权利要求1或2所述的用于制造印刷线路板的方法，其特征在于，将所述第一芯基板和所述第二芯基板贴合包括：
在所述第一芯基板的表面放置第一金属箔，以使得所述第一芯基板的该表面的外周部分从所述第一金属箔暴露，
在所述第二芯基板的表面放置第二金属箔，以使得所述第二芯基板的该表面的外周部分从所述第二金属箔暴露，
在所述第一金属箔和所述第二金属箔之间放置预浸料坯，以及
对所述预浸料坯进行热压，以使得所述第一芯基板和所述第二芯基板经由所述第一芯基板的表面的外周部分和所述第二芯基板的表面的外周部分之间的预浸料坯而粘接。
8.一种印刷线路板，包括：
芯基板，具有第一表面和位于所述第一表面的相反侧的第二表面；
上堆积层，形成在所述芯基板的第一表面上，并具有最外侧树脂绝缘层；以及
下堆积层，形成在所述芯基板的第二表面上，并具有最外侧树脂绝缘层，
其中，所述上堆积层的最外侧树脂绝缘层包括与所述下堆积层的最外侧树脂绝缘层的材料不同的材料，
其特征在于，
所述上堆积层的最外侧树脂绝缘层的热膨胀系数比所述芯基板的热膨胀系数低，以及
所述下堆积层的最外侧树脂绝缘层的热膨胀系数比所述芯基板的热膨胀系数高。
9.一种印刷线路板，包括：
芯基板，具有第一表面和位于所述第一表面的相反侧的第二表面；
上堆积层，形成在所述芯基板的第一表面上，并具有最外侧树脂绝缘层；以及
下堆积层，形成在所述芯基板的第二表面上，并具有最外侧树脂绝缘层，
其中，所述上堆积层的最外侧树脂绝缘层包括与所述下堆积层的最外侧树脂绝缘层的材料不同的材料，
其特征在于，
所述上堆积层的最外侧树脂绝缘层具有增强材料，
所述芯基板具有增强材料，以及
所述上堆积层的最外侧树脂绝缘层中的增强材料的热膨胀系数比所述芯基板中的增强材料的热膨胀系数低。
10.根据权利要求9所述的印刷线路板，其特征在于，
所述上堆积层的最外侧树脂绝缘层中的增强材料由S玻璃制成，以及
所述芯基板中的增强材料由E玻璃制成。
11.根据权利要求9所述的印刷线路板，其特征在于，所述下堆积层的最外侧树脂绝缘层不具有增强材料。
12.根据权利要求8或9所述的印刷线路板，其特征在于，还包括形成在所述下堆积层上的阻焊层。
13.根据权利要求12所述的印刷线路板，其特征在于，所述上堆积层上未形成有阻焊层。
14.一种印刷线路板，包括：
芯基板，具有第一表面和位于所述第一表面的相反侧的第二表面；
上堆积层，形成在所述芯基板的第一表面上，并包括多个树脂绝缘层；以及
下堆积层，形成在所述芯基板的第二表面上，并包括至少一个树脂绝缘层，
其中，所述上堆积层中的多个树脂绝缘层包括最外侧树脂绝缘层，
所述下堆积层中的至少一个树脂绝缘层包括最外侧树脂绝缘层，以及
所述上堆积层中的多个树脂绝缘层的层数比所述下堆积层中的至少一个树脂绝缘层的层数大，
其特征在于，
所述上堆积层的最外侧树脂绝缘层的热膨胀系数比所述芯基板的热膨胀系数低，以及
所述下堆积层的最外侧树脂绝缘层的热膨胀系数比所述芯基板的热膨胀系数高。
15.一种印刷线路板，包括：
芯基板，具有第一表面和位于所述第一表面的相反侧的第二表面；
上堆积层，形成在所述芯基板的第一表面上，并包括多个树脂绝缘层；以及
下堆积层，形成在所述芯基板的第二表面上，并包括至少一个树脂绝缘层，
其中，所述上堆积层中的多个树脂绝缘层包括最外侧树脂绝缘层，
所述下堆积层中的至少一个树脂绝缘层包括最外侧树脂绝缘层，以及
所述上堆积层中的多个树脂绝缘层的层数比所述下堆积层中的至少一个树脂绝缘层的层数大，
其特征在于，
所述上堆积层的最外侧树脂绝缘层具有增强材料，
所述芯基板具有增强材料，以及
所述上堆积层的最外侧树脂绝缘层中的增强材料的热膨胀系数比所述芯基板中的增强材料的热膨胀系数低。
16.根据权利要求15所述的印刷线路板，其特征在于，
所述上堆积层的最外侧树脂绝缘层中的增强材料由S玻璃制成，以及
所述芯基板中的增强材料由E玻璃制成。
17.根据权利要求15所述的印刷线路板，其特征在于，
所述下堆积层的最外侧树脂绝缘层不具有增强材料。
18.根据权利要求14或15所述的印刷线路板，其特征在于，还包括形成在所述下堆积层上的阻焊层。
19.根据权利要求18所述的印刷线路板，其特征在于，所述上堆积层上未形成有阻焊层。
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5626285B2 (ja) * 2012-07-20 2014-11-19 日本電気株式会社 プリント配線板およびそのプリント配線板を備えた電子機器
KR20150014167A (ko) * 2013-07-29 2015-02-06 삼성전기주식회사 유리 코어가 구비된 인쇄회로기판
JP2015076465A (ja) * 2013-10-08 2015-04-20 イビデン株式会社 プリント配線板、プリント配線板の製造方法、パッケージ−オン−パッケージ
JP2015213124A (ja) * 2014-05-02 2015-11-26 イビデン株式会社 パッケージ基板
TWI554174B (zh) * 2014-11-04 2016-10-11 上海兆芯集成電路有限公司 線路基板和半導體封裝結構
KR102194717B1 (ko) * 2015-01-06 2020-12-23 삼성전기주식회사 인쇄회로기판 및 그 제조 방법
KR102498627B1 (ko) * 2015-10-05 2023-02-10 엘지이노텍 주식회사 인쇄회로기판 및 이를 포함하는 전자 부품 패키지
US10283445B2 (en) 2016-10-26 2019-05-07 Invensas Corporation Bonding of laminates with electrical interconnects
CN113196892A (zh) * 2018-12-14 2021-07-30 三菱瓦斯化学株式会社 半导体元件搭载用封装基板的制造方法
US10624213B1 (en) * 2018-12-20 2020-04-14 Intel Corporation Asymmetric electronic substrate and method of manufacture
WO2023272650A1 (zh) * 2021-06-30 2023-01-05 华为技术有限公司 一种封装基板及其制作方法、芯片封装结构、电子设备

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3905325B2 (ja) * 2001-04-23 2007-04-18 富士通株式会社 多層プリント配線板
KR100693140B1 (ko) 2001-05-15 2007-03-13 엘지전자 주식회사 인쇄회로기판의 제조방법
JP2003008207A (ja) 2001-06-27 2003-01-10 Ngk Spark Plug Co Ltd 配線基板の製造方法
US7038142B2 (en) 2002-01-24 2006-05-02 Fujitsu Limited Circuit board and method for fabricating the same, and electronic device
JP3908157B2 (ja) * 2002-01-24 2007-04-25 Ｎｅｃエレクトロニクス株式会社 フリップチップ型半導体装置の製造方法
JP3945764B2 (ja) 2002-08-30 2007-07-18 日本特殊陶業株式会社 配線基板
JP2004214273A (ja) * 2002-12-27 2004-07-29 Ngk Spark Plug Co Ltd 片面積層配線基板の製造方法
US8048251B2 (en) * 2003-10-28 2011-11-01 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing optical film
TWI292445B (en) * 2004-02-09 2008-01-11 Asahi Schwebel Co Ltd Double weaved glass cloth, and prepreg and substrate for print circuit board using the glass cloth
KR100674319B1 (ko) * 2004-12-02 2007-01-24 삼성전기주식회사 얇은 코어층을 갖는 인쇄회로기판 제조방법
JP4897281B2 (ja) 2005-12-07 2012-03-14 新光電気工業株式会社 配線基板の製造方法及び電子部品実装構造体の製造方法
KR20090002718A (ko) * 2007-07-04 2009-01-09 삼성전기주식회사 캐리어 및 인쇄회로기판 제조방법
JP4518113B2 (ja) * 2007-07-25 2010-08-04 Ｔｄｋ株式会社 電子部品内蔵基板及びその製造方法
US8283570B2 (en) * 2007-12-26 2012-10-09 Panasonic Corporation Semiconductor assembly and multilayer wiring board
CN101562169A (zh) 2008-04-16 2009-10-21 力成科技股份有限公司 积层式基板以及使用该基板的芯片封装构造
KR100956688B1 (ko) * 2008-05-13 2010-05-10 삼성전기주식회사 인쇄회로기판 및 그 제조방법
US8104171B2 (en) 2008-08-27 2012-01-31 Advanced Semiconductor Engineering, Inc. Method of fabricating multi-layered substrate
US8153905B2 (en) 2009-02-27 2012-04-10 Ibiden Co., Ltd. Method for manufacturing printed wiring board and printed wiring board
US8366873B2 (en) * 2010-04-15 2013-02-05 Suss Microtec Lithography, Gmbh Debonding equipment and methods for debonding temporary bonded wafers
US20110024898A1 (en) * 2009-07-31 2011-02-03 Ati Technologies Ulc Method of manufacturing substrates having asymmetric buildup layers
JP4542201B2 (ja) 2009-12-11 2010-09-08 日本特殊陶業株式会社 コアレス配線基板の製造方法
JP5685946B2 (ja) * 2010-01-22 2015-03-18 住友ベークライト株式会社 プリプレグの積層方法、プリント配線板の製造方法およびプリプレグのロール
US20120012553A1 (en) * 2010-07-16 2012-01-19 Endicott Interconnect Technologies, Inc. Method of forming fibrous laminate chip carrier structures

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