CN102754206A - 半导体电子部件和电路 - Google Patents

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Abstract

一种电子部件，其包括都包封在单个封装体中的高压耗尽型晶体管和低压增强型晶体管。所述高压耗尽型晶体管的源电极电连接到所述低压增强型晶体管的漏电极，所述高压耗尽型晶体管的漏电极电连接到所述单个封装体的漏引线，所述低压增强型晶体管的栅电极电连接到所述单个封装体的栅引线，所述高压耗尽型晶体管的栅电极电连接到所述单个封装体的附加引线，且所述低压增强型晶体管的源电极电连接到所述单个封装体的导电的结构部分。

Description

半导体电子部件和电路
技术领域
本发明涉及半导体电子器件和部件，以及其中可利用这些器件和部件的各种电路应用。
背景技术
迄今为止，功率电子应用中所使用的大多数晶体管一般用硅（Si）半导体材料制作。用于功率应用的普通晶体管器件包括Si CoolMOS、Si功率MOSFET和Si绝缘栅双极型晶体管（IGBT）。虽然Si功率器件并不昂贵，但其具有大量缺点，包括相对较低的切换速度和高水平的电噪声。最近，氮化硅（SiC）功率器件由于其优越性而被纳入考虑。诸如锗硅（GaN）器件的III-N半导体器件正涌现出而作为具有吸引力的候选者，以携载大电流、支持高电压并提供非常低的导通电阻和快速的切换（switch）时间。
大多数传统的III-N高电子迁移率晶体管（HEMT）以及相关的晶体管器件是常通的，即具有负的阈值电压，这意味着它们可以在零栅电压下传导电流。这些具有负阈值电压的器件已知为耗尽型（D型）器件。优选的是，功率电子器件具有不能在零栅电压下传导电流常闭型器件、即具有正阈值电压的器件，以便通过防止器件的意外导通而避免损坏器件或其他电路部件。常闭型器件常称为增强型（E型）器件。
高压III-N E型器件的可靠制作和制造迄今经证实是非常困难的。对单个高压E型器件的另一替代方式是在图1的配置中将高压D型器件与低压E型器件组合以形成混合器件，在许多情况下这实现与如图2所示的单个高压E型器件相同或相似的输出特性。图1的混合器件包括都装在封装体（package）10中的高压D型晶体管23和低压E型晶体管22，该封装体包括源引线11、栅引线12和漏引线13。低压E型晶体管22的源电极和高压D型晶体管23的栅电极都电连接到源引线11。低压E型晶体管22的栅电极电连接到栅引线12。高压D型晶体管23的漏电极电连接到漏引线13。高压D型晶体管23的源电极电连接到低压E型晶体管22的漏电极。
图2的器件包括装在与图1的混合器件相同或相似的封装体中的单个高压E型晶体管21。高压E型晶体管21的源电极连接到源引线11，高压E型晶体管21的栅电极连接到栅引线12，且高压E型晶体管21的漏电极连接到漏引线13。图1和图2中的器件都能够在相对于源引线11而向栅引线12施加0V时，阻断（block）源引线11与漏引线13之间的高电压，并且器件都可以在相对于源引线11而向栅引线12施加足够正的电压时，将电流从源引线11传导至漏引线13。虽然存在许多其中可以使用图1的混合器件代替图2的单个高压E型器件的常规应用，但也存在某些其中必须对混合器件的结构进行修改和/或改进以便实现合乎期望的输出的应用。
发明内容
在一个方面中，描述了一种电子部件。该部件包括高压耗尽型晶体管、低压增强型晶体管、和包封所述高压耗尽型晶体管和所述低压增强型晶体管的单个封装体。所述高压耗尽型晶体管的源电极电连接到所述低压增强型晶体管的漏电极，所述高压耗尽型晶体管的漏电极电连接到所述单个封装体的漏引线，所述低压增强型晶体管的栅电极电连接到所述单个封装体的栅引线，所述高压耗尽型晶体管的栅电极电连接到所述单个封装体的附加引线，且所述低压增强型晶体管的源电极电连接到所述单个封装体的导电的结构部分。
在另一方面中，描述了一种电子部件，其包括高压耗尽型晶体管、低压增强型晶体管、电阻器、以及包封所述高压耗尽型晶体管、所述低压增强型晶体管、和电阻器的单个封装体。所述高压耗尽型晶体管的源电极电连接到所述低压增强型晶体管的漏电极，所述高压耗尽型晶体管的漏电极电连接到所述单个封装体的漏引线，所述低压增强型晶体管的栅电极电连接到所述单个封装体的栅引线，所述低压增强型晶体管的源电极电连接到所述单个封装体的所述导电的结构部分，所述电阻器的第一端电连接到所述高压耗尽型晶体管的栅电极，且所述电阻器的第二端电连接到所述单个封装体的所述导电的结构部分。
在又一方面中，描述了一种电子部件，其包括高压耗尽型晶体管、低压增强型晶体管、以及包封所述高压耗尽型晶体管和所述低压增强型晶体管的单个封装体。所述高压耗尽型晶体管的源电极电连接到所述低压增强型晶体管的漏电极，所述高压耗尽型晶体管的漏电极电连接到所述单个封装体的漏引线，所述低压增强型晶体管的栅电极电连接到所述单个封装体的栅引线，所述高压耗尽型晶体管的栅电极电连接到所述单个封装体的附加引线，且所述低压增强型晶体管的源电极电连接到所述单个封装体的源引线。
本文中所描述的器件和方法的实施方式可以包括下列特征中的一个或多个。所述低压增强型晶体管的所述栅电极可以不电连接到包封在所述单个封装体中的任何晶体管的任何电极。所述单个封装体还可以包括源引线。所述源引线可以电连接到所述单个封装体的所述导电的结构部分。当相对于所述单个封装体的所述源引线的电压的所述栅引线的电压比所述电子部件的阈值电压大、相对于所述单个封装体的所述源引线而向所述漏引线施加高电压、且所述高压耗尽型晶体管的所述栅电极的电压比所述单个封装体的所述源引线的电压低时，所述电子部件的短路残存性（survivability）可以至少为10微秒。所述高电压可以至少为约300V。所述附加引线的电压可以比所述单个封装体的所述源引线的电压至少低约1V。与当所述附加引线的电压等于所述源引线的电压时相比，当所述附加引线的电压低于所述源引线的电压时，能流过所述电子部件的最大电流可以较小。所述器件可以包括电容器，其中，所述电容器的第一端电连接到所述高压耗尽型晶体管的所述栅电极，且所述电容器的第二端电连接到所述低压增强型晶体管的所述源电极。所述单个封装体可以包封所述电容器。所述高压耗尽型晶体管可以为III族氮化物晶体管。所述低压增强型晶体管可以为硅基晶体管或III族氮化物晶体管。所述器件可以包括电阻器，其中，所述电阻器的第一端电连接到所述单个封装体的附加引线，并且所述电阻器的第二端电连接到所述单个封装体的所述导电的结构部分。所述单个封装体还可以包括电连接到所述单个封装体的所述导电的结构部分的源引线，并且所述电阻器的所述第二端直接连接到所述源引线。所述电阻器可以在所述单个封装体的外部。当相对于所述单个封装体的所述导电的结构部分的电压的所述栅引线的电压比所述电子部件的阈值电压大、相对于所述单个封装体的所述导电的结构部分而向所述漏引线施加高电压、且所述附加引线的电压比所述单个封装体的所述导电的结构部分的电压小时，所述电子部件的短路残存性至少为10微秒。所述附加引线的电压比所述单个封装体的所述导电的结构部分的电压至少低约1V。与当所述附加引线的电压等于所述单个封装体的所述导电的结构部分的电压时相比，当所述附加引线的电压低于所述单个封装体的所述导电的结构部分的电压时，能流过所述电子部件的最大电流可以较小。所述正电压可以至少为约300V。向所述附加引线施加的电压可以比所述单个封装体的所述导电的结构部分的电压至少低约1V。所述方法可以包括：在第二时刻处将相对于所述单个封装体的所述导电的结构部分的所述栅引线的电压切换到比所述电子部件的所述阈值电压大的值，允许电流流过所述电子部件。所述单个封装体还包括源引线，且所述源引线电连接到所述单个封装体的所述导电的结构部分。将所述低压增强型晶体管的所述源电极电连接到所述单个封装体的所述导电的结构部分可以包括：将所述低压增强型晶体管的所述源电极电连接到所述单个封装体的所述源引线。所述高压耗尽型晶体管和所述电阻器可以位于公共衬底上。高压耗尽型晶体管和所述电阻器可以包括相同的半导体层结构。所述高压耗尽型晶体管和所述电阻器可以包括III-N半导体材料。所述高压耗尽型晶体管可以包括半导体层结构，且所述电阻器可以包括位于所述半导体层结构上的导电或半导电层。所述电阻器可以具有在约100欧姆与100千欧之间的电阻。当相对于所述单个封装体的所述源引线的电压的所述栅引线的电压比所述电子部件的阈值电压大、相对于所述单个封装体的所述源引线而向所述漏引线施加高电压、以及所述高压耗尽型晶体管的所述栅电极的电压比所述单个封装体的所述源引线的电压低时，所述电子部件的短路残存性可以至少为10微秒。所述附加引线的电压比所述单个封装体的源引线的电压可以至少低约1V。与当所述附加引线的电压等于所述源引线的电压时相比，当所述附加引线的电压低于所述源引线的电压时，能够流过所述电子部件的最大电流可以较小。
本文中所描述的电子部件以及用于操作这些电子部件的方法的优点可以包括下列一个或多个。电子部件的压摆率能够被限制，这可导致切换期间或紧接在切换之后的电磁干扰（EMI）较低，以及防止连接到这些部件的栅驱动电路的故障。可流过电子部件的最大电流能够被限制，这例如通过提高电子部件的短路残存性（survivability）可以在外部电路发生故障的情况下防止损坏电子部件。
附图说明
图1和图2是现有技术的电子部件的示意图。
图3是电子部件的示意图。
图4是图3的电子部件的暴露的平面图。
图5和图6是图3的电子部件的透视图。
图7是III-N HEMT器件的示意性截面图。
图8和图9是连接到电阻器的图7的III-N HEMT器件的示意性截面图。
图10是电子部件的暴露的平面图。
图11和图12是电子部件的示意图。
图13是图11的电子部件的暴露的平面图。
图14是图11的电子部件的透视图。
图15是包含图11的电子部件的电路的示意图。
图16和图17是图11的电子部件的仿真的I-V特性的绘制图。
图18和图19是图15的电路的电流和电压特性的绘制图。
各图中相同的附图标记表示相同的元件。
具体实施方式
本文所描述的是封装后的混合增强型电子部件，其包括高压耗尽型晶体管和低压增强型晶体管，两者都装在或密封在单个封装体中。此外，电子部件或是包括连接到耗尽型晶体管的栅电极的集成电阻器，如图3所示，或是配置成耗尽型晶体管的栅电极电连接到单个封装体的引线，但不连接到任一晶体管的任何其他电极，如图11所示。对于具有集成电阻器的电子部件，电阻器可以限制紧跟在电子部件的输入电压被切换之后的压摆率（slew rate），这可以实现电噪声或电磁干扰（EMI）的较少产生，以及防止栅驱动电路的误操作。对于其中耗尽型晶体管的栅电极电连接到单个封装体的引线但不电连接到任一晶体管的任何其他电极的电子部件（即，图11的电子部件），电阻器可以任选地外部连接到（即，在单个封装体的外部，使得电阻器不内含于单个封装体的外壳内）耗尽型晶体管的栅电极，以获得与具有集成电阻器的电子部件相同的益处，并且另外还允许用户选择栅电阻的值，以便优化电阻性能。此外，图11的电子部件可以配置为限流器，以便在外部电路故障的情况下限制可以流动的电流，从而防止进而会损坏电路或其他外部部件的大电流。下面将进一步描述这些电子部件及其应用。
如本文中所使用的，两个或多个接触器或者诸如导电层或部件的其他物品，如果通过充分导电的材料来将其连接以确保在接触器或其他物品的每个处的电势旨在任何偏置条件下一直相同，即，几乎相同，则称其被“电连接”。如本文中所使用的，“混合增强型电子器件或部件”为由高压耗尽型晶体管和低压增强型晶体管形成的电子器件或部件，其被配置使得部件可以与单个高压增强型晶体管类似地操作。即是说，混合增强型器件或部件包括至少三个具有下列特性的节点。当第一节点（源节点）和第二节点（栅节点）被保持在相同电压时，混合增强型器件或部件可以阻断相对于源节点而施加到第三节点（漏节点）的正的高电压。当栅节点被保持在相对于源电极的足够正的电压时，在足够大的正电压相对于源节点而施加到漏节点时，电流从源节点流至漏节点或者从漏节点流至源节点。如本文中所使用的，“阻断电压”是指当跨晶体管、器件、或部件施加电压时，晶体管、器件、或部件防止明显的电流，诸如大于正常传导期间的工作电流的0.001倍的电流流过所述晶体管、器件、或部件的能力。换言之，当晶体管、器件、或部件阻断着跨其而施加的电压时，流过晶体管、器件、或部件的总电流将不会大于正常传导期间的工作电流的0.001倍。
如本文中所使用的，诸如高压晶体管的“高压器件”为针对高压切换应用而优化的电子器件。即是说，当晶体管截止时，其能够阻断诸如约300V或更高、约600V或更高、或者约1200V或更高的高电压，且当晶体管导通时，对于在当中使用其的应用，其具有足够低的导通电阻（RON），即当显著的电流流过器件时其经历足够低的传导损失。高压器件可以至少能够阻断与使用其的电路中的高压电源或最大电压相等的电压。高压器件可以能够阻断300V、600V、1200V或应用所要求的任何合适的阻断电压。换言之，高压器件可以阻断0V和至少Vmax之间的所有电压，其中Vmax是可以由电路或电源所供给的最大电压，且Vmax例如可以为300V、600V、1200V或应用所要求的其他合适的阻断电压。在一些实施方式中，高压器件可以阻断0V与至少2*Vmax之间的任何电压。如本文中所使用的，诸如低压晶体管的“低压器件”为能够阻断诸如0V与Vlow（其中Vlow低于Vmax）之间的低电压、但不能阻断高于Vlow的电压的电子器件。在一些实施方式中，Vlow等于约|Vth|、约2*|Vth|、约2*|Vth|或在约|Vth|与3*|Vth|之间，其中|Vth|是其中使用低压器件的电路内所包含的高压晶体管的阈值电压的绝对值。在另一些实施方式中，Vlow为约10V、约20V、约30V、约40V或在5V与50V之间，诸如在约10V与30V之间。在又一些实施方式中，Vlow低于约0.5*Vmax、低于约0.3*Vmax、低于约0.1*Vmax、低于约0.05*Vmax或低于约0.02*Vmax。
图1和图2的器件之间的一个不同之处在于，图2的E型器件中的每一个晶体管电极均可由终端用户访问，而在混合器件中存在不可访问的若干电极。例如，用户可以通过施加所期望的电压或将外部部件连接到相关联的封装体引线而直接施加任何电压到图2的高压E型晶体管21的任何电极，或连接外部部件到图2的高压E型晶体管21的任何电极。对于图1的混合器件，用户可以直接施加任何电压到低压E型晶体管22的源电极和栅电极以及高压D型晶体管23的栅电极和漏电极，或可以连接外部部件到低压E型晶体管22的源电极和栅电极以及高压D型晶体管23的栅电极和漏电极；而不是施加任何电压到低压E型晶体管22的漏电极或高压D型晶体管23的源电极，或连接外部部件到低压E型晶体管22的漏电极或高压D型晶体管23的源电极。此外，施加到高压D型晶体管23的栅电极的电压被限定为总是与施加到低压E型晶体管22的源电极的电压相同，这是因为这两个电极都电连接到同一封装体引线。类似地，连接到高压D型晶体管23的栅电极的任何外部部件也都将连接到低压E型晶体管22的源电极。
在许多电路中，诸如图2的一个或多个高压E型晶体管将使其栅电极由外部栅驱动电路来驱动。即是说，栅驱动电路的输出节点电连接到高压E型晶体管的栅电极或栅引线12，并施加电压信号到该栅。对于许多应用，所期望的是将电阻器（即，栅电阻器）电插入在E型晶体管的栅电极与栅驱动电路的输出节点之间。即是说，代替将栅驱动电路的输出节点直接连接到E型晶体管的栅引线12，栅电阻器的一端电连接到E型晶体管的栅引线12，且栅驱动电路的输出节点连接到栅电阻器的相反端。诸如图2的单个E型晶体管一般在栅电极与漏电极之间具有显著的输入-输出电容（即，密勒电容），其在没有栅电阻器时在晶体管被切换之后立即导致大瞬时栅电流和大瞬时漏电压梯度（即，高压摆率）。大瞬时栅电流和/或大瞬时漏电压梯度会损坏或妨碍栅驱动电路，且高压摆率另外还会导致高到难以忍受的程度的EMI。如上所述，将栅电阻器增添到图2的E型晶体管中的密勒电容的充电/放电路径中可以限制压摆率并减小工作期间的瞬时栅电流。
如果使用诸如图1的混合增强型电子器件来代替图2的E型的晶体管，则输入与输出之间的密勒电容，即，对于该器件而言为低压E型晶体管22的栅电极与高压D型晶体管23的漏电极之间的电容一般不会显著大。因而，将栅电阻器连接在混合增强型电子器件的输入（即，低压E型晶体管22的栅电极）与驱动该输入的节点之间不会明显影响压摆率。然而，在高压D型晶体管23的栅电极与漏电极之间不存在显著的电容。因而，将栅电阻器电插入在高压D型晶体管23的栅电极与低压E型晶体管22的源电极之间将获得所期望的减小压摆率的效果。然而，图1的混合增强型器件不包括通过其栅电阻器可以此方式连接的装置。
图3是电子部件25的示意图，其包括全都装入、包封或密封在单个封装体10中的高压D型晶体管23、低压E型晶体管22、和电阻器24。电子部件25包括全都装在、包封或密封在单个封装体10中的具有栅电阻器的混合增强型电子器件。图4所示的电子部件25的暴露的平面图示出了单个封装体10的各部分，以及装在、包封或密封在单个封装体10中的电子器件。图5中示出了单个封装体10的透视图示，且图6中示出了可以代替单个封装体10使用的替代的单个封装体10’。
图5中详细示出的单个封装体10包括诸如外壳34和封装体基座33的密封结构部分，以及诸如引线11-13的非结构部分。如本文中所使用的，封装体的“结构部分”是形成封装体的基本形状或模型（molding），并提供保护被包封的器件所必需的封装体的结构刚度的部分。在许多情况下，当将包括封装体的电子部件用于分立电路中时，封装体的结构部分直接安装到电路或电路板。在图5的单个封装体10中，封装体基座33由导电材料形成，即，封装体基座33为封装体的导电的结构部分，且外壳34由绝缘材料形成。单个封装体包括三个引线，栅引线12、漏引线13和源引线11。在一些实施方式中，省略源引线11。引线11-13均由导电材料形成。当包括源引线11时，源引线11可以如图5所示电连接到封装体基座33或者可以替代地与封装体基座33电隔离。栅引线12和漏引线13分别与封装体基座33电隔离。
如本文中所使用的，“单个封装体”是包含、包封、密封或装有一个或多个电子器件或部件的封装体。单个封装体包括诸如图5中的封装体基座33和外壳34的结构部分，其完全包围所包封的器件或部件。单个封装体还包括至少部分地位于结构部分材料的与所包封的电子器件或部件相反的一侧的导电引线，这些引线电连接到所包封的电子器件或部件中的一些或全部。因而，想要将外部器件或电路部件连接到所包封的器件或部件的电极之一的用户可以将外部器件或电路部件连接到与所包封的器件的所期望的电极相连接的封装体引线。在一些实施方式中，所包封的或密封的器件或部件不是均彼此分开地单独包封或密封在封装体中。即是说，单个封装体可以具有周界（perimeter），一个或多个电子器件位于该周界内，并且不存在分离该单个封装体内的一个电子器件与另一个电子器件的封装，或在该单个封装体内的一个电子器件与另一个电子器件之间的间隙中不存在封装。诸如图5中的封装体基座33和外壳34的单个封装体的结构部分可以形成其中包封有电子器件或部分的单个腔体。在一些实施方式中，包含在该封装体中的电子器件或部件可以由封装体基座33支承，且单个外壳34可以模塑在所包封的电子器件或部件周围，使得单个封装体不包含任何一个或多个腔体（即，单个封装体没有任何腔体），且外壳材料与所包封的电子器件或部件接触。外壳34的占用面积（footprint），即，平行于封装体基座33的主表面测量的外壳的面积可小于900平方毫米、小于400平方毫米或小于100平方毫米。所包封的电子器件或部件可以由封装体基座33支承。在一些实施方式中，在任何电子器件之间都不存在封装体基座材料或外壳材料，即，如果存在由外壳34形成的腔体，则该腔体为连续的腔体。包封在单个封装体中的各种电子器件或部件之间的连接可以是引线键合（wire bond）或者可以通过引线键合而形成。在一些实施方式中，所包封的电子器件或部件中的一个或多个形成在公共衬底上或共享公共材料层，在该情况下，电极之间的连接可以通过光刻来限定。在一些实施方式中，各种所包封的电子器件或部件彼此之间的或者与封装体的各部分之间的连接不是由电路迹线（trace）形成在电路板上。即是说，单个封装体中的腔体的内部可以没有电路迹线，即，沉积在电路板上的导电迹线。单个封装体具有机械一体性，而不包括任何附加的外壳。
图6示出了可以用来代替图5中的单个封装体10的替代的单个封装体10’。图6中的单个封装体10’与图5中的单个封装体10类似，但图5中的封装体基座33和外壳34由完全包围所包封的器件的导电外壳133，即，导电的结构部分替换。在图6的单个封装体10’中，如图6所示，当包括源引线11时，源引线11电连接到导电外壳133，或者可以替代地与导电外壳133电隔离。栅引线12和漏引线13分别都通过电绝缘材料134而与导电外壳133电隔离。
高压耗尽型晶体管23可以是场效应晶体管（FET），诸如高电子迁移率晶体管（HEMT）、异质结场效应晶体管（HFET）、JFET、MESFET、CAVET或者适合于功率切换应用的任何其他的FET结构。在一些实施方式中，高压耗尽型晶体管23为III族氮化物或III-N晶体管，诸如III-NFET、III-N HEMT、III-N HFET、III-N POLFET、III-N JFET、III-NMESFET、III-N CAVET或者适合于功率切换应用的任何其他的III-N结构。当使用III-N晶体管时，其可以是III晶面器件（即，电极形成在III-N层的III族晶面上）或N晶面器件（即，电极形成在III-N层的N晶面上）。如本文中所使用的，术语III族氮化物或III-N材料、层、器件、结构等是指由根据其中x+y+z约为1的化学计量式AlxInyGazN的化合物半导体材料构成的材料、器件或结构。
当将III-N晶体管用于高压耗尽型晶体管23时，III-N晶体管可以是诸如图7所示的III-N HEMT 23’的横向型器件，其中，在半导体本体的与所有电极相反的一侧具有绝缘或半绝缘部分。在一些实施方式中，可通过对半导体层进行掺杂以使该层表现为电绝缘的来形成半绝缘层，尽管其不如一些绝缘材料一样绝缘。图7的III-N HEMT 23’包括绝缘或半绝缘部分61、包括诸如GaN层的III-N缓冲层63和诸如AlGaN层的III-N势垒层64的半导体本体62、二维电子气（2DEG）沟道65、源电极45、栅电极46、和漏电极47。III-N HEMT可以任选地包括导电或半导电部分66，诸如位于绝缘或半绝缘部分61的与半导体本体62相反的一侧的硅衬底。
在一些实施方式中，不包括导电或半导电部分66，绝缘或半绝缘部分61为绝缘或半绝缘衬底或载体晶圆（carrier wafer）。在另一些实施方式中，包括导电或半导电部分66，且其为硅衬底或导电载体晶圆，绝缘或半绝缘部分61为绝缘或半绝缘III-N层。如本文中所使用的，“衬底”是如下的材料层，在其顶部外延生长半导体器件的半导体材料层，使得半导体材料的与该衬底接触或邻接的部分的晶体结构至少部分地符合或至少部分地由衬底的晶体结构确定。在一些实施方式中，衬底对通过半导体器件的电流的任何传导都没有贡献。使得III-N晶体管为横向型器件是有利的，其中，在半导体本体62的与所有电极相反的一侧具有绝缘或半绝缘部分。当将III-N晶体管安装在封装体内部时，与电极相反的一侧的器件的表面，即，表面68可以直接安装到封装体基座33，而在III-N晶体管与封装体基座33之间无需诸如“垫片（shim）”的绝缘间隔体（spacer）。例如，当不包括导电或半导电部分66时，绝缘或半绝缘部分61可以直接安装到封装体基座33，而在III-N晶体管与封装体基座33之间无需绝缘间隔体，当包括导电或半导电部分66时，导电或半导电部分66可以直接安装到封装体基座33，而在II-N晶体管与封装体基座33之间无需绝缘间隔体。例如Si CoolMOS晶体管的常规的功率切换电路中目前所使用的晶体管一般为在半导体本体的两侧都具有电极的垂直型器件，因此在晶体管与封装体基座之间会需要绝缘间隔体，这会导致晶体管工作期间所产生的热的耗散较差，并且在一些情况下会导致电路工作期间产生更多EMI。
用于高压耗尽型晶体管23的III-N晶体管还可包括用于功率切换应用的附加的特征。这些可以包括但不限于栅与半导体本体之间的绝缘层、表面钝化层、场板、位于栅下面的半导体本体中的凹进、以及附加的半导体层，诸如III-N缓冲层63与III-N势垒层64之间的AlN层、或者2DEG 65与绝缘或半绝缘部分61之间的或2DEG 65与导电或半导电部分66之间的III-N背势垒层（back-barrier layer）。
返回参照图3和图4，低压增强型晶体管22具有正阈值电压Vth，诸如约1V或更高、约1.5V或更高、或者约2V或更高。低压增强型晶体管22可以阻断0V与至少|Vth|之间的任何电压，其中|Vth|是高压耗尽型晶体管23的阈值电压的幅度（绝对值）。一般的，用于高压器件的III-N耗尽型晶体管阈值电压Vth约为-5到-10V（耗尽型=负Vth）。因而，当将III-N晶体管用于高压耗尽型晶体管23时，低压增强型晶体管22能够阻断0V与至少5V之间的、0V与至少10V之间、的或者0V与至少20V之间的任何电压。在一些实施方式中，低压增强型晶体管22可以阻断0V与至少约2*|Vth|之间的任何电压。低压增强型晶体管22因而为低压器件，这是因为其肯定能够阻断的电压明显低于电路高压。在一些实施方式中，低压增强型晶体管22为Si MOS晶体管，而在另一些实施方式中，其为III-N晶体管，诸如III-N HMET。在又一些实施方式中，低压增强型晶体管22为氮晶面或N晶面III-N晶体管。
电阻器24的电阻值部分地确定电路的最大压摆率。对于给定的电路，电阻器24的电阻值R越大，则最大压摆率就越低。在大多数情况下，电阻R乘以高压耗尽型晶体管23的栅电容与最大压摆率成比例。在一些实施方式中，电阻器值约在100欧姆到100千欧之间。
装载或包封在电子部件25的单个封装体10内的电子器件安装在单个封装体内部并如下连接。参照图4，使用电连接器52-57将单个封装体10的各部分、低压增强型（E型）晶体管22、高压耗尽型（D型）晶体管23、和电阻器24彼此电连接，其中，所述电连接器52-57可以为单个或多个引线键合。当将具有半绝缘衬底的III-N晶体管用于低压E型晶体管22和高压D型晶体管23中的任一者或两者时，低压E型晶体管22和/或高压D型晶体管23可以安装在封装体内部，并使它们各自的绝缘或半绝缘衬底与封装体基座23接触。低压E型晶体管22的源电极42例如通过导电连接器55电连接到封装体的导电的结构部分，诸如封装体基座33，或者可以替代地电连接到封装体的源引线11。低压E型晶体管22的栅电极43诸如通过导电连接器54而电连接到封装体的栅引线12。低压E型晶体管22的漏电极44诸如通过导电连接器52而电连接到高压D型晶体管23的源电极45。高压D型晶体管23的漏电极47诸如通过导电连接器57而电连接到封装体的漏引线13。高压D型晶体管23的栅电极46诸如通过导电连接器53而电连接到电阻器24的第一端48。电阻器24的第二端49例如通过导电连接器56而电连接到封装体的导电的结构部分，诸如封装体基座33，或者可以替代地电连接到封装体的源引线11。
在一些实施方式中，高压D型晶体管23和电阻器24都由相同的半导体材料形成和/或共享，或形成在公共衬底上。例如，图8示出了包括图7的III-N HMET 23’和电阻器24’的单个部件84，其中，所述III-NHMET 23’和电阻器24’都由相同的III-N材料形成并共享或形成在公共衬底上。该电阻器包括与III-N材料中的2DEG 65形成欧姆接触的电极48’和49’。电极48’例如通过互连73而电连接到III-N HMET 23’的栅电极46。
在一些实施方式中，高压耗尽型晶体管23和电阻器24都共享或形成在公共衬底上，但是由不同的材料或材料层形成。例如，图9示出了包括图7的III-N HMET 23’和电阻器24”的单个部件84’。电阻器24”由可以沉积在用于形成III-N HMET 23’的III-N材料层上的导体和半导体层112形成。该电阻器包括与导电或半导电层112形成欧姆接触的电极48’和49’。任选地，在导电或半导电层112与III-N材料层之间可以包括绝缘或半绝缘材料111。图10示出了与图4的电子部件25相同的电子部件25’的暴露的平面图，但是不同之处在于如图8和图9所示高压耗尽晶体管和电阻器集成到单个部件中。将高压耗尽晶体管和电阻器集成到单个部件中可以简化封装并降低成本。
在另一些实施方式中，如11-14所示，电子部件85包括都装入、包封或密封在单个封装体90中的高压耗尽型晶体管23和低压增强型晶体管22两者。任选地，电子部件85可包括装入、包封或密封在单个封装体90中的电容器5，如下面将描述的。图11示出了电子部件85的示意图，图12示出了连接到电子部件85的单个封装体的引线11和14的电阻器24的相反的端部，图13示出了电子部件85的暴露的平面图，且图14示出了单个封装体90的透视图。图14所示的单个封装体90与图5中的封装体10类似，但是不同之处在于还包括与封装体基座33电隔离的附加引线14。替代地，封装体基座33和外壳34可以由完全包围所包封的晶体管的单个导电外壳，即，如图6所示的导电的结构部分替换，在这种情况下，源引线11电连接到导电外壳或与导电外壳电隔离，且所有其他引线都与导电外壳电隔离。对于高压耗尽型晶体管23以及对于低压增强型晶体管22的要求与之前关于电子部件25所描述的相同。
装载或包封在电子部件85的单个封装体90内的电子器件被安装在单个封装体90内部并如下连接。参照图13，使用电连接器92-97将单个封装体90的各部分、低压增强型（E型）晶体管22、高压耗尽型（D型）晶体管23、和电容器5（当包括时）彼此连接，其中，所述电连接器92-97可以为单个或多个引线键合。当将具有半绝缘衬底的III-N晶体管用于低压E型晶体管22和高压D型晶体管23中的任一者或两者时，低压E型晶体管22和/或高压D型晶体管23可以安装在封装体内部，其中，它们各自的绝缘或半绝缘衬底与封装体基座23接触。当包括电容器5时，电容器5可以安装在封装体内部，其中，第一电极与封装体基座23接触。低压E型晶体管22的源电极42例如通过导电连接器95电连接到封装体的导电的结构部分，诸如封装体基座33，或者可以替代地电连接到封装体的源引线11。在一些实施方式中，低压E型晶体管22的源电极42电连接到封装体的导电的结构部分，诸如封装体基座33，且封装体不具有源引线。在此情况下，封装体可以仅包括三个引线：栅引线12、漏引线13、和附加引线14。低压E型晶体管22的栅电极43诸如通过导电连接器94而电连接到封装体的栅引线12。低压E型晶体管22的漏电极44诸如通过导电连接器92而电连接到高压D型晶体管23的源电极45。高压D型晶体管23的漏电极47诸如通过导电连接器96而电连接到封装体的漏引线13。高压D型晶体管23的栅电极46诸如通过导电连接器93而电连接到封装体的附加引线14。高压D型晶体管23的栅电极46电连接到单个封装体的引线，而不电连接到任一晶体管的任何其他电极，且在一些实施方式中，不连接到封装体内的任何其他晶体管的任何电极（例如，当在封装体内还包括附加的晶体管时）。电容器的第二电极例如通过导电连接器97而电连接到高压D型晶体管23的栅电极46，或者可以替代地电连接到封装体的附加引线14。
如图12所示，电阻器24可以一端电连接到附加引线14，且另一端电连接到源引线11，这可以限制压摆率并减小栅电流，与由电子部件25中的电阻器24所获得的有益效果类似。在该实施方式中，不包括电容器5。此外，在该实施方式中，用户可以选择电阻器24的特定值，而不是如在电子部件25中那样限于预先装设的密封的电阻器24的值，从而允许电路设计的较大灵活性。然而，如图3所示，在封装体内包括电阻器24是优选的，因为可以减小寄生电感，这可以改进电路性能。
电子部件85还可以作为限流器工作，以在外部电路发生故障，诸如负载短路的情况下，限制可以流过电路的电流。图15-17中示出了该操作方法，其可通过相对于源引线11而向附加引线14施加负电压来实现。在常规的用于限流的器件中，最大电流通常只能以导通态电压为代价来减小或加以限制，该导通态电压为额定电流流过时跨高电流端子（源-漏、集电极-发射极）的电压降。换言之，通过更改器件设计和偏置条件中任一者来减小可以流过常规器件的最大电流，一般会导致器件导通电阻或导通态电压的增大，这增大工作期间的功率损失。具有较小的电流限制的常规器件在其他所有参数都相等的情况下在导通态时将具有较高的电压降。
在电子部件85中，因为高压D型晶体管23提供高压阻断能力，所以其通常将对复合器件的导通电阻具有较大贡献。然而，该电阻常由提供高压能力的漂移区的电阻主导，而非由而高压D型晶体管23的栅所直接调制的高压D型晶体管23的沟道来主导。因此，高压D型晶体管23的栅可用以在不明显地增大电子部件85的导通电阻的情况下限制最大电流。
参照图15，当电子部件85驱动可以为电感性负载的负载102时，源引线11可以接地，漏引线13可以连接到负载102的一端，且负载102的相反的一端可以连接到电路高电压源103。高压D型晶体管23的栅可以由电压源101保持在比低压E型晶体管22的源低的电压，该电压源101其一端连接到源引线11，且相反的一端连接到附加引线14。替代地，可使用其他方法来维持源引线11与附加引线14之间的电压差。例如，不同于使用电压源将负电压直接施加到附加引线14，可使用分压电路来维持源引线11与附加引线14之间的电压差。如果负载102由短路电路而被短路或旁路（bypass），例如可能可发生在电路故障期间或之后，则电子部件85的最大可允许电流将流过电子部件85，以及串联在该电流路径中的任何其他器件或部件。高压D型晶体管23的源电极与栅电极之间的电压差的值直接控制该电流的幅度。栅电极处相对于源电极的电压越负，则可以流过的最大电流就越小。进一步还可以有利的是包括电容器5，以当电子部件85作为限流器而工作时进一步稳定该电路。
电子部件85能够在限制最大电流而只最低限度地增大导通态电压降或导通电阻，如图16和图17中所示。图16示出了当相对于引线11而向引线14施加0V时，关于电子部件85的仿真电流-电压（I-V）特性，其中电流I为流入漏引线13或流出漏引线13的仿真电流，且电压V施加在源引线11与漏引线13之间。曲线201-205中每个均对应施加到栅引线12的不同的电压Vg，其中Vg对于曲线201等于2V、对于曲线202为2.4V、对于曲线203为2.8V、对于曲线204为3.2V、且对于曲线205为3.6V。导通电阻由当栅电压Vg保持高（诸如3.6V）时所施加的电压V的最小值处的I-V曲线的斜率，即，直线208的斜率来确定。更具体地，导通电阻Ron=1/(直线208的斜率)。如图16可见，当电子部件被操作使得导通态中的栅电压Vg为3.6V时，能流过器件的最大电流约为28安培且导通电阻约为0.043欧姆。图17的仿真I-V特性是用于与图16中的部件相同的部件的，仿真中的唯一不同在于相对于引线11而向引线14施加的电压此时为-4.5V。可见，能流过该器件的最大电流约为18安培，或比图16中的约低36%，而导通电阻（由直线308的斜率的倒数所给出的）只略高于图16中的。
限制电路中的电流的一个原因是要确保电路中所包括的电子器件在电路部件中的一个被短路一定时间量时不被损坏。例如，参照图15，如果负载102在电路工作期间短路一定时间量，则能流过电子部件85的最大电流的将在电子部件85被短路的持续时间内流过。减小最大电流增大了最大电流可以流过电子部件85而不损坏单个封装体内所包含的任何电子器件的时间长度（即，增大了短路的残存性）。
图18和图19示出了在不同的最大电流（即，施加到封装体的引线14的不同电压）下工作的电子部件85的短路残存性的测量结果。在图18中，引线14偏置在0V（接地），且漏引线13偏置在300V（负载102被省略），而在图19中，引线14偏置在-5V且漏引线14偏置在400V（负载102被省略）。与图18的测量结果相比，关于图19中的测量结果的施加到引线14的负电压导致关于图19的测量结果的较小的最大电流。对于这两个测量结果，源引线11接地。在这两个测量结果中，栅引线12一开始被保持在0V，在时刻t=0秒时被切换导通（至比电子部件85的阈值电压大的值），在时刻t=10微秒时被切换回0V。从图18可见，在时刻t=2微秒，流过电子部件85的电流311急剧地增大（电流水平超过了绘制图的轴线极限），且跨电子部件85的电压312开始下降，表明电子部件85中的一个或多个器件被损坏。当在t=10微秒时栅电压被切换回0V时，显著的电流311继续流过，进一步表明对器件的损坏。因而对于300V的源-漏电压而言，图18中的短路残存性约为2微秒。
图19中，在t=0与t=10微秒之间，电流311单调递减，且跨电子部件85的电压312保持在400V恒定不变，表明电子部件85在此期间未被损坏并且在适当地工作。此外，在于t=10微秒时，将栅电压切换回0V之后，跨电子部件85的电压312保持在400V恒定不变，并且没有显著的电流311继续流过电子部件85，表明电子部件85仍未损坏并且在适当地工作。因而对于400V的源-漏电压而言，图19中的短路残存性至少为10微秒。如此，如上所述，当描述为以相对于引线11而向引线14施加的负电压来操作电子部件85时，对于至少约300V或至少约400V的源-漏电压而言，短路残存性可以至少为10微秒。在一些实施方式中，施加到引线14的电压比施加到引线11的电压至少低约1V、比施加到引线11的电压至少低约3V、或者比施加到引线11的电压至少低约5V。
已经描述了大量实施方式。但是，将理解的是，在不脱离本文中所描述的技术和器件的精神和范围的情况下可以进行各种修改。例如，当如图8所示部件25的高压D型晶体管和电阻器集成在一起使得其共享相同的半导体材料时，半导体材料不必是III-N材料，而是可以由其他材料形成，诸如硅、III-As或III-P材料。当将电子部件85用于限流应用中时，图11所示的电子部件85中的低压E型晶体管可以用诸如n-p-n双极型晶体管的双极型晶体管替换。据此，其他实施方式在随附的权利要求书的范围内。

Claims (32)

1.一种电子部件，包括：
高压耗尽型晶体管；
低压增强型晶体管；和
单个封装体，所述单个封装体包封所述高压耗尽型晶体管和所述低压增强型晶体管，其中
所述高压耗尽型晶体管的源电极电连接到所述低压增强型晶体管的漏电极，所述高压耗尽型晶体管的漏电极电连接到所述单个封装体的漏引线，所述低压增强型晶体管的栅电极电连接到所述单个封装体的栅引线，所述高压耗尽型晶体管的栅电极电连接到所述单个封装体的附加引线，且所述低压增强型晶体管的源电极电连接到所述单个封装体的导电的结构部分。
2.如权利要求1所述的电子部件，其中，所述高压耗尽型晶体管的所述栅电极不电连接到包封在所述单个封装体中的任何晶体管的任何电极。
3.如权利要求1所述的电子部件，其中，所述单个封装体还包括源引线。
4.如权利要求1所述的电子部件，还包括电阻器，其中，所述电阻器的第一端电连接到所述单个封装体的所述附加引线，且所述电阻器的第二端电连接到所述单个封装体的所述导电的结构部分。
5.如权利要求4所述的电子部件，其中，所述单个封装体还包括电连接到所述单个封装体的所述导电的结构部分的源引线，且所述电阻器的所述第二端直接连接到所述源引线。
6.如权利要求5所述的电子部件，其中，所述电阻器在所述单个封装体的外部。
7.如权利要求1所述的电子部件，其中，当相对于所述单个封装体的所述导电的结构部分的电压的所述栅引线的电压比所述电子部件的阈值电压大、相对于所述单个封装体的所述导电的结构部分向所述漏引线施加高电压、以及所述附加引线的电压比所述单个封装体的所述导电的结构部分的电压小时，所述电子部件的短路残存性至少为10微秒。
8.如权利要求7所述的电子部件，其中，所述高电压至少为约300V。
9.如权利要求7所述的电子部件，其中，所述附加引线的电压比所述单个封装体的所述导电的结构部分的电压至少低约1V。
10.如权利要求1所述的电子部件，其中，与当所述附加引线的电压等于所述单个封装体的所述导电的结构部分的电压时相比，当所述附加引线的电压低于所述单个封装体的所述导电的结构部分的电压时能够流过所述电子部件的最大电流较小。
11.一种操作如权利要求1所述的电子部件的方法，包括：
在第一时刻处，相对于权利要求1的所述电子部件的所述单个封装体的所述导电的结构部分向所述漏引线施加正电压；
相对于所述单个封装体的所述导电的结构部分向所述栅引线施加比所述电子部件的阈值电压低的电压；以及
向所述附加引线施加比所述单个封装体的所述所导电的结构部分的电压低的电压。
12.如权利要求11所述的方法，其中，所述正电压至少为约300V。
13.如权利要求11所述的方法，其中，向所述附加引线施加的电压比所述单个封装体的所述导电的结构部分的电压至少低约1V。
14.如权利要求11所述的方法，还包括：在第二时刻处，将相对于所述单个封装体的所述导电的结构部分的所述栅引线的电压切换到比所述电子部件的所述阈值电压大的值，允许电流流过所述电子部件。
15.一种电子部件，包括：
高压耗尽型晶体管；
低压增强型晶体管；
电阻器；和
单个封装体，所述单个封装体包封所述高压耗尽型晶体管、所述低压增强型晶体管、和所述电阻器，其中
所述高压耗尽型晶体管的源电极电连接到所述低压增强型晶体管的漏电极，所述高压耗尽型晶体管的漏电极电连接到所述单个封装体的漏引线，所述低压增强型晶体管的栅电极电连接到所述单个封装体的栅引线，所述低压增强型晶体管的源电极电连接到所述单个封装体的导电的结构部分，所述电阻器的第一端电连接到所述高压耗尽型晶体管的栅电极，且所述电阻器的第二端电连接到所述单个封装体的导电的结构部分。
16.如权利要求15所述的电子部件，其中，所述单个封装体还包括源引线。
17.如权利要求3或16所述的电子部件，其中，所述源引线电连接到所述单个封装体的所述导电的结构部分。
18.如权利要求15所述的电子部件，其中，所述高压耗尽型晶体管和所述电阻器位于公共衬底上。
19.如权利要求18所述的电子部件，其中，所述高压耗尽型晶体管和所述电阻器包括相同的半导体层结构。
20.如权利要求19所述的电子部件，其中，所述高压耗尽型晶体管和所述电阻器包括III-N半导体材料。
21.如权利要求18所述的电子部件，其中，所述高压耗尽型晶体管包括半导体层结构，且所述电阻器包括位于所述半导体层结构上的导电层或半导电层。
22.如权利要求15所述的电子部件，其中，所述电阻器具有在约100欧姆与100千欧之间的电阻。
23.一种电子部件，包括：
高压耗尽型晶体管；
低压增强型晶体管；和
单个封装体，所述单个封装体包封所述高压耗尽型晶体管和所述低压增强型晶体管，其中
所述高压耗尽型晶体管的源电极电连接到所述低压增强型晶体管的漏电极，所述高压耗尽型晶体管的漏电极电连接到所述单个封装体的漏引线，所述低压增强型晶体管的栅电极电连接到所述单个封装体的栅引线，所述高压耗尽型晶体管的栅电极电连接到所述单个封装体的附加引线，且所述低压增强型晶体管的源电极电连接到所述单个封装体的源引线。
24.如权利要求23所述的电子部件，其中，所述源引线不电连接到所述单个封装体的导电的结构部分。
25.如权利要求3或24所述的电子部件，其中，当相对于所述单个封装体的所述源引线的电压的所述栅引线的电压比所述电子部件的阈值电压大、相对于所述单个封装体的所述源引线向所述漏引线施加高电压、以及所述高压耗尽型晶体管的所述栅电极的电压比所述单个封装体的所述源引线的电压低时，所述电子部件的短路残存性至少为10微秒。
26.如权利要求25所述的电子部件，其中，所述高压至少为约300V。
27.如权利要求25所述的电子部件，其中，所述附加引线的电压比所述单个封装体的所述源引线的电压至少低约1V。
28.如权利要求3或24所述的电子部件，其中，与当所述附加引线的电压等于所述源引线的电压时相比，当所述附加引线的电压低于所述源引线的电压时能够流过所述电子部件的最大电流较小。
29.如权利要求1或24所述的电子部件，还包括电容器，其中，所述电容器的第一端电连接到所述高压耗尽型晶体管的所述栅电极，且所述电容器的第二端电连接到所述低压增强型晶体管的所述源电极。
30.如权利要求29所述的电子部件，其中，所述单个封装体包封所述电容器。
31.如权利要求1、15、21或23中任一项所述的电子部件，其中，所述高压耗尽型晶体管为III族氮化物晶体管。
32.如权利要求1、15、21或23中任一项所述的电子部件，其中，所述低压增强型晶体管为硅基晶体管或III族氮化物晶体管。
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