CN102725843A - 用于处理基材的装置与方法 - Google Patents

用于处理基材的装置与方法 Download PDF

Info

Publication number
CN102725843A
CN102725843A CN2010800521422A CN201080052142A CN102725843A CN 102725843 A CN102725843 A CN 102725843A CN 2010800521422 A CN2010800521422 A CN 2010800521422A CN 201080052142 A CN201080052142 A CN 201080052142A CN 102725843 A CN102725843 A CN 102725843A
Authority
CN
China
Prior art keywords
base material
temperature
wafer
equipment
metal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN2010800521422A
Other languages
English (en)
Other versions
CN102725843B (zh
Inventor
沃尔夫冈·里茨勒
巴特·裘特凡梅斯特
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Polytron Technologies Inc
Original Assignee
OC Oerlikon Balzers AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by OC Oerlikon Balzers AG filed Critical OC Oerlikon Balzers AG
Priority to CN201410361067.8A priority Critical patent/CN104091777B/zh
Publication of CN102725843A publication Critical patent/CN102725843A/zh
Application granted granted Critical
Publication of CN102725843B publication Critical patent/CN102725843B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93Batch processes
    • H01L24/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/96Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005Apparatus not specifically provided for elsewhere
    • H01L21/67011Apparatus for manufacture or treatment
    • H01L21/67017Apparatus for fluid treatment
    • H01L21/67028Apparatus for fluid treatment for cleaning followed by drying, rinsing, stripping, blasting or the like
    • CCHEMISTRY; METALLURGY
    • C23COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23CCOATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C14/00Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material
    • C23C14/22Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material characterised by the process of coating
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01JELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32Gas-filled discharge tubes
    • H01J37/32009Arrangements for generation of plasma specially adapted for examination or treatment of objects, e.g. plasma sources
    • H01J37/32082Radio frequency generated discharge
    • H01J37/321Radio frequency generated discharge the radio frequency energy being inductively coupled to the plasma
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01JELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32Gas-filled discharge tubes
    • H01J37/32431Constructional details of the reactor
    • H01J37/3244Gas supply means
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561Batch processing
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568Temporary substrate used as encapsulation process aid
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005Apparatus not specifically provided for elsewhere
    • H01L21/67011Apparatus for manufacture or treatment
    • H01L21/67017Apparatus for fluid treatment
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005Apparatus not specifically provided for elsewhere
    • H01L21/67011Apparatus for manufacture or treatment
    • H01L21/67098Apparatus for thermal treatment
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005Apparatus not specifically provided for elsewhere
    • H01L21/67011Apparatus for manufacture or treatment
    • H01L21/67155Apparatus for manufacturing or treating in a plurality of work-stations
    • H01L21/67161Apparatus for manufacturing or treating in a plurality of work-stations characterized by the layout of the process chambers
    • H01L21/67167Apparatus for manufacturing or treating in a plurality of work-stations characterized by the layout of the process chambers surrounding a central transfer chamber
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005Apparatus not specifically provided for elsewhere
    • H01L21/67011Apparatus for manufacture or treatment
    • H01L21/67155Apparatus for manufacturing or treating in a plurality of work-stations
    • H01L21/67201Apparatus for manufacturing or treating in a plurality of work-stations characterized by the construction of the load-lock chamber
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005Apparatus not specifically provided for elsewhere
    • H01L21/67011Apparatus for manufacture or treatment
    • H01L21/67155Apparatus for manufacturing or treating in a plurality of work-stations
    • H01L21/67207Apparatus for manufacturing or treating in a plurality of work-stations comprising a chamber adapted to a particular process
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005Apparatus not specifically provided for elsewhere
    • H01L21/67011Apparatus for manufacture or treatment
    • H01L21/67155Apparatus for manufacturing or treating in a plurality of work-stations
    • H01L21/67236Apparatus for manufacturing or treating in a plurality of work-stations the substrates being processed being not semiconductor wafers, e.g. leadframes or chips
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005Apparatus not specifically provided for elsewhere
    • H01L21/67242Apparatus for monitoring, sorting or marking
    • H01L21/67248Temperature monitoring
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005Apparatus not specifically provided for elsewhere
    • H01L21/67242Apparatus for monitoring, sorting or marking
    • H01L21/67253Process monitoring, e.g. flow or thickness monitoring
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/12Mountings, e.g. non-detachable insulating substrates
    • H01L23/14Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/147Semiconductor insulating substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H01L23/293Organic, e.g. plastic
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19Manufacturing methods of high density interconnect preforms
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93Batch processes
    • H01L24/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01JELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J2237/00Discharge tubes exposing object to beam, e.g. for analysis treatment, etching, imaging
    • H01J2237/32Processing objects by plasma generation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/20Structure, shape, material or disposition of high density interconnect preforms
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92Specific sequence of method steps
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93Batch processes
    • H01L2224/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01002Helium [He]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01005Boron [B]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01006Carbon [C]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01013Aluminum [Al]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01033Arsenic [As]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01047Silver [Ag]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01075Rhenium [Re]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01082Lead [Pb]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013Alloys
    • H01L2924/014Solder alloys
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/102Material of the semiconductor or solid state bodies
    • H01L2924/1025Semiconducting materials
    • H01L2924/10251Elemental semiconductors, i.e. Group IV
    • H01L2924/10253Silicon [Si]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/12Passive devices, e.g. 2 terminal devices
    • H01L2924/1204Optical Diode
    • H01L2924/12041LED
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/12Passive devices, e.g. 2 terminal devices
    • H01L2924/1204Optical Diode
    • H01L2924/12044OLED
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/14Integrated circuits
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation
    • H01L2924/1815Shape
    • H01L2924/1816Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18162Exposing the passive side of the semiconductor or solid-state body of a chip with build-up interconnect
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30Technical effects
    • H01L2924/301Electrical effects
    • H01L2924/3025Electromagnetic shielding
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30Technical effects
    • H01L2924/35Mechanical effects
    • H01L2924/351Thermal stress
    • H01L2924/3511Warping
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30Technical effects
    • H01L2924/36Material effects
    • H01L2924/364Polymers
    • H01L2924/3641Outgassing

Abstract

一种用于处理基材(1)的方法,基材放置于真空环境中时呈除气状态。此方法包括:置放此基材于真空中:通过加热此基材(1)至温度T1,并移除由此基材(1)所发出的气体污染物来进行除气处理,直到除气率被基材之污染物的扩散所决定,因而建立一实质稳态。然后,当基材之污染物的扩散率低于在温度T1的扩散率时,将温度降低至温度T2。在温度T2,基材(1)被进一步进行处理,直到基材(1)被含金属的薄膜(16)所覆盖。

Description

用于处理基材的装置与方法
技术领域
一些基材当置放于真空中时呈除气(out-gassing)状态,在该除气状态期间,气体物质会由基材发出。此气体物质可能会污染处理装置和基材本身的部分,基材本身的所述部分是不被预期的。当基材置放于真空中时,含有有机化合物的基材容易呈除气状态。
背景技术
一般半导体芯片是被提供于含有有机化合物(例如,成模塑料(plasticmolding compound))的封装体中。此封装体可保护由晶圆所切割出的半导体芯片,且此封装体还形成半导体材料的接点与外部接点区域之间的连接,由此封装体设置于例如印刷电路板的一高阶重新布线基板(higher levelrewiring substrate)上。
当电路的复杂度增加时,接点的数量也随之增加,这意味着需要新型式的封装方式。简单芯片的必要接点可仅沿着封装体的边缘来进行,但复杂芯片需使用封装体的整个底部。接点可利用排列成矩阵图案的插针或球型的形式。有时,芯片过于复杂,因而封装体实际上需大于单个芯片所需,以容纳所有的接点。
一些型态的封装,例如揭露于美国专利第7,009,288号,使用一重新布线基板,其是一预制的重新布线板,并在利用连接线或焊球来电性连接于重新布线板之前,设置半导体芯片于其上。此半导体芯片和电性连接经常是嵌设于塑化成份中,其形成封装体的外壳,并可保护此半导体芯片和电性连接免于环境的伤害。
内埋晶圆级球栅阵列(embedded wafer-level ball grid array,eWLB)技术可使封装体符合焊球所需的空间,而无关于芯片的实际尺寸,意指封装体几乎未大于硅芯片本身太多。当提供此种封装时,首先嵌设多个半导体芯片于塑料壳体成份内,以形成一复合晶圆,接着,沉积一重新布线结构于此复合晶圆上,以提供从芯片接垫至封装体的外部接垫的电性连接。此方法的例子已揭露于美国专利第7,202,107号。
然而,有必要对用于处理除气中之基材(例如复合晶圆)的设备与方法进行改善。
发明内容
提供了一种用于处理一基材的方法,基材在放置于真空环境时呈除气状态。将基材放置于真空环境,通过将该基材加热至一温度T1,并移除由该基材所发出的气体污染物来执行除气处理,直到除气率被该基材之污染物的扩散所决定,因而建立一实质稳态。之后,当该基材之污染物的扩散率低于在该温度T1时所呈现的扩散率时,该基材的温度被降低至温度T2。在该温度T2进一步处理该基材,直到该基材被含有金属的一薄膜所覆盖。
根据本方法,该除气率并不降至最低,但可建立一平衡,亦即在温度T1的稳态,其除气率是仅通过扩散率所决定,换言之,该基材之整体持续地产生气体,并被持续地抽出。基材表面污染及腔体污染不影响此除气。
通过随后将环境温度降低至T2,扩散率被降低。这使得抽气功率足够来确保一低污染,即使发生蚀刻、具有其它工作气体的金属沉积。因此,在温度T2进一步处理该基材,直到表面被金属薄膜覆盖,以避免升高温度而再次增加除气率。
扩散率依据温度来决定,在一些基材中,约为六次方的关系。
该温度T1与该第二温度T2之间的差异至少为100K。例如,T1可为150℃,而T2可为20℃。
在另一实施例中,在进一步处理该基材时,将该基材维持在该温度T2或小于温度T2。
进一步处理该基材的步骤可包括对该基材的蚀刻步骤以及在该基材上沉积一个或更多金属层的步骤中的一个或多个。
此放置于真空环境时呈除气状态的基材可具有许多形式。在第一实施例中,该基材是一半导体晶圆,其包含一有机材料层。该有机材料包含一聚亚酰胺层,其形成于该半导体晶圆的前表面上。该半导体晶圆是一硅晶圆。
在其它实施例中,该基材的该前表面和后表面中的一个或多个的至少一部分包含有机材料。该基材可由有机材料所形成。在一个实施例中,该基材为复合晶圆,其包含嵌设于一共同塑料成份中的多个半导体芯片。半导体芯片的至少一个接垫暴露于复合晶圆的第一主表面。金属层沉积于复合晶圆的第一主表面上。此金属层可接着被构成,以产生一重新布线结构,用于个别的电子组件,其是由此复合晶圆所切割出。此类型的基材亦习知于内埋晶圆级球栅阵列(eWLB)结构。
在一实施例中,此复合晶圆置放于一腔室内,并被加热至温度T1以及被真空泵所抽气,以移除由复合晶圆所发出的气体物质至腔室之外。或者,在抽气时,可应用一气流于此复合晶圆,以增加移除率。
由复合晶圆所发出的气体物质可被捕捉于冷却阻碍中,其位于一抽气路线上,并被导引至泵。这样避免了由气体物质所造成之抽气的损害及/或污染。
可使用端点侦测技术来决定此复合晶圆是否已充分地被除气。由复合晶圆所移除的气体物质可被监测,并可并确认化合物诸如二氧化碳(CO2)、水气(H2O)、碳氢化合物(CxHy)的一种或多种化合物的存在。
在沉积该第一金属层前,可于温度T2进行一清洁处理。清洁处理可用以改善该第一金属层在接垫上的附着性,此接垫位于半导体芯片的主动表面上。此清洁处理可为一蚀刻处理。
为了保持复合晶圆的温度于预期的低温,此复合晶圆可在清洁处理及/或沉积该第一金属层时主动地被冷却。借由冷却一复合晶圆所位于的夹具,可进行主动冷却。
第一金属层可利用物理气相沉积来沉积,例如溅镀技术,如脉冲DC溅镀。若使用DC溅镀,可施加一RF偏压于夹具来支持平板。此有益于沉积同积金属层于弯曲基材上。
为在处理此复合晶圆的前侧表面时减少由此复合晶圆的背面所发出的污染,在沉积第一金属层于此复合晶圆的前侧表面之前,可沉积一密封金属层于此复合晶圆的背面。此密封金属层亦可作为一适合表面,以安装额外的散热器。
在实施例中,此基材是一复合晶圆。
此第一金属层可接着构成来提供多个导电轨和多个接垫中的一个或多个,多个导电轨从半导体芯片之主动表面上的接垫延伸至组件接垫,组件接垫是位于塑料成份上,并邻近半导体芯片。导电轨及组件接垫的配置选择可提供适合的焊球排列及间距。
在另一实施例中,一第二金属层沉积于该第一金属层上,或者,一第三金属层沉积于该第二金属层上,以提供一多层重新布线结构。不同层的金属可不同。最低层可作为一黏着层,而最高层可作为一低阻值接触层。
亦提供一种制造电子组件的方法,其中,根据上述实施例之一,基材以复合晶圆形式来进行处理,且基材被切割,以产生一或多个电子组件。电子组件包含:一半导体芯片,其嵌设于一塑料成份中;以及至少一金属层,其位于该半导体芯片的至少一者及该塑料成份上。
提供一种用于处理基材的设备,其包含二个除气单元及至少一处理单元。第一除气单元包含一具有加热该基材之一装置的气锁器及一处理监测传感器。该气锁器是连接于一排空系统。第二除气单元包含一用以加热该基材的装置、一用以吹气至该基材之背面的气体供应器以及处理监测传感器。该第二除气单元亦连接于一排空系统。至少一后续处理单元包含一用以主动冷却该基材的装置。
该设备适用于执行根据上述实施例之一所述的方法,由于除气可被进行来得到一扩散的稳态,此扩散是来自基材的整体体积,接着,基材可被冷却至一温度T2,该温度T2被维持,直到基材的至少一主表面被含有一金属的一薄膜所覆盖。特别是,此除气处理可在传统群集型多单元处理系统(clustertype multi-station processing system)中进行,如输入气锁亦被使用来进行除气。此正常制造率可被维持,而无需其它外部设备来执行一部分或全部的除气处理。
用以冷却基材的装置可为一致冷夹,其包含一加热件。这使得基材的温度可被控制在一更大的温度范围。
除气单元与该处理单元可包含接收针,用以接收一圆形弯曲的该基材。由于复合晶圆容易呈圆形弯曲,因此,若欲处理的基材为复合晶圆,则可进行此实施例。
处理单元和除气单元中的一个或多个可进一步包含一冷却阻碍,用以捕取由该基材所发出的气体物质。这样避免了真空系统的伤害和污染。
该第二除气单元及/或后续的处理单元可进一步包含一气体管线,用以提供氧气至该些单元,以提供及一RF电源供应至第二除气单元的夹具,因而可进行临场清洁。
该第一除气单元可为一群集型多单元处理设备的一输入气锁器。
附图说明
现在将参照附图来描述实施例。
图1显示一扇出模封基板或复合晶圆。
图2a显示一凸块图案。
图2b显示根据第一实施例之平板的示意性剖面图。
图2c显示根据第二实施例之平板的示意性剖面图。
图3显示复合晶圆的除气处理。
图4显示复合晶圆的蚀刻处理。
图5a显示第一金属层沉积于复合晶圆上。
图5b显示第二金属层沉积于复合晶圆上。
图6显示复合晶圆的制造。
图7显示复合晶圆的基材弯曲。
图8显示eWLB基材在除气后之典型的残留气体分析(residual gasanalyzer,RGA)的频谱图。
图9显示eWLB基材在除气后之典型的残留气体分析(RGA)的频谱图。
图10显示除气之前及之后。
图11显示一对照UBM流程。
图12显示基材的不同变形型式。
图13显示一具有端点侦测的定性清洁循环。
图14显示一标准封装设备群集设计。
图15显示用于一标准对照工艺的温度和除气的定性图。
图16显示根据一实施例之一温度及除气的定性图。
图17显示一具有TWP特征之FOUP说明图。
图18显示可能之表面与整体污染的流动。
图19显示整体处理监测器的设置。
图20显示一设备的概要图,用于复合晶圆处理。
图21显示根据一实施例之一温度及除气的定性图,用于eWLB处理。
图22显示根据一实施例之一方法,用以制造一平板。
图23显示一适用于弯曲基材的FOUP。
图24显示一具有TWP硬件之前端四轴机械臂。
图25显示一具有大面积夹持的对位器。
图26显示一维持材料缓冲器。
图27显示一CLN300气锁除气单元。
图28显示300mm之TWP真空末端执行器。
图29显示一致冷夹组。
图30显示一致冷夹的控制范围。
图31显示不同种类的基材。
具体实施方式
本申请叙述一种设备和方法,其设计用于处理基材以及改善来适用单一晶圆和高纯净度设备,基材是呈有机或其它除气状态。
此基材可为一半导体晶圆,其包含一有机材料层,例如聚亚酰胺(polyimide)层。此基材亦可部分是由有机材料所形成。以下实施例是以一基材为复合晶圆(composite wafer)的形式来进说明。此复合晶圆包含多个半导体芯片,其嵌设于一般塑料化合物,例如成模塑料(molding compound)。一复合晶圆可使用于eWLB FanOut产品的大规模制造。
扇出(FanOut或Fan-out)是一种以电子的方式实现的可输出逻辑门的方法,以驱动相同类型的其它逻辑门的许多输入。在大多数的设计中,逻辑门是共同被连接,以形成更复杂的电路,且其一般用于使一逻辑门输出连接于多个逻辑门输入。这种用于实现逻辑门的技术经常可允许门输入来被直接写入,而不需额外的接口电路。
晶粒(Die):一晶粒在集成电路中是指具有半导体材料的小区块,其形成有指定的功能性电路于其上。通常,集成电路是利用例如光刻的工艺来大量地制造于电子级硅(electronic-grade silicon,EGS)的单一晶圆上。此晶圆是被切割成多个小块,每一小块包含有电路。这些小块中的每一小块称之为晶粒。
FOUP为晶圆传送盒(Front Opening Unified Pod)的英文缩写。其是一特别塑料盒,而设计来稳固地且安全地固定硅晶圆于已控管环境,并可允许晶圆被搭载有适当载埠(load port)和机械手臂系统的工具所移动。
UBM为凸块底层金属(under bump metallization)的英文缩写。大部分IC接垫的最终金属层为铝,其提供一良好的表面,以进行传统的焊线步骤。不幸地,此表面是不适合于大部分导电凸块。在暴露于空气时,铝很快地形成有氧化层,而此天然的氧化层是一电性绝缘体。在焊线的形成中,借由擦去此绝缘氧化层,以焊接于底下的金属。而凸块则需其它方式来形成电性连接。
因此,成功的凸块应先以一更适合的金属,如UBM,来取代此被氧化的铝表面。此UBM应满足几个要求。其应提供一强且稳定、低阻值的电性连接至铝。其应良好地黏附于下伏的铝和周围的IC保护层,而密封地封装铝于外界环境之外。此UBM应提供一高阻挡层,以避免其凸块金属扩散至IC。此UBM应良好融合于凸块金属,用以焊料回流。为满足上述要求,一般需多层不同的金属,例如黏着层、扩散阻挡层、可焊接层及氧化阻挡层。
TWP为薄晶圆处理(Thin Wafer Processing)的英文缩写。
ICP为电感耦合等离子体(Inductively Coupled Plasma)的英文缩写。电感耦合等离子体(ICP)是一等离子体源,其中能量是由电流所提供,此电流是由时变磁场(time-varying magnetic fields)所形成之电磁感应所产生。
本发明所叙述之概念和评估可参照于欧瑞康集群处理设备(OerlikonClusterline processing equipment),其用于处理一包含埋置于有机化合物(例如塑料组成)中的多个半导体芯片的基板。一或多个金属层沉积于此基板上,以提供一从芯片接垫到组件接垫的重新布线结构,组件接垫可设置于有机化合物上。此基板是用以制造多个封装体,其参照于内埋晶圆级球栅阵列(eWLB)封装。此概念是详述来处理具有嵌设晶粒技术的基板,然亦可应用于更多的一般基材,所述基材是呈除气状态。但其适用性和功能性并不特定的处理设备,而可用于其它种类的设备。
eWLB或扇出基材是复合基材,其中半导体晶粒是嵌设于有机化合物模型内。此技术可增加接触面积及产率。图1显示一复合晶圆,其包含多个嵌设于有机成份内的半导体芯片。图2a显示焊球的凸块图案,其配置于组件接垫上。图2b显示基板在沉积重新布线结构于复合晶圆后的示意性剖面图。
图2b显示部分基板1的剖面图。此基板1包含多个半导体芯片2,在此仅显示其中一者于图2b中,其嵌设于塑料壳体成份3中。每一半导体芯片2包含一主动表面4,多个芯片接垫5位于主动表面4上。在本实施例中,此芯片接垫5是与塑料壳体成份3的主表面6共平面。此基板1更包含一重新布线结构7,其是借由沉积金属层于塑料壳体成份3的主表面6与半导体芯片2的主动表面4上所形成。此重新布线结构7包括多个导电轨8,其是由芯片接垫5以扇出的配置来延伸,因而每一导电轨8的末端是位于塑料壳体成份3上,并邻近半导体芯片2。每一末端提供一外接垫9,一焊球10位于外接垫9上。在本实施例中,半导体芯片的被动表面11是嵌入于塑料壳体成份3内。
此基板1可沿着标号所标示的线来分割,以由基板1分成多个单独的封装体。
在另外未绘示的实施例中,接点凸块可位于半导体芯片之主动表面上的接垫上。接点凸块的最外部分可齐平于塑料壳体成份的主表面,在这些实施例中,半导体芯片的主动表面是位于塑料壳体成份内。
图2c显示依据另一实施例之一由基板1′所制成的半导体封装结构。
基板1′包括塑料封装体2′,其具有模塑料(plastic moldingcompound)9′和一塑料层9″。此模塑料9′包围住半导体芯片3′的侧缘14′,并形成侧缘13′,侧缘13′可被制得在任何期望的程度上大于半导体芯片3′的侧缘14′,以提供形成外接垫17′的空间。半导体芯片3′的被动表面27′并未被模塑料9′所覆盖,且齐平于模塑料9′的第二主表面5′。塑料层9″的电性绝缘层是配置于半导体芯片3′的主动上侧12′上以及模塑料9′的侧缘13′上,并桥接于侧缘13′与半导体芯片3′之间的区域。半导体芯片3′的接垫11′并未被塑料层9″所覆盖。
在本实施例中,此重新布线结构为多层重新布线结构,塑料层9″承载有第一布线面30′和第二布线面31′,第一布线面30′和第二布线面31′经由接孔28′来电性连接于半导体芯片3′的接垫11′,而形成为接柱8′。此接柱8′及/或接孔28′以及布线面30′可包含有电流或化学沉积的金属。
塑料层9″具有一厚度d,其可约为30mm或20mm,另一布线面可被提供于第一布线面30′和第二布线面31′之上。
为沉积此重新布线结构于包含埋设于有机材料中之多个半导体芯片2的复合晶圆上,此时,考虑表面污染及整体污染(bulk contamination),并以系统的温度、压力及时间限制来降低这两种污染至可接受的水平,以控制一塑料成份、污染。
借由在抽气至低压时增温,可移除表面污染。另外,可使用气引辅助(gasdrag assisted)方法来加速此过程,并使此移除步骤相对独立于抽气速率。在欧瑞康CLN300中的气锁脱气器(airlock degasser)或CLN200中的层流(laminar flow)脱气器是使用此方法来确保在适中温度的高移除率。
此整体污染的移除率是借由易挥发成份之经由固体薄膜至表面的扩散率所决定。由于固相扩散为非常缓慢的过程,因而移除固体薄膜的污染可能需大量的时间。由于现有生产工具的限制,因而无法完全移除整体污染。
本发明所使用之用于处理复合晶圆或eWLB之污染的方法具有二阶段,首先,在清洗及抽真空时增加基材的温度,以尽量移除表面污染。此方法可用以建立一污染的稳态,其是由整体污染的扩散所决定。
接着,快速地降低基材的温度,以降低扩散率,因而可在低温下保持低污染程度,直到基材被第一金属薄膜所覆盖。
此方法是显示于图3至图5,用以由复合晶圆13来制造基板1。此复合晶圆13包括多个半导体芯片2,其埋设于塑料壳体成份3中,使得半导体芯片2的主动表面4可实质齐平于塑料壳体成份3的主表面6,因而主动表面4是暴露于塑料壳体成份3之外。
如图3所示,此复合晶圆13被加热至温度T1,以移除由此复合晶圆13所发出的气体污染物(如图中的箭头14所示)。此热处理是在真空下进行,且可在抽气移除气体物质的过程中进行。此温度T1可例如约为150℃。此热处理是被进行,直到除气率被复合晶圆13之污染物的扩散所决定,并建立一实质稳态。
之后,复合晶圆13的温度被降低至温度T2,此时,复合晶圆之污染物的扩散率低于在温度T1时之复合晶圆之污染物的扩散率。温度T2低于温度T1。温度T2可比T1低100K,若T1为150℃,则T2例如为20℃至30℃。
此复合晶圆系在温度T2被进一步处理,直到基材的主表面被含金属的薄膜所覆盖。
一第二除气处理亦可被进行,以从复合晶圆移除进一步的气体物质。在第二除气处理中,此复合晶圆可被加热至比在第一除气处理过程中所达到的温度T1高的温度,以获得预期的稳态条件。
在图4所示的后续处理步骤中,芯片接垫4是经由蚀刻步骤来进行清洗,如图中的箭头15所示。此蚀刻步骤在温度T2下进行。
之后,如图5a所示,第一金属层16沉积于塑料壳体成份3的第一主表面6、半导体芯片2的主动表面4以及芯片接垫5上,以形成一封闭的金属层16于此复合晶圆的表面上。此沉积步骤亦进行于温度T2。此第一金属层16可利用物理气相沉积方法(例如溅镀技术)来进行沉积。
此重新布线结构7可包含多层结构。在本实施例中,如图5b所示,第二金属层17和可选的更多金属层沉积于第一金属层16上。第一金属层16及第二金属层和更多金属层(如果存在)可沉积成一封闭层,其实质地构成多个导电轨8。
复合晶圆13的制造是显示于图6。首先,提供支撑基板20,且黏着层21沉积于此支撑基板20的一侧上。多个半导体芯片2是接着横向及纵向地排列于黏着层21上,因而半导体芯片2的主表面及芯片接垫5接触于黏着层21。之后,半导体芯片2的侧面22及背面23埋入于共同塑料壳体成份3。接着,移除此支撑基板20和黏着层21,以形成复合晶圆13。
依据上述实施例之一的方法可使用下述设备来进行。
以复合晶圆或eWLB为形式的基材在自动高真空设备中处理时具有多个挑战。
如图7所示,当基材放置于一平坦表面时,此基材容易显得过于弯曲,例如直径200mm的基材可能弯曲大于1mm。当基材为300mm
Figure BDA00001652172000101
且放置于标准FOUP内时,此弯曲情形会自然地更加恶化。基材为薄晶圆时具有相似的机械特性,然而薄晶圆显现圆柱形弯曲(cylindrical bow),eWLB基材显现球形弯曲(spherical bow)。此方面关系到这两种晶圆的处理及处理时的基材固定。
基材呈过除气状态,特别是在加热时。图8与图9显示一加热过基材之少量扫描的残留气体频谱分析图以及一冷却及加热基材的峰值轨迹。此加热且已抽气之晶圆的除气频谱仍显示晶圆的明显蒸发以及碳水化合物的片段。
对照于埋设之晶粒,晶圆具有或未具有聚酰亚胺涂布是显示出有关有机材料之较高的峰值(图8之尖端),此表示频谱主要是由于基材的除气步骤,而仅有一小部分是由于涂布层。此亦表示于下文。
eWLB基材的除气率是大幅地高于标准涂布有PI的晶圆。对于eWLB基材,基材的前后面皆进行除气,而需考虑到污染控制。此点是不同于硅晶圆的标准处理。
eWLB或复合晶圆亦包含有水份,水份在基材进入真空时挥发。此水份可能造成腔室及复合晶圆之组件(例如芯片接触面)的污染。图10显示基材于相同腔室内分别在室温及被加热(150℃)时的表现。
室温时除气已明显地存在,显示出10倍的水气增加。相较于标准硅晶圆,其明显地在室温时并未影响峰值。
另外,一旦复合晶圆被加热至约120至150℃,可观察到108倍的水气增加。此远大于一标准蚀刻步骤以可接受的质量和速度所能处理的。
表示出的总压力显示水份的分压是达到约6x10-6mbar.其是约用于清洁接触面之标准处理压力的百分之一。这可能会对接触面的清洁造成负面的影响。
另外,在溅镀腐蚀性材料(例如钛)过程中显示出有处理气体的水污染的基材容易显示出高度的氧化物,其是由于与水的反应所造成的。这亦可能严重地影响接触面的质量。对于硅基材,若沉积有特定的材料厚度,则此除气影响会被减少。对于eWLB复合晶圆基材,由于对基材的除气亦进行于基材背面,因而可能无法预测其影响。
相似于水污染的影响,亦可同理于有机物污染。正如水份,碳水化合物扮演一重要角色于蚀刻清洁与沉积薄膜的化学反应中,其可能造成接触面质量难以控制。
有机物污染显示一特别额外的负面表现。由于污染物的本质,在等离子体环境中这些易挥发的物质反应成较大聚合物分子,而具有非常大的气体分压。这些新形成的物质容易累积于反应腔内。在使用反应腔时,可在较冷的区域上观察到大量的沉积物,特别是位于等离子体朝向泵的下游处。
这些沉积物在制程上的影响尚未得知。但在真空度上影响是相当的明显。已观察知基本压力(base pressures)高于一般的15至30倍。自然地,此造成非常长的抽真空时间,因而清洁设备的特定基本压力可能无法达到,且会持续恶化。
第二影响是这些沉积物会严重地影响蚀刻薄膜在反应腔及组件上的黏着性。这可能造成微粒的形成,进而需频繁地更换设备的清洁组件以及需经常清洗设备。
因此,尽管有机物污染并未直接恶化制程,但可能严重地减少设备的可靠度及性能。
在此所述的影响是以涂布有聚酰亚胺的晶圆于设备中来进行实验。如除气分析所示,相较于eWLB基材,此类基材显示适当的有机除气。因此,可预测的是,当进行eWLB制程时,设备的性能退化会大幅地被加速。
总之,可借由以下之一或更多的方式修改标准制程方法来缓和进行eWLB基材之制程的影响。
基材之不确定的平坦度可借由调整系统来被补偿。用于薄晶圆之相似的处理方法亦可被使用。
例如借由热管理及抽气配置,基材所产生的污染可在制程中被良好地管控。
由于污染仅可降至最低而无法完全避免,因而可处理设备内的残留物,以减少压力维持时间并增加产能。
这些考虑是全部基于“标准”封装材及制程流程,如图11所示,用于凸块底层金属(Under-Bump Metallization,UBM)。此制程流程可视为一对照制程流程。
在此流程中,此材料经由压力处系统(atmospheric handling system)自SEMI标准FOUP(SEMI E1.9-1106及SEMI E47.1-1106)来拿取,并放置于对位机上,以定位于凹槽并补偿位移。接着,此基材被移至气锁器内,而在气锁器内进行排气。此时,基材温度可已被提升。在下一步骤,此基材在高真空下被加热,并接着移至一ICP蚀刻接面清洁器及多个PVD溅镀腔,以堆栈金属。最后,此基材是经由气锁器来被移出真空,并被定位回FOUP。此时,此基材需进行冷却,其是由输出气锁器来进行。
图12显示不同形式的基材变形。依据SEMI-M001-0309,晶圆变曲或厚度变形应小于100μm。用于压力和真空晶圆传送及制程单元硬件之标准处理设备一般设计来处理基材之SEMI规定的平坦度。200mm eWLB基材所测得之挠曲/变形及300mm eWLB晶圆之预期挠曲/变形需调整设备,以处理在晶圆基材平坦度上之如此大的公差。
在另一应用中,晶圆平坦度上的较大公差发生于薄晶圆处理中。此技术已广为习知并用于许多集群设备(Clusterline tool)中。然而,用于成功地处理薄晶圆的方法大部分是基于结晶基材容易显示圆柱形弯曲(cylindricalbow)的事实。这表示,基材在平行于基材表面的轴向上具有较大的变形,但却沿任一其它轴不弯曲且平坦。这是由于结晶材料的不可压缩率。
eWLB基材由具有不同特性的材料所制成。因此,基材变形并不依据此轴向,且沿着一轴向的变形并不影响其它轴向上的变形。故这些基材可呈不同形状。任何处理设备应可处理这些不同形状。
最后,在通过设备的过程中,基材会在设备内处于不同的温度及薄膜压力。因而可推测基材的变形可在处理过程中改变。因此,系统需相对地不敏感于基材的实际形状。
这些基材上之形状公差会影响集群处理设备之以下子系统的设计。
前端机械臂:其可能为最关键的组件,因为其需传送变形且任意放置的基材进入及送出于在FOUP晶圆盒中的两个其它变形基材之间的密闭空间。基材形状和移动限制会影响设计和末端执行器(end effector),其功效应可安全地固定基材,而无关于其形状。末端执行器的设计可定义机械手臂的移动轨道。最后,由于基材变形造成基材在FOUP内的实际垂直位置上有较大公差,此定位系统应容许这些公差,以使基材可明确地分配至FOUP内的开槽位置。
基材对位器:此基材对位器应可安全地固定基材至定位。对位光学系统应处理一基材边缘,其可能在扫描时进出焦点。
输入及输出气锁器:这两个气锁器需可处理变形基材。
真空机械臂:在基材之最初变形旁,此真空机械臂需同时处理基材的形变。此意指,此机械末端执行器应非常不敏感于晶圆形状。末端执行器的设计应亦考虑到,系统中的有些制程可能非常敏感于温度及温度变动。因此,末端执行器对于晶圆的温度接触应减至最低。
制程单元硬件(Process station hardware):基材接收针(substratereceiving pins),其由末端执行器接管基材,而应充分地允许垂直位移公差,且应提供充足的空间予末端执行器,以往下移动一放置的基材。
晶圆感测系统:晶圆感测系统,其使用晶圆的垂直突出,可处理变形晶圆,只要突出形状是在感测系统的公差内。由于系统无法再假定此基材突出为圆形,因而可能难以利用基于边缘偏差之位移感测等特征。由于晶圆边缘的垂直位置无法被良好地定义,因而垂直边缘偏差的晶圆感测可能无法被使用。
多年来,一般处理系统用于处理复合基材的方法相似于薄晶圆处理。取代试着施力于基材的形状,处理系统应被设计来非常容许基材的垂直变形。此外,相较于薄晶圆,基材可能变形的方式太多,且处理系统不可能被设计来处理所有可能的变形。此时,处理系统的限制应被定义,使得关于基材之形状公差的适当说明书可被制作。
在定义制程硬设备时,关于eWLB基材的处理有几方面应考虑到。这些限制或挑战方面为除气、热积存(Thermal budget)及形状公差。对于每一制程单元,每一方面需特别的考虑。一些对于特定设备功能的考虑说明如下。
温度:具有有机接面的基材,特别是模铸基材,其具有有限的热性能(thermal capabilities)。依据规定,这些型式之基材的温度不允许升高至约150℃以上。超过此温度会危及基材,因而应避免此情形。因此,系统必须提供适当的温度。例如,可使用灯管加热,其实际温度需依据基材和环境,因而温度控制可能很难以进行。且在等离子体处理时,大量的热注入于基材中。而在进行此步骤时可能需冷却基材。
等离子体功率:依据在热积存的限制,在等离子体处理时施加的功率应设定于允许冷却组件来保持温度在基材之最高容许温度以下。
晶圆夹(Wafer Chucks):晶圆夹的要求对应于制程需求。此时,需要一适当且均匀之晶圆夹的接触面,例如,当使用RF或热耦合时,此晶圆形状应适合于此晶圆夹。达成此方式的唯一方法是机械性地施力于晶圆夹上的晶圆。然而,当基材上弯时,边缘夹持仍无法保证基材与晶圆夹适当对位。当基材对于晶圆夹的接触并未满足合理制程要求时,最好是完全避免此接触。
基材夹持:为了标准硅晶圆,可使用静电夹持。然而,由于具有模料的基材(molded substrates)使这些夹具电性绝缘,因而无法使用这些夹具,除非沉积一导电膜于基材的背面。因此,夹持限制在机械夹持,当基材的前侧被碰触且软性的PI作为上覆盖层时,具有夹具会插入PI内的危险。因此,夹具应能够处理此晶圆插住的情形。
真空抽气:有些模块可能具有高量的挥发有机材料和水气。意指抽气方法和抽气型态应能够处理这些气体。包含水气和有机材料的气体会造成相矛盾的要求于抽气型式上,其中低温抽气是最适合于水气,此有机成份可能会快速地降低抽真空。涡轮抽气可用于抽气加热时,以加速水气的抽气速度,并减少有机沉积至最低。另一选择是施加非常高局部抽气速率于基材,而形成冷却阻碍或捕陷(trap)。这些捕陷接着需被再生。
除了这些一般方面之外,每一制程单元应考虑到基材来进行安装。依据设备(图7)一标准制程流程,可应用使用手册。
FOUP、处理及对位器被认为与制程相关。
输入气锁器:当设置一RGA来监看残留压力时,此输入气锁器可作为最初的晶圆夹于基材的除气。此可允许在气锁器被允许来开启于设备的后段真空之前验证环境压力。若在气锁器内结合有基材加热功能,此单元变成进行第一除气步骤的制程流程中的整体部分。然而,当基材由气锁器转移至第一制程腔室时,可能需增加基材的除气程度。因此,仔细选择和控制基材的温度于气锁器内是必须的。
高真空除气器(High Vacuum Degasser):在此单元中,基材的温度在非常低的压力下增加,以移除由基材发出的挥发成份,其可能伤害后续的制程。当制程在非常低压下进行时,可使用一具有气辅助热耦合的加热基材固定器。为确保每一基材是被适当地除气且被允许来移至下一具有有害特性的制程步骤,如端点检测器(endpoint detector),处理监测器的使用是有利的。由于除气单元主要关系到高水气和有机压力,因而应设置适合的抽气系统,可考虑增设除气方面的支持,例如吹氮处理。
ICP接面清洁模块:在之前的单元中,基材的温度是尽量提升,以确保除气。在此蚀刻单元,此除气应被减少。主要的原因是为降低反应物的分压,其可能污染此接面清洁制程。第二原因是尽量降低有机沉积于腔内的形成,其可能降低设备的性能。此基材的温度应被控制来得到适合的低压。这可意指基材应被冷却。此低温亦应在等离子体处理时保持住。此表示充分的热传导应表现于由基材至晶圆夹。因此,应进行晶圆夹持和背吹气。
金属1模块:在蚀刻器中之相似的讨论应用于欲被沉积的第一金属层。基材上的除气应被减少,避免金属薄膜的污染,以确保适合的接面特性。因此,至少在最初的沉积中,此基材的温度应保持在其最低。基材之低除气的第二影响是保护罩的使用寿命可被延长。因此,可能的话,具有背面冷却的一冷却夹具应进行于此单元中。降低沉积温度会影响此薄膜应力。这可能会影响应力控制方法,例如需RF偏压或脉冲DC。
其它金属:在后续基材的金属化过程中,温度不再是关键。由于基材的前侧已覆盖有金属,此区域的除气会减至最小。而背面的除气仍相当重要。应设法隔绝残留气体于等离子体制程,以允许适当的金属化。仍需处理这些气体成份,以避免或最小化腔体污染。标准的夹持背气吸引可保持晶圆的背面隔离于等离子体制程,此背吹气会持续吹至晶圆背面。可能需一些修正,以导引污染物至抽气。
无关于最小化的方式,一些固体污染会在蚀刻基材后残留于系统中。这将导致沉积超时。因此,为了保持设备运转,应设法移除残留物于系统之外。
在未处理的方式中,可开启制程腔体及清洁或取代组件来移除残留物。此是一般实用且适合,只要在需进行的周期维护期间处理,其是相似于设备在未使用时的维护工作。
再者,这些维护工作应确保制程设备维持在稳定且可接受的条件下。特别是真空腔内任何一处的固态残留沉积,此已被证实难以实现。
系统中之大部分固态残留物是由制程中之挥发材料的聚合作用所形成。通过在直接或间接的含氧等离子体中氧化有机材料,可有效地当场维持系统条件。
为了维持系统于特定条件中,较佳是在可能最短的间隔中执行清洁和条件化步骤。此时,其会造成大量的人工介入,群集软件可提供自动维护服务(Automated Maintenance Services,AMS)特点。利用此特点,当场的清洁、条件化及准备步骤可被程序化,以依据设备历史数据和未定工作来执行。
可使用侦测反应产物的处理监测器来确保清洁顺序已被完成。借由此监测器,清洁过程的长短依据实际制程腔体的污染状态来决定,使得在蚀刻清洁后可得到可再生状态。图13显示一具有端点侦测的定性清洁循环。
临场清洁(In situ cleaning)可进行于任一腔内,其可维持等离子体,且氧气等离子体不会伤及系统。这些条件可在ICP蚀刻器中设定,并可通过在晶圆夹设置RF产生器而在除气器内实现。
为了实现适当临场清洁,沉积物包含于被清洁区域是很重要的,此区域是可被等离子体所清洁及/或可在定期维修中清洁。因而可能需额外的屏蔽。
此外形考虑可转用于所有设备概念。首先,此限制和现行状态是说明于确定必要修改之后,最后,确定此新设备构造和质量性能。
为了由标准封装UBM设备转变至eWLB设备,并具最小可能风险,现有设计可尽量使用于eWLB构造中。这可能有利于改进执行设备,以处理这些基材。
测试已显示出标准的欧瑞康封装设备(Oerlikon packaging equipment)可使用于eWLB基材,而得到满意的制程结果。这些测试已被进行于设备上,如图14所示,其具有200mm基材。200mm的晶圆处理并不会有问题。
此设备使用一模块除气器,其具有加热夹具(heated chuck),以及一无温度控制于基材上的ICP腔。所有薄膜是“无夹持”(clampless)地被沉积,其亦即无温度控制。
此设备内的制程顺序为标准除气-蚀刻-金属化-冷却,其已使用多年,用于封装应用。
最初,此基材是以标准UBM(under bump metallization)来进行处理。这并不能得到满意的结果。基材的除气导致高压冲入传送腔,蚀刻过程不稳定或将消失,其是由于在等离子体时过多的压力增加。此薄膜质量无法被接受。此制程的一定性温度及压力曲线是显示于图15。
此对照UBM制程的除气及蚀刻制程被修正来提供为复合晶圆适当结果。此除气过程及时进行,且蚀刻过程被中断数次,以允许此基材被冷却于后续蚀刻步骤之间。此制程的一定性温度及压力曲线是显示于图16。
此制程的确可产出所需的接面及薄膜特性,但时间的延长导致约为标准制程的30%产量。
具有缓慢制程的制造实验显示出污染累积是相似或差于具有PI覆盖之晶圆的标准UBM制程。由于对于这些制程来说,维护之间的时间已是相当地短,因而结果相似或差于eWLB基材。可预期的是,即使使用300mm基材,这些项目会恶化。
总之,即使原设备的制程结果是可接受的,产量和维护应加以改善,以符合一经济可发展的制程方式。
图17显示一从SEMI E1.9-0611截取的晶圆盒的平面图。根据薄晶圆理论,有些批注已放于图中。
图式中的批注描述在处理变形基材时的关键项目。困难在于晶圆盒内之支撑点旁,不知晶圆是位于何处。任何晶圆处理限制于晶圆上靠近支撑物的区域,并在系统的处理容许内。
指示于图式中为六个黑点,其依据于基材的变形,此基材会被任三个点所支持。由于这些黑点的高度是被精确定义,且基材变形是在特定限制内,此基材位置是可以被确定于基材的斜线区域(hatched area)上。这是会发生所有基材的处理之处。
在标准FOUP晶圆盒的背支撑物是清楚地在于斜线区域之外。此表示基材的实际位置可不必假设在被支撑物所支撑的地方。若基材呈圆柱形向下弯,基材的位移会导致与支撑物的碰撞。其必须由晶圆盒内移出。
设备内的所有现有处理物应位于斜线区域,以确保安全的基材操作,无关于基材的形状。此表示末端执行器仅可具有二脚,而制程模块应具有四个接收针。
污染控制应处理表面及整体污染。这两种污染应在系统的温度、压力及时间限制内控制在可接受的程度。
表面污染可借由一般方法来移除,例如在抽气降压时增加温度。其示意性地显示于图18a中。可使用气抽辅助法另外,除了加速制程这,并使其相对独立于抽气速率。欧瑞康CLN300的气锁除气器或CLN200的层流除气器可使用于在适当温度上确保高移除率。
整体污染显示于图18b中,其可能更难以处理,因为此移除率由挥发成份经过固体薄膜至表面的扩散率来决定。由于固相扩散为非常慢的过程,故由固体薄膜移除污染物要大量的时间。在制程设备的现有限制内,可能无法完全地移除整体污染。
在此用来处理eWLB污染的方法为两种。
借由在吹气及抽真空时增加基材的温度,以尽量完全移除此表面污染。此方法可建立一污染稳态,其可由整体污染的扩散来决定。
接着,基材的温度被快速地降低至低于扩散率时的温度,因而污染保持在低程度,直到基材被第一金属薄膜所覆盖。
为了决定蒸发的稳态,可使用真空分压监测器来确保基材的质量。图19显示一简单的处理监测器。
为了抑制污染和良好恢复,此设备设有氧气,其中适当的软件可提供自动维护服务。
基于上述考虑及进行上述概念,制程设备可设计来允许处理eWLB或其它污染基材,以具有可接受的制程性能、产能及维护周期。此部分说明设备单元的详细概念。
对于所有设备构造,并不需大幅的改变。借由对个别制程单元的细部修改,可制造此eWLB基材。
为了完整,在图20中呈现了该设备的整体布局。
所有的制程流程相似于原有的UBM制程流程,其专注于温度管理,并具有对制程控制的必须改进。
此定性目标温度曲线表示于图21中。主要目的是在除气单元中使温度尽量地升高,以处理高污染,并在后续步骤保持在低温。或者,此温度尽量在低温,直到第一金属覆盖于基材上。
制程流程粗略地显示于图22。首先,FOUP承载有基材,在本实施例中为复合晶圆。基材是在入站气锁器被预先除气,并被真空除气和冷却至温度100K,其低于实现除气稳态的温度。接着,基材是在低温下处理,直到金属薄膜沉积于基材上。在制程完成后,此基材被升温并移至设备之外。
依据此方法,不需降低除气率至最低,但建立一平衡情形,亦即在温度T1的稳态,此时,除气率单独由扩散率所决定。基材的整体污染持续产生气体,其被持续抽出。然而,基材表面污染和腔体污染并大幅影响此除气。借由降低后续的环境温度至T2,此扩散率被降低。这样的效果在于抽气功率足够来确保一低污染,即使发生蚀刻、具有其它工作气体的金属沉积。因此,此基材在温度T2进一步处理,直到表面覆盖有金属薄膜,以避免升高温度而再次增加除气率。
以下部分说明用于设备之每一单元的适合构造。
FOUP本身并不需修改来使用于硅晶圆。然而,此FOUP晶圆盒可能不兼容于变形基材,其可能需移除二后支撑物。
如图23所示,适合的FOUP晶圆盒可由市售取得。应选择适当的晶圆盒。
图24显示一前瑞机械手臂,其修改来处理变形基材。所有的改变已经在生产中使用了好几年。所需的改变为:
末端执行器:此TWP末端执行器应被使用,使得晶圆操作被限制于图17所示的区域。
晶圆感测:标准的真空晶圆感测应被任一光学晶圆侦测器所取代。
晶圆定位器:此晶圆定位是相似于薄晶圆定位,除了所需的晶圆定位角度可被省略。此定位应被调整,使得晶圆尽量靠近于晶圆盒的侧边。
机械手臂型式:此宽薄晶圆末端执行器需机械手臂的轨道垂直于FOUP和其它单元的前侧面。此需改变至一四轴机械臂。
图23显示一具有大面积夹持的对位器。只有在此对位器的系统中,晶圆是操作于图17所示的区域之外。此对位器应设有大面积薄晶圆夹持具。
有些维护循环,例如靶材预溅镀或黏贴步骤,其需使用维护材料。此材料仅被AMS系统所使用并可保留于设备中,而延长使用周期。图26显示一前端执行缓行器,用于六个维持基材。
图27显示除气器插入单元(degasser insertion unit),用于BrooksGX8000传送气锁器。此单元允许温度升至300°C。为了使气锁器进行除气,应设置此单元。
除了加热器,抽气系统的新修正为需设置处理监测器。此处理监测器应设置于系统之高真空(涡轮-独立)阀的后端,以避免组件的间歇外泄。
此处理监测器是用以确保基材在设备的真空后端是适当地被除气。若在指定时间内无法实现,此基材可被移回晶圆盒,而无任何处理,以供失效分析。
为处理晶圆,气锁器内需设有接收针,以处理晶圆。
此气锁仅需修正来处理薄晶圆处理。
图28显示薄晶圆真空末端执行器。此传送机械臂需设有此单元。
此除气模块是本发明的关键模块之一。为了使此模块具有必要的进一步能力,除了标准除气模块之外的以下说明需被进行。
基材是机械性地被热夹(150°C)所夹持,其具有背吹气,用于除气。
处理监测器可设于基材的直接视线上,以得到最佳的信号。此处理监测器是用以检测进入之基材是否具有适当的除气状态,并依据残留气体分析来终止此除气过程。这样确保基材在下一站之前全被适当且重复地清洁。
依据其它模块所使用之冷却器的类型,此除气器可设有冷凝器(coldtrap),以改善水抽引速度,并允许一更快除气过程。
可能需进行临场清洁。为此,氧气线需被增设于气箱,并增设RF电源供应于夹具。此处理监测器可用以监测此清洁过程。这可能需安装一点火源,以激发此清洁等离子体。
此基材接收针可为TWP型(四侧排列)。
eWLB能力的一方面是降低及控制基材温度于蚀刻站。其是由如图29所示的致冷夹来机械性夹持。当其背面需在可接收的时间内降低温度并在蚀刻过程中保持低温时,则此基材需被夹持。此晶圆需保持在此温度,直到第一金属沉积完成。
图30显示温度范围,其中夹具的温度可借由加热及/或冷却来控制。
此外,此蚀刻模块是一般最多有机物累积发生的制程单元。依据反应气体成份的周期性的自清洁需维持适当条件于模块中。
为了进行这些功能,可设置以下的装置。
如图29所示的致冷夹(cryogenic chuck)具有石英夹持件。
氧气管线设于气箱中,用于临场清洁。
处理监测器。
前等离子体污染罩,以使有机沉积局部于可清洁的区域。
适合的软件和硬件来允许在处理时调整反应器抽气的开启。
基材接收针可为TWP型(四侧排列)。
软件中的全AMS能力,以允许模块可依据其状态规范来进行准备、后制程清洁、靶材清洁,并可在设备闲置时周期性地初始化/清洁。
蚀刻腔内之冷却过程的终止以及金属1PVD制程模块的终止之间的时间耦合(Time coupling),以确保一可再现及最小的时间于停止此主动冷却和沉积启动之间。
此第一金属PVD制程可设有一标准第一金属模块于一标准封装设备中,并具有以下调整。
依据后续制程的需求,一致冷夹可具有背吹气或为无夹持形式。此背吹气变动可允许蚀刻器与金属1之间的时间耦合限制变小,但在机械夹持时,沉积物可能无法形成于所有的面积上。
对于无夹持形式的(凹进的)夹具,此晶圆的背吹气可能造成问题。若此背吹气对沉积薄膜造成负面影响,借由夹具上的特定形成,由晶圆至泵的传导可被改善。
此低沉积温度会导致在沉积金属薄膜中的应力改变。此可利用DC溅镀来改善,或者,若可形成更多抗压薄膜或RF偏压于夹具上。
此基材接收针可为TWP型(四侧排列)。
由于污染源是被金属1层所覆盖,因而可省略进一步的处理方式。仅在背吹气影响金属薄膜质量时,可进行对金属1进行无夹持配置。
对支撑单元来说,其一般是搭配CLN300II,一冷却单元应被增设,以达到所需的低温。此单元的流出物应经由分散系统来分散至夹具。
总之,可以实现下面的软件能力;在不同的模块中实现晶圆序列的结合和全自动维持服务。
所说明之用于污染控制及恢复的方法一般可应用于所有呈过除气的基材。即使是覆盖有PI的硅晶圆于标准设备中,亦可被处理,以具有更好的质量及在维护中花费较少的努力。为在现有设备中实行此方法,可进行AMS及临场清洁。依据致冷制程之eWLB的结果,此方法亦可进行现有设备中。
图31显示半导体晶圆31的形式的基材30以及复合晶圆13的形式的基材40,其中,基材30具有一位于主表面33上的聚酰亚胺层32,基材40还包括位于复合晶圆13的背面42上的一金属胶层41。

Claims (23)

1.一种用于处理基材(1)的方法,其包含:
提供基材(1),其在放置于真空时呈除气状态;
置放所述基材(1)于真空中;
通过将所述基材(1)加热至温度T1并移除由所述基材(1)所发出的气体污染物来执行除气处理,直到除气率被所述基材之污染物的扩散所决定,因而建立实质稳态;然后
当所述基材之污染物的扩散率低于在所述温度T1时所呈现的扩散率时,将所述基材的温度降低至温度T2;以及
在所述温度T2对所述基材(1)进行进一步处理,直到所述基材(1)被含有金属(16)的薄膜所覆盖。
2.如权利要求1所述之方法,其中,温度T1与温度T2之间的差至少为100K。
3.如权利要求1或2所述之方法,其中,在对所述基材(1)进行进一步处理的过程中,将所述基材(1)维持在所述温度T2或小于所述温度T2。
4.如权利要求1至3中的一项权利要求所述之方法,其中,对所述基材(1)进行进一步处理的步骤包含一步或更多对所述基材(1)的蚀刻步骤,以及将一个或更多金属层沉积到所述基材(1)上的步骤。
5.如权利要求1至4中的一项权利要求所述之方法,其中,所述基材(30)是包含有机材料的层(32)的半导体晶圆(31)。
6.如权利要求5所述之方法,其中,所述有机材料(32)包含布置在所述半导体晶圆(31)的前表面上的聚亚酰胺层。
7.如权利要求5或6所述之方法,其中,所述半导体晶圆(31)是硅晶圆。
8.如权利要求1至7中的一项权利要求所述之方法,其中,所述基材(1)之前表面与后表面中的一个或多个的至少一部分包含有机材料(3)。
9.如权利要求1至8中的一项权利要求所述之方法,还包括捕取由基材(1)发出的气态物质于位于抽气路线上的冷却阻碍中。
10.如权利要求1至9中的一项权利要求所述之方法,还包括监测由基材(1)发出的气态物质,并确认化合物CO2、H2O、CxHy的一种或更多种的存在。
11.如权利要求1至10中的一项权利要求所述之方法,还包括在沉积所述第一金属层(16)前,在温度T2进行清洁处理。
12.如权利要求11所述之方法,其中,所述清洁处理为蚀刻处理。
13.如权利要求11或12所述之方法,还包括在清洁处理时主动地冷却所述基材(1)。
14.如权利要求1至13中的一项权利要求所述之方法,还包括在沉积所述第一金属层(16)时主动地冷却所述基材(1)。
15.如权利要求1至14中的一项权利要求所述之方法,还包括在所述第金属层(16)上沉积第二金属层(17),以及在所述第二金属层(17)上沉积第三金属层。
16.如权利要求1至15中的一项权利要求所述之方法,还包括在将所述第一金属层(16)沉积在所述基材(1)的前表面上之前,在所述基材(1)的背面上沉积密封金属层(43)。
17.一种制造电子组件的方法,所述方法包括执行如权利要求1至16中的一项权利要求所述之方法,以及切割所述基材(1),以制造或多个电子组件,所述电子组件包含半导体芯片(2)和至少一个金属层(7),所述半导体芯片嵌设于塑料成份中,所述至少一个金属层位于半导体芯片(2)的至少一者上及所述塑料成份(3)上。
18.一种用于处理基材(1)的设备,其包含至少两个除气单元和至少一个处理单元,其中,
一个第一除气单元包含具有加热所述基材(1)的装置的气锁器及处理监测传感器,所述气锁器连接于排空系统,
一个第二除气单元包含用以加热所述基材的装置、用以吹气至所述基材之背面的气体供应器、处理监测传感器,所述第二除气单元连接于排空系统,以及
至少一个后续处理单元包含用以主动冷却所述基材(1)的装置。
19.如权利要求18所述之设备,其中,用以冷却所述基材(1)的装置是包含加热件的致冷夹。
20.如权利要求18或19所述之设备,其中,除气单元与处理单元包含接收针,所述接收针布置成接收圆形弯曲的所述基材(1)。
21.如权利要求18至20中的一项权利要求所述之设备,其中,除气单元与处理单元中的一个或多个包含冷却阻碍,用以捕取由所述基材(1)所发出的气体物质。
22.如权利要求18至21中的一项权利要求所述之设备,其中,所述第二除气单元和/或后续处理单元还包含气体管线,用以提供氧气至该些单元,以及提供RF电源供应至所述第二除气单元,用以临场清洁。
23.如权利要求18至22中的一项权利要求所述之设备,其中,所述第一除气单元是群集型多单元处理设备中的输入气锁器。
CN201080052142.2A 2009-11-17 2010-11-17 用于处理基材的装置与方法 Active CN102725843B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201410361067.8A CN104091777B (zh) 2009-11-17 2010-11-17 用于处理基材的设备

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US26180509P 2009-11-17 2009-11-17
US61/261,805 2009-11-17
PCT/IB2010/055226 WO2011061695A2 (en) 2009-11-17 2010-11-17 Apparatus and method for processing a substrate

Related Child Applications (1)

Application Number Title Priority Date Filing Date
CN201410361067.8A Division CN104091777B (zh) 2009-11-17 2010-11-17 用于处理基材的设备

Publications (2)

Publication Number Publication Date
CN102725843A true CN102725843A (zh) 2012-10-10
CN102725843B CN102725843B (zh) 2017-03-01

Family

ID=43875307

Family Applications (2)

Application Number Title Priority Date Filing Date
CN201080052142.2A Active CN102725843B (zh) 2009-11-17 2010-11-17 用于处理基材的装置与方法
CN201410361067.8A Expired - Fee Related CN104091777B (zh) 2009-11-17 2010-11-17 用于处理基材的设备

Family Applications After (1)

Application Number Title Priority Date Filing Date
CN201410361067.8A Expired - Fee Related CN104091777B (zh) 2009-11-17 2010-11-17 用于处理基材的设备

Country Status (7)

Country Link
US (2) US9627324B2 (zh)
EP (1) EP2502268B1 (zh)
JP (1) JP5702796B2 (zh)
KR (1) KR101739606B1 (zh)
CN (2) CN102725843B (zh)
TW (1) TWI446450B (zh)
WO (1) WO2011061695A2 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106505017A (zh) * 2016-10-25 2017-03-15 通富微电子股份有限公司 用于面板级扇出表面处理的工艺系统及方法

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101903199B1 (ko) 2010-12-08 2018-10-01 에바텍 아크티엔게젤샤프트 기판 상에 레이어를 증착하는 방법 및 장치
JP6188051B2 (ja) * 2012-12-25 2017-08-30 国立研究開発法人産業技術総合研究所 部品製造方法、接合剥離装置、および複合キャリア
JP6125317B2 (ja) 2013-05-09 2017-05-10 東京応化工業株式会社 モールド材の処理方法及び構造体の製造方法
TWI612300B (zh) * 2016-02-25 2018-01-21 國立清華大學 感測器及其製造方法
TWI644383B (zh) * 2016-08-29 2018-12-11 因特瓦克公司 線內扇出系統
TWI804369B (zh) * 2017-07-14 2023-06-01 荷蘭商Asm Ip控股公司 用於將自組裝單層沈積於基板之表面上的設備
US11348816B2 (en) * 2018-07-31 2022-05-31 Taiwan Semiconductor Manufacturing Co., Ltd. Systems and methods for die container warehousing
JP7058239B2 (ja) * 2019-03-14 2022-04-21 株式会社Kokusai Electric 半導体装置の製造方法、基板処理装置およびプログラム
CN111564414B (zh) 2019-12-12 2021-09-24 奥特斯(中国)有限公司 部件承载件及制造部件承载件的方法
JP2021118323A (ja) * 2020-01-29 2021-08-10 Hoya株式会社 静電チャッククリーナー及び静電チャックのクリーニング方法
CN113707786B (zh) * 2020-05-20 2022-09-27 重庆康佳光电技术研究院有限公司 一种转移方法及显示装置
JP2022178406A (ja) * 2021-05-20 2022-12-02 東京エレクトロン株式会社 温度制御方法及び温度制御装置
TW202326907A (zh) * 2021-11-03 2023-07-01 美商蘭姆研究公司 具有水蒸氣及氧分壓之快速與選擇性控制的基板處理工具

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5318752A (en) * 1993-01-22 1994-06-07 Jan Visser Method and apparatus for sampling a reactive atmosphere into a vacuum chamber of an analyzer
JPH09275139A (ja) * 1996-04-04 1997-10-21 Sony Corp 半導体装置の配線形成方法及びスパッタ装置
US20050106855A1 (en) * 2002-05-17 2005-05-19 Farnworth Warren M. Method for fabricating a semiconductor component using contact printing
US6908561B1 (en) * 2001-11-06 2005-06-21 Lockhead Martin Corporation Polymide-to-substrate adhesion promotion in HDI
US20060183269A1 (en) * 2003-07-28 2006-08-17 Edward Fuergut Method for producing a semiconductor component with a plastic housing and carrier plate for performing the method

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01258444A (ja) * 1988-04-08 1989-10-16 Fujitsu Ltd ドライ前処理装置
JPH04324634A (ja) * 1991-04-24 1992-11-13 Kawasaki Steel Corp アルミニウムのスパッタリング方法
US5413940A (en) * 1994-10-11 1995-05-09 Taiwan Semiconductor Manufacturing Company Process of treating SOG layer using end-point detector for outgassing
US6063710A (en) * 1996-02-26 2000-05-16 Sony Corporation Method and apparatus for dry etching with temperature control
US6113698A (en) * 1997-07-10 2000-09-05 Applied Materials, Inc. Degassing method and apparatus
US6177350B1 (en) 1998-04-14 2001-01-23 Applied Materials, Inc. Method for forming a multilayered aluminum-comprising structure on a substrate
US6113198A (en) * 1998-09-16 2000-09-05 Howard Miller Clock Company Collectibles display cabinet with interior electrical outlets
US6630995B1 (en) * 1999-09-07 2003-10-07 Applied Materials, Inc. Method and apparatus for embedded substrate and system status monitoring
US6562141B2 (en) 2000-07-03 2003-05-13 Andrew Peter Clarke Dual degas/cool loadlock cluster tool
JP2002324829A (ja) * 2001-07-13 2002-11-08 Tokyo Electron Ltd 処理システム
JP2004311788A (ja) * 2003-04-08 2004-11-04 Matsushita Electric Ind Co Ltd シート状モジュールとその製造方法
DE10332009B4 (de) 2003-07-14 2008-01-31 Infineon Technologies Ag Halbleiterbauelement mit elektromagnetischer Abschirmvorrichtung
US20060042755A1 (en) * 2004-08-30 2006-03-02 Plasmamed, Llc Large surface area dry etcher
US8951351B2 (en) * 2006-09-15 2015-02-10 Applied Materials, Inc. Wafer processing hardware for epitaxial deposition with reduced backside deposition and defects
US7713786B2 (en) * 2007-07-19 2010-05-11 Innovative Micro Technology Etching/bonding chamber for encapsulated devices and method of use
JP2009016882A (ja) * 2008-10-20 2009-01-22 Panasonic Corp 半導体装置およびその製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5318752A (en) * 1993-01-22 1994-06-07 Jan Visser Method and apparatus for sampling a reactive atmosphere into a vacuum chamber of an analyzer
JPH09275139A (ja) * 1996-04-04 1997-10-21 Sony Corp 半導体装置の配線形成方法及びスパッタ装置
US6908561B1 (en) * 2001-11-06 2005-06-21 Lockhead Martin Corporation Polymide-to-substrate adhesion promotion in HDI
US20050106855A1 (en) * 2002-05-17 2005-05-19 Farnworth Warren M. Method for fabricating a semiconductor component using contact printing
US20060183269A1 (en) * 2003-07-28 2006-08-17 Edward Fuergut Method for producing a semiconductor component with a plastic housing and carrier plate for performing the method

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106505017A (zh) * 2016-10-25 2017-03-15 通富微电子股份有限公司 用于面板级扇出表面处理的工艺系统及方法

Also Published As

Publication number Publication date
CN104091777A (zh) 2014-10-08
US9627324B2 (en) 2017-04-18
KR20120101653A (ko) 2012-09-14
US20110117702A1 (en) 2011-05-19
KR101739606B1 (ko) 2017-05-24
WO2011061695A2 (en) 2011-05-26
CN104091777B (zh) 2017-09-12
EP2502268A2 (en) 2012-09-26
CN102725843B (zh) 2017-03-01
TWI446450B (zh) 2014-07-21
JP2013511145A (ja) 2013-03-28
US20170200695A1 (en) 2017-07-13
TW201137979A (en) 2011-11-01
EP2502268B1 (en) 2018-10-24
JP5702796B2 (ja) 2015-04-15
WO2011061695A3 (en) 2011-07-14

Similar Documents

Publication Publication Date Title
CN102725843A (zh) 用于处理基材的装置与方法
KR100516863B1 (ko) 기판 처리 장치의 로드 포트 시스템 및 기판의 처리 방법
US20180068982A1 (en) Method of forming a chip assembly and chip assembly
TW393671B (en) Semiconductor device and its manufacturing method
JP2013030701A (ja) 熱処理装置、及びこれに基板を搬送する基板搬送方法
US20050045101A1 (en) Thin-film deposition system
JP2006278396A (ja) 処理装置及びプログラム
US6927165B2 (en) Method and apparatus for processing substrates and method for manufacturing a semiconductor device
US8528802B2 (en) Apparatus and method of substrate to substrate bonding for three dimensional (3D) IC interconnects
US11587799B2 (en) Methods and apparatus for processing a substrate
JPH1064908A (ja) 半導体装置の配線形成方法及びスパッタ装置
KR102358295B1 (ko) 정전 척 및 기판 고정 장치
JP2007242776A (ja) 水蒸気アニール用治具、水蒸気アニール方法及び基板移載装置
US20140034138A1 (en) Semiconductor manufacturing device and manufacturing method thereof
TW201347089A (zh) 半導體裝置之製造方法、記憶媒體及半導體裝置
KR100916141B1 (ko) 얼라이너 챔버 및 그것을 구비한 멀티 챔버형 기판 처리 설비
US20160365317A1 (en) Method and apparatus for forming emi shielding layers on semiconductor packages
JP2000323551A (ja) 基板処理装置
CN113016058A (zh) 装载锁定主体部分、装载锁定装置及其制造方法
JP2005093868A (ja) 基板処理装置
Auer et al. Low COO PVD solutions addressing 2.5 D and 3D TSV packaging challenges
KR20050015316A (ko) 반도체 소자 제조용 멀티 챔버 시스템 및 이를 이용한반도체 소자의 제조방법
CN114203577A (zh) 基板处理装置及具备基板处理装置的基板处理系统
KR100690300B1 (ko) 반도체제조용 챔버의 히팅블록
TW202230614A (zh) 用於處理基板的方法與設備

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
ASS Succession or assignment of patent right

Owner name: OERLIKON ADVANCED TECHNOLOGIES AG

Free format text: FORMER OWNER: OC OERLIKON BALZERS AG

Effective date: 20141113

C41 Transfer of patent application or patent right or utility model
TA01 Transfer of patent application right

Effective date of registration: 20141113

Address after: Liechtenstein Barr Che J

Applicant after: Oerlikon sophisticated technologies stock company

Address before: Liechtenstein Barr Che J

Applicant before: OC Oerlikon Balzers AG

GR01 Patent grant
GR01 Patent grant
TR01 Transfer of patent right
TR01 Transfer of patent right

Effective date of registration: 20170524

Address after: Swiss Te Lui Bach

Patentee after: Polytron Technologies Inc

Address before: Liechtenstein Barr Che J

Patentee before: Oerlikon sophisticated technologies stock company