KR20120101653A - 기판을 프로세싱하기 위한 방법 및 장치 - Google Patents

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KR20120101653A
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오씨 외를리콘 발처스 악티엔게젤샤프트
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Abstract

진공에 놓여 있을 때 가스-방출을 보여주는 기판(1)을 프로세싱하는 방법은 상기 기판(1)을 진공에 배치하는 단계 및 상기 가스-방출 속도가 기판의 오염의 확산에 의해 결정되어 본질적으로 안정 상태가 설립될 때까지 상기 기판(1)을 온도 T1까지 가열하고 상기 기판(1)으로부터 방출되는 가스 오염을 제거하는 것에 의해 가스-방출 처리를 수행하는 단계를 포함한다. 그후, 온도는 상기 기판의 오염의 확산 속도가 T1에서보다 낮은 온도 T2까지 낮추어진다. 상기 기판(1)은 금속을 포함하는 막(16)으로 덮힐 때까지 상기 온도 T2에서 후속 처리된다.

Description

기판을 프로세싱하기 위한 방법 및 장치{APPARATUS AND METHOD FOR PROCESSING A SUBSTRATE}
본 발명은 진공에 놓여 있을 때 가스-방출을 보여주는 기판을 프로세싱하는 방법에 관한 것이다.
어떤 기판들은, 진공에 놓여 있을 때, 기체 물질이 기판으로부터 방출되는 가스-방출(out-gassing)을 보여준다. 이 기체 물질은 프로세싱 장비 및 원치 않는 기판 자체의 일부를 오염시킬 수 있다. 유기 화합물을 포함하는 기판들은 진공에 있을 때 가스-방출을 보여준다.
반도체 칩들은 통상적으로 플라스틱 몰딩 화합물과 같은 유기 화합물을 포함하는 패키지로 제공된다. 이러한 패키지는 웨이퍼로부터 잘려진 반도체 칩을 보호하고, 이러한 반도체 물질의 접촉점들(contacts)과 상기 패키지의 외부 접촉 영역들 사이에 링크를 제공하는데, 상기 링크를 통해 상기 패키지가 인쇄회로기판과 같은 고차원의 재배선 기판(higher level rewiring substrate) 상에 장착된다.
회로의 복잡도가 증가함에 따라, 접촉점들의 수도 많아지는데, 이것은 새로운 타입의 패키지가 필요하다는 것을 의미한다. 단순한 칩들에 필요한 접촉점들은 이러한 패키지의 모서리들을 따라 제공될 수 있지만, 복잡한 칩들에는 패키지 베이스 전체가 필요하다. 접촉점들은 매트릭스 패턴으로 정렬된 핀들(pins) 또는 볼들(balls)의 형태를 가질 수 있다. 종종 칩은 매우 복잡해서 접촉점들을 모두 집어넣기 위해서는 패키지가 실제로 칩 하나를 위해 필요한 것보다 더 커진다.
미국등록특허 제 7,009.288호에 개시된 것과 같은 종류의 패키징은 예를 들어, 결합 도선들(bond wires) 또는 솔더 볼들(solder balls)을 이용해 재배선 기판에 전기적으로 연결되기 전에 반도체 칩이 장착되어 있는 선제조된 재배선 보드의 형태인 재배선 기판을 사용한다. 이러한 반도체 칩과 전기적 연결들은 보통 패키지의 하우징을 형성하고 주변환경으로부터 상기 반도체 칩과 상기 전기적 연결들을 보호하는 플라스틱 구성요소들에 내재되어 있다.
eWLB(embedded wafer-level ball grid array) 기술은 패키지를 실제 칩의 크기에 상관없이 볼들에 필요한 공간에 딱 맞출 수 있는데, 이것은 패키지들이 실리콘 칩 자체보다 더 크지 않다는 것을 의미한다. 이러한 타입의 패키징은 먼저 합성 웨이퍼(composite wafer)를 형성하기 위해 복수의 반도체 칩들을 플라스틱 하우징 구성요소들에 내재시키고, 그 다음으로 칩 접촉 패드들로부터 상기 패키지의 외부 접촉 패드들로 전기적 연결들을 제공하기 위해 상기 합성 웨이퍼 상에 재배선 구조를 증착하는 것에 의해 제공될 수 있다. 이러한 방법의 예시는 미국등록특허 제 7,202,107호에 개시되어 있다.
미국특허 US 7,009,288 미국특허 US 7,202,107
하지만, 합성 웨이퍼와 같이, 가스-방출을 보여주는 기판을 프로세싱하는 방법 및 장치의 개선이 바람직하다.
진공에 놓여 있을 때 가스-방출을 보여주는 기판을 프로세싱하는 방법이 제공된다. 상기 기판이 진공에 배치되고, 상기 가스-방출 속도(out-gassing rate)가 기판의 오염물의 확산에 의해 결정되어 본질적으로 안정 상태(steady state)가 설립될 때까지 상기 기판을 온도 T1까지 가열하고 상기 기판으로부터 방출되는 가스 오염을 제거하는 것에 의해 가스-방출 처리(out-gassing treatment)가 수행된다. 그후 온도는 상기 기판의 오염의 확산 속도가 T1에서보다 낮은 온도 T2까지 낮추어진다. 상기 기판은 상기 기판이 금속으로 구성된 막으로 덮힐 때까지 상기 온도 T2에서 후속 처리된다.
이 방법에 따르면, 상기 가스-방출 속도는 최소보다 낮아지지 않고, 밸런스(balance)가 설립되는데, 즉 상기 가스-방출 속도가 상기 확산 속도에 의해서만 결정되는 온도 T1에서 안정 상태가 설립된다. 다시 말하면, 상기 기판의 벌크는 계속적으로 가스를 생산하고, 이것은 계속적으로 펌핑된다. 기판 표면 오염 및 챔버 오염은 이러한 가스-방출에 기여하지 않는다.
결과적으로 주변 온도를 T2까지 낮추는 것에 의해, 상기 확산 속도는 낮아진다. 이것은 추가의 작업 가스들을 가지는 식각, 금속 증착이 발생하더라도, 펌프 전력(pump power)이 낮은 수준의 전체 오염(low level overall contamination)을 보장하기에 충분하다는 것에 영향을 준다. 그러므로, 상기 기판은 금속막에 의해 표면이 덮힐 때까지 T2에서 후속 처리되어(further processed) 상기 가스-방출 속도가 다시 증가되는 온도로 올라가는 것을 방지한다.
상기 확산 속도는 대략 기판의 1/6승(six power)의 온도에 따라 달라진다.
T1과 T2의 차이는 적어도 100K일 수 있다. 예를 들어, T1은 150℃ 이고 T2는 20℃ 일 수 있다.
다른 실시예에 있어서, 상기 기판은 상기 기판의 후속 처리 동안 T2 또는 그 이하의 온도에서 유지된다.
상기 기판의 후속 처리는 상기 기판의 하나 또는 그 이상의 식각하는 단계 및 상기 기판 상에 하나 또는 그 이상의 금속 층들을 증착하는 단계를 더 포함할 수 있다.
진공에 놓여 있을 때 가스-방출을 보여주는 기판은 다양한 형태를 가질 수 있다. 제1 실시예에 있어서, 상기 기판은 유기 물질의 층을 포함하는 반도체 웨이퍼이다. 상기 유기 물질은 상기 반도체 웨이퍼의 전면(front surface) 상에 배치된 폴리이미드 층을 포함할 수 있다. 상기 반도체 웨이퍼는 실리콘 웨이퍼일 수 있다.
다른 실시예에 있어서, 상기 기판의 앞 측(front side) 및 후 측(rear side) 중 하나 또는 그 이상의 적어도 일부는 유기 물질을 포함한다. 상기 기판은 유기 물질로부터 형성될 수 있다. 일 실시예에 있어서, 상기 기판은 공통 플라스틱 구성 요소에 내재된 복수의 반도체 칩들을 포함하는 합성 웨이퍼이다. 상기 반도체 칩들의 적어도 접촉 패드들은 상기 합성 웨이퍼의 제1 주 면(first major surface)에서 노출된다. 상기 금속 층은 상기 합성 웨이퍼의 상기 제1 주 면 상에 증착된다. 이러한 금속 층은 결과적으로 상기 합성 웨이퍼로부터 싱귤레이트된(singulated) 개별 전자 부품들을 위한 재배선 구조를 생성하기 위해 구축될 수 있다. 이러한 타입의 기판은 또한 임베디드 웨이퍼 레벨 볼 그리드 어레이(eWLB) 기판으로 알려져 있다.
일 실시예에 있어서, 상기 합성 웨이퍼는 챔버 안에 배치되고, 온도 T1까지 가열되고, 상기 챔버는 상기 챔버로부터 상기 합성 웨이퍼로부터 방출된 기체 물질을 제거하기 위해 진공 펌프로 펌핑된다. 선택적으로, 가스 흐름이 제거 속도를 증가시키기 위해 상기 챔버에 펌핑하는 동안 상기 합성 웨이퍼에 적용될 수 있다.
상기 합성 웨이퍼로부터 방출된 기체 물질은 펌프로 안내되는 펌핑 라인에 위치하는 냉각 트랩에 트래핑될 수 있다. 이것은 상기 기체 물질에 의한 상기 펌프의 손상 및/또는 오염을 방지한다.
끝점 검출 기술(End point detection techniques)은 상기 합성 웨이퍼가 충분히 가스-방출되었는지 판단하는 데 사용될 수 있다. 상기 합성 웨이퍼로부터 제거된 기체 물질은 모니터링되고 물(H2O), 이산화탄소(CO2), 또는 탄화수소(CxHy)와 같은 화합물들 중 하나 또는 그 이상의 존재가 확인될 수 있다.
상기 제1 금속 층을 증착하기 전에, 세정 처리가 온도 T2에서 수행될 수 있다. 세정 처리는 상기 반도체 칩의 능동 표면 상에 위치하는 접촉 패드들에 상기 제1 금속 층의 접착을 개선시키기 위해 사용될 수 있다. 상기 세정 처리는 식각 처리일 수 있다.
원하는 저온에서 상기 합성 웨이퍼의 온도를 유지하기 위해서, 상기 합성 웨이퍼는 상기 제1 금속 층의 증착 동안 및/또는 상기 세정 처리 동안 능동적으로 냉각될 수 있다. 능동적 냉각은 상기 합성 웨이퍼가 위치하는 척을 냉각시키는 것에 의해 수행될 수 있다.
상기 제1 금속 층은 스퍼터링 기술(sputtering technique), 예를 들어 펄스 DC 스퍼터링(pulsed dc sputtering)과 같은 물리 증기 증착(physical vapour deposition)에 의해 증착될 수 있다. DC 스퍼터링이 사용되면, RF 바이어스(RF bias)가 패널을 지지하는 척에 적용될 수 있다. 이것은 굽은 기판(bowed substrate) 상에 균일한 금속 층(homogeneous metal layer)의 증착시 도움이 될 수 있다.
상기 합성 웨이퍼의 앞 측의 프로세싱 동안 상기 합성 웨이퍼의 후 측으로부터의 오염을 감소시키기 위해, 상기 패널의 상기 앞 측 상에 상기 제1 금속 층을 증착하기 전에 봉합 금속 층(sealing metal layer)이 상기 패널의 후 측에 증착될 수 있다. 이 봉합 금속 층은 또한 추가적인 열 스프레더(heat speader)가 장착될 수 있는 적당한 표면으로서 기능할 수 있다.
상기 기판이 합성 웨이퍼인 실시예들에 있어서, 상기 제1 금속 층은 복수의 도체 트랙들, 복수의 접촉 패드들 중 하나 또는 그 이상을 제공하기 위해 나중에 구축될 수 있는데, 복수의 도체 트랙들은 상기 반도체 칩들의 상기 능동 표면 상에 위치하는 칩 접촉 패드들로부터 부품 접촉 패드들까지 연장되고, 부품 접촉 패드들은 상기 플라스틱 구성요소 상에 상기 반도체 칩에 인접하여 위치한다. 상기 도체 트랙들 및 상기 부품 접촉 패드들의 배치는 원하는 볼 배치(ball out arrangement) 및 볼 피치(ball pitch)를 상기 부품에 주기 위해 선택될 수 있다.
다른 실시예에 있어서, 제2 금속 층이 상기 제1 금속 층 상에 증착되고, 선택적으로 복수층 재배선 구조를 제공하기 위해 상기 제2 금속 층 상에 제3 금속 층이 증착된다. 다른 층들의 금속들은 서로 다를 수 있다. 최하단 층은 접착 층(adhesion layer)으로 기능하고, 최상단 층은 저저항 접촉 층(low resistance contact layer)으로 기능할 수 있다.
전자 부품을 제조하는 방법 또한 제공되는데, 여기서 합성 웨이퍼 형태의 기판이 상기에서 설명되는 실시예들 중 하나에 따라 처리되고, 상기 기판은 하나 또는 그 이상의 전자 부품들을 생산하기 위해 싱귤레이트된다. 상기 전자 부품은 플라스틱 구성요소에 내재된 반도체 칩 및 상기 반도체 칩 및 상기 플라스틱 구성요소 중 적어도 하나에 위치하는 적어도 하나의 금속 층을 포함한다.
2 개의 가스-방출 스테이션들 및 적어도 하나의 프로세싱 스테이션을 포함하는 기판을 처리하는 장치가 개시된다. 제1 가스-방출 스테이션은 상기 기판을 가열하기 위한 수단을 포함하는 에어락, 프로세스 모니터링 센서를 포함한다. 상기 에어락은 배출 시스템(evacuation system)에 결합된다. 제2 가스-방출 스테이션은 상기 기판을 가열하기 위한 수단, 상기 기판의 후 측을 정화하기 위해 위치하는 가스 공급부, 및 프로세스 모니터 센서를 포함한다. 상기 제2 가스-방출 스테이션 또한 배출 시스템에 결합된다. 적어도 하나의 후속 프로세싱 스테이션은 상기 기판을 능동적으로 냉각시키는 수단을 포함한다.
이 장치는 상기에서 기술한 실시예들 중 하나에 따른 방법을 수행하는 데 적합한데, 이것은 가스-방출이 상기 기판의 벌크로부터의 확산의 안정된 상태를 달성하기 위해 수행되고, 그후 상기 기판은 상기 기판의 적어도 하나의 주 면이 금속 막으로 덮일 때까지 유지되는 온도 T2까지 냉각될 수 있기 때문이다. 특히, 상기 가스-방출 처리는 인-바운드 에어락이 또한 가스 방출에 사용되기 때문에 종래의 클러스터 타입 멀티-스테이션 프로세싱 시스템 안에서 수행될 수 있다. 정상적인 생산 속도는 유지될 수 있고, 상기 프로세싱 장치의 외부에 분리된 장비가 상기 가스-방출 프로세스 전체 또는 일부를 수행하기 위해 필요하지 않다.
상기 기판을 냉각시키는 수단은 히터 요소를 포함하는 극저온 척일 수 있다. 이것은 상기 기판의 온도가 보다 큰 온도 범위에서 제어될 수 있도록 해 준다.
상기 가스-방출 스테이션들 및 상기 프로세싱 스테이션들은 원형으로 굽은 기판(circularly bowed substrate)을 수신하도록 배치된 수신 핀들을 포함할 수 있다. 이 실시예는 합성 웨이퍼들은 원형으로 굽은 것을 보여주는 경향이 있기 때문에, 처리될 기판이 합성 웨이퍼라면 사용될 수 있다.
상기 가스-방출 스테이션들 및 상기 프로세싱 스테이션들 중 하나 또는 그 이상은 상기 기판으로부터 배출되는 기체 물질을 제거하기 위한 냉각 트랩을 더 포함할 수 있다. 이것은 진공 시스템의 손상 및 오염을 방지한다.
상기 제2 가스-방출 스테이션 및/또는 상기 후속 프로세싱 스테이션은 해당 스테이션에 산소 공급을 위한 가스 라인 및 상기 제2 가스-방출 스테이션의 척에 전원 공급하는 RF 전원 공급부를 더 포함한다. 이러한 특징들은 수행될 현장 세정(in-situ cleaning)이 가능하게 한다.
상기 제1 가스-방출 스테이션은 클러스터-타입 멀티-스테이션 프로세싱 장치의 인-바운드 에어락일 수 있다.
실시예들이 첨부된 도면들을 참조하여 설명될 것이다.
도 1은 팬-아웃 몰드 기판 또는 합성 웨이퍼를 도시하고 있다.
도 2a는 범핑 패턴을 도시하고 있다.
도 2b는 제1실시예에 따른 패널의 대략적인 단면도이다.
도 2c는 제2실시예에 따른 패널의 대략적인 단면도이다.
도 3은 합성 웨이퍼의 가스-방출 처리를 도시하고 있다.
도 4는 합성 웨이퍼의 식각 처리를 도시하고 있다.
도 5a는 상기 합성 웨이퍼 상에 제1금속 층의 증착을 도시하고 있다.
도 5b는 상기 합성 웨이퍼 상에 제2금속 층의 증착을 도시하고 있다.
도 6은 합성 웨이퍼의 제조를 도시하고 있다.
도 7은 합성 웨이퍼의 기판 굽음을 도시하고 있다.
도 8은 가스제거 후 eWLB 기판의 전형적인 RGA (잔류 가스 분석기) 스펙트럼의 다이어그램을 도시하고 있다.
도 9는 가스제거 후 eWLB 기판의 전형적인 RGA (잔류 가스 분석기) 스펙트럼의 다이어그램을 도시하고 있다.
도 10은 가스제거 전과 후를 도시하고 있다.
도 11은 비교 UBM 흐름을 도시하고 있다.
도 12는 다양한 기판의 변형 타입들을 도시하고 있다.
도 13은 끝점 검출을 이용한 정성적 세정 주기를 도시하고 있다.
도 14는 표준 패키징 장치 클러스터 레이아웃을 도시하고 있다.
도 15는 표준 비교 프로세스를 위한 온도 및 가스-방출의 정성적 개요를 도시하고 있다.
도 16은 일 실시예에 따른 온도 및 가스-방출의 정성적 개요를 도시하고 있다.
도 17은 TWP 특성과 중첩되는 FOUP 상세 도면을 도시하고 있다.
도 18은 가능한 표면 및 벌크 오염 흐름들을 도시하고 있다.
도 19는 집적 프로세스 모니터 구현을 도시하고 있다.
도 20은 합성 웨이퍼 프로세싱을 위한 툴 개요를 도시하고 있다.
도 21은 일 실시예에 따른 eWLB 프로세스를 위한 온도 및 가스-방출의 정성적 개요를 도시하고 있다.
도 22는 일 실시예에 따른 패널을 제조하는 방법을 도시하고 있다.
도 23은 굽은 기판에 적합한 FOUP를 도시하고 있다.
도 24는 TWP 하드웨어를 가지는 전단 4-축 로봇을 도시하고 있다.
도 25는 대면적 척을 가지는 정렬기를 도시하고 있다.
도 26은 유지보수 물질 버퍼를 도시하고 있다.
도 27은 CLN300 에어락 가스제거 유닛을 도시하고 있다.
도 28은 300mm TWP 진공 말단-이펙터를 도시하고 있다.
도 29는 극저온 척 조립체를 도시하고 있다.
도 30은 극저온 척들의 제어 범위들을 도시하고 있다.
도 31은 다른 타입의 기판들을 도시하고 있다.
이 출원서는 유기 또는 다른 가스-방출의 연장된 수준들을 보여주는 기판들을 프로세싱하는 장치 및 방법의 설계 고려사항들 및 단일 웨이퍼 고순도 장비(single wafer, high purity equipment)를 위한 이러한 것들의 구현을 설명한다.
이러한 기판은 폴리이미드 층과 같은 유기 물질의 층을 포함하는 반도체 웨이퍼일 수 있다. 상기 기판은 또한 상기 유기 물질로부터 부분적으로 형성될 수 있다. 이하의 실시예들은 합성 웨이퍼 형태의 기판을 기준으로 설명한다. 이러한 합성 웨이퍼는 몰딩 구성요소와 같은 공통 플라스틱 구성요소에 내재된 복수의 반도체 칩들을 포함한다. 합성 웨이퍼는 eWLB 팬아웃 제품들(eWLB FanOut products)의 대량 생산에 사용될 수 있다.
팬아웃 또는 팬-아웃은 동일한 타입의 다른 로직 게이트들의 입력들의 수를 구동시키기 위해, 전자적으로 구현된, 로직 게이트 출력의 능력 측정치이다. 대부분의 설계들에 있어서, 로직 게이트들은 보다 복잡한 회로들을 형성하기 위해 서로 연결되고, 하나의 로직 게이트 출력이 수 개의 로직 게이트 입력들에 연결되는 것은 흔한 일이다. 로직 게이트들을 구현하는 데 사용되는 이러한 기술은 보통 게이트 입력들이 추가적인 인터페이스 회로를 필요로 하지 않고 서로 직접 연결되는 것을 허용한다.
다이(Die): 집적 회로의 맥락에서의 다이는 주어진 기능 회로가 그 위에 제조되는, 반도체 물질의 작은 블록이다. 통상, 집적회로는 포토리소그래피와 같은 프로세스들을 통해 일레트로닉-그레이드 실리콘(EGS)의 단일 웨이퍼 상에 큰 묶음단위들로 제조된다. 이 웨이퍼는 많은 조각들로 잘려지고, 그 각각은 회로의 하나의 복사본을 포함하고 있다. 이러한 조각들 각각은 다이라고 칭해진다.
FOUP는 전방개구 단일 파드(Front Opening Unified Pod)의 축약어이다. 이것은 제어된 환경에서 실리콘 웨이퍼들을 단단히 잡고, 적당한 부하 포트들(load ports)을 구비한 툴 및 로봇 핸들링 시스템들에 의해 프로세싱 또는 측정을 위해 웨이퍼들이 제거되는 것을 허용하도록 설계된 특수 플라스틱 인클로저이다.
UBM은 범프 하 금속화(under bump metallization)의 축약어이다. 대다수의 IC 결합 패드들(bond pads)의 최종 금속층은 알루미늄인데, 종래의 배선 결합(wire bonding)을 위한 만족스러운 표면을 제공한다. 불행하게도, 이 표면은 대다수의 도체 범프들에는 적합하지 않다. 알루미늄은 공기에 노출되자마자 산화물을 형성하고, 이 자연 산화물은 전기 절연체이다. 그 아래에 놓인 금속과 용접하기 위해 그 형성에 있어서 배선 결합은 상기 절연 산화물을 통해 제거된다. 범프들은 전기적 연결을 형성하기 위해 다른 전략이 필요하다.
결론적으로, 성공적인 범핑은 먼저 산화된 알루미늄 표면을 더 적합한 물질, UBM로 대체해야 한다. 이러한 UBM은 몇몇 요구사항들(requirements)을 만족시켜야 한다. 강하고, 안정적이며, 낮은 저항의 전기적 연결을 알루미늄에 제공해야 한다. 주변환경으로부터 알루미늄을 밀봉하면서, 아래에 있는 알루미늄과 둘러싸인 IC 패시베이션 층 양쪽 모두에 잘 붙어야 한다. UBM은 다른 범프 금속들이 IC로 확산되는 것을 막기 위해 강한 장벽층(barrier)을 제공해야 한다. UBM은 솔더 리플로(solder reflow)를 위해, 범프 금속들에 의해 적시기 쉬워야 한다. 이러한 모든 요건들을 만족시키기 위해서는 접착층, 확산 장벽층, 납땜가능 층(solderable layer), 및 산화 장벽층과 같은 여러 금속들의 다중 층을 필요로 한다.
TWP는 박막 웨이퍼 프로세싱(Thin Wafer Processing)에 대한 축약어이다.
ICP는 유도 결합 플라즈마(Inductively Coupled Plasma)에 대한 축약어이다. 유도 결합 플라즈마(ICP)는 에너지가 전자기 유도, 즉, 시간에 따라 변하는 자기장에 의해 만들어지는 전류에 의해 공급되는 플라즈마 소스의 타입이다.
여기서 설명하는 개념 및 평가는 플라스틱 구성요소와 같은 유기 화합물에 내재된 복수의 반도체 칩들을 포함하는 패널을 프로세싱하는 데 사용되는 욀링턴 클러스터린 프로세싱 장비(Oerlikon Clusterline processing equipment)를 참조한다. 하나 또는 그 이상의 금속 층들은 이러한 패널 상에 칩 접촉 패드들로부터 유기 화합물 상에 위치할 수 있는 부품 접촉 패드들까지 재배선 구조를 제공하기 위해 증착된다. 이러한 패널은 임베디드 웨이퍼 레벨 볼 그리드 어레이(eWLB) 패키지들로 지칭되는, 생산된 복수의 패키지들로부터 싱귤레이트된다. 이러한 개념들은 내재된 다이 기술을 이용해 기판을 프로세싱하기 위해 상세하게 설명되지만, 또한 광범위한 가스-방출을 보여주는 어떠한 기판에도 보다 일반적으로 적용될 수 있다. 그러나, 이러한 적용가능성 및 기능성은 특정 프로세싱 장비에만 한정되지는 않고 다른 타입의 장비에도 유용하게 적용될 수 있다.
eWLB 또는 팬아웃 기판들은 합성 기판들로서, 반도체 다이들이 유기 화합물 몰드들에 내재되어 있다. 이 기술은 접촉 영역들을 증가시키고 생산량을 증가시킬 수 있다. 도 1은 유기 화합물에 내재된 복수의 반도체 칩들을 포함하는 합성 웨이퍼를 도시하고 있다. 도 2a는 부품 접촉 패드들 상에 배치된 솔더 볼들의 범핑 패턴을 도시하고 있다. 도 2b는 상기 합성 웨이퍼 상에 재배선 구조를 증착하기 위한 프로세싱 후 패널의 대략적인 단면도인데, 이로써 패널이 형성된다.
도 2b는 패널(1)의 일부의 단면도이다. 상기 패널(1)은 복수의 반도체 칩들(2)을 포함하고, 이 중 단지 하나가 도 2b에 도시되어 있는데, 플라스틱 하우징 합성물(plastic housing composition, 3)가 내재되어 있다. 반도체 칩들(2) 각각은 능동 표면(4)을 포함하고 있는데, 그 위에 복수의 칩 접촉 패드들(5)이 위치한다. 이 실시예에 있어서, 상기 칩 접촉 패드들(5)은 상기 플라스틱 하우징 합성물(3)의 주 면(6)과 같은 평면이다. 상기 패널(1)은 상기 플라스틱 하우징 합성물의 상기 주 면(6) 및 반도체 칩(2)의 상기 능동 표면(4) 상에 금속 층을 증착하는 것에 의해 제조된 재배선 구조(7)를 더 포함한다. 상기 재배선 구조(7)는 팬-아웃 배치에서 상기 칩 접촉 패드들(5)로부터 연장된 복수의 도체 트랙들(8)을 포함하고 있어 상기 도체 트랙들(8) 각각의 거리상 끝단은 상기 반도체 칩(2)에 인접하는 상기 플라스틱 하우징 합성물(3) 상에 위치한다. 상기 거리상 끝단들 각각은 외부 접촉 패드(9)를 제공하는데, 그 위에 솔더 볼(10)이 위치한다. 이 실시예에 있어서, 상기 반도체 칩의 수동 표면(11)은 상기 플라스틱 하우징 합성물(3) 안에 내재된다.
상기 패널(1)은 상기 패널(1)로부터 복수의 개별 패키지들을 생산하기 위해 참조부호 12로 지시되는 선을 따라 싱귤레이트된다.
다른 도시되지 않은 실시예들에 있어서, 접촉 범프들은 상기 반도체 칩의 능동 표면 상의 접촉 패드들 상에 위치될 수 있다. 상기 접촉 범프들의 상기 최외각 부분들은 상기 플라스틱 하우징 합성물의 주 면과 동일 평면일 수 있다. 이러한 실시예들에 있어서, 상기 반도체 칩의 상기 능동 표면은 상기 플라스틱 하우징 합성물 안에 위치한다.
도 2c는 다른 실시예에 따른 패널(1')로부터 제조된 반도체 패키지를 도시하고 있다.
상기 패널(1')은 플라스틱 패키지(2')를 포함하는데, 이것은 플라스틱 몰딩 화합물(plastic molding compound, 9') 및 플라스틱 층(9")을 가진다. 상기 플라스틱 몰딩 화합물(9')은 상기 반도체 칩(3')의 측면 모서리들(14')을 둘러싸고 측면 모서리들(13')을 형성하는데, 이것은 상기 외부 접촉 패드들(17')에 공간을 제공하기 위해 상기 반도체 칩(3')의 상기 측면 모서리들(14')보다 원하는 만큼 더 크게 만들어질 수 있다. 상기 반도체 칩(3')의 상기 수동 표면(27')은 상기 플라스틱 몰딩 화합물(9')로부터 자유롭게 남아 있고, 상기 플라스틱 몰딩 화합물(9')의 제2 주 면(5')과 동일 평면에 있다. 상기 플라스틱의 전기적으로 절연 층(9")은 상기 반도체 칩(3')의 상기 능동 상부 측(upper side, 12') 및 상기 플라스틱 몰딩 화합물(9')의 측면 모서리들(13') 상에 배치되고, 상기 측면 모서리들(13')과 상기 반도체 칩(3') 사이 전이 영역을 연결시킨다. 상기 반도체 칩(3')의 상기 접촉 패드들(11')은 상기 플라스틱 층(9")에 의해 덮이지 않는다.
이 실시예에 있어서, 상기 재배선 구조는 복수-레벨 재배선 구조이다. 상기 플라스틱 층(9")은 제1 배선 평면(30') 및 제2 배선 평면(31')을 가지는데, 이것은 접촉 기둥들(contact pillars, 8')로 형성되는 접촉 비아들(contact vias, 28')을 통해 상기 반도체 칩(3')의 상기 접촉 영역들(11')에 전기적으로 연결된다. 상기 접촉 기둥들(8') 및/또는 상기 접촉 비아들(28')과 함께 상기 배선 평면(30')은 전기분해적으로 또는 화학적으로 증착된 금속을 포함할 수 있다.
상기 플라스틱 층(9")은 대략 30mm 또는 20mm의 두께 d를 가진다. 추가의 배선 평면들이 상기 제1 배선 평면(30')과 상기 제2 배선 평면(31') 위에 제공될 수 있다.
유기 물질에 내재된 복수의 반도체 칩들(2)을 포함하는 상기 합성 웨이퍼 상에 상기 재배선 구조를 증착하기 위해, 플라스틱 화합물인 경우에 있어서, 표면 오염 및 벌크 오염을 고려하고, 이러한 타입들의 오염을 해당 시스템의 온도, 압력, 및 시간 조건들에서 수용가능한 수준들로 낮추는 것에 의해, 오염물이 제어된다.
표면 오염은 저압으로 펌핑하면서 온도를 높이는 것에 의해, 제거될 수 있다. 이에 더하여, 프로세스를 가속시키고 펌핑 속도에 따른 제거를 수행하는 데 가스 드래그 어시스티드 방법들(gas drag assisted methods)이 사용될 수 있다. 욀리컨 CLN300의 에어락 가스제거기(degasser) 또는 CLN200의 층류 흐름 가스제거기(laminar flow degasser)가 보통의 온도에서 높은 제거 속도를 보장하기 위해 이 방법을 사용한다.
벌크 오염의 제거 속도는 견고한 막들을 통한 상기 표면으로의 휘발성 구성요소들의 확산 속도에 의해 결정된다. 고체 상태 확산은 매우 느린 프로세스인 경향이 있기 때문에, 상기 견고한 막들로부터 이러한 종류들(species)을 제거하는 것은 많은 시간이 들 수 있다. 생산 툴 안에 존재하는 조건들 하에서, 상기 벌크 오염 전체를 제거하는 것이 가능하지 않을 수 있다.
본 출원서에서 사용하는 합성 웨이퍼 또는 eWLB의 경우에 있어서 오염을 다루는 접근법은 2 가지(two fold)이다. 먼저, 이러한 표면 오염은 세정 및 진공 펌핑하면서 상기 기판의 온도를 증가시키는 것에 의해 가능한 한 많이 제거된다. 이 방법은 상기 벌크 오염의 확산에 의해 결정되는 오염 배경(contamination background)의 안정 상태를 설립하는 데 사용될 수 있다.
다음으로, 상기 기판의 온도를 확산 속도를 낮추기 위해 조속히 낮추면, 저온에서 기판을 유지함으로써 상기 오염 배경 및 이러한 낮은 오염 수준이 상기 기판이 제1 금속 막에 의해 덮일 때까지 유지된다.
이 방법은 합성 웨이퍼(13)로부터 패널(1)의 제조를 위해 도 3 내지 도 5에 도시되어 있다. 상기 합성 웨이퍼(13)는 플라스틱 하우징 합성물(3)이 내재된 복수의 반도체 칩들(2)을 포함하고 있어 상기 반도체 칩들(2)의 상기 능동 표면(4)은 상기 플라스틱 하우징 합성물(3)의 주 면(6)과 동일 평면이고 상기 능동 표면(4)은 플라스틱 하우징 합성물(3)로부터 노출된다.
도 3에 도시된 바와 같이, 화살표들(14)에 의해 대략적으로 도시된 바와 같이, 상기 합성 웨이퍼(13)로부터 기체 오염물들을 제거하기 위해 상기 합성 웨이퍼(13)는 온도 T1까지 가열된다. 이 열 처리는 진공 하에서 수행되고, 선택적으로 상기 기체 물질을 제거하기 위한 가스 정화와 함께 수행될 수 있다. 상기 온도 T1은 예를 들어, 대략 150℃ 범위일 수 있다. 이러한 열 처리는 상기 가스 방출 속도가 상기 합성 웨이퍼의 오염의 확산에 의해 결정되고 본질적으로 안정 상태가 설립될 때까지 수행될 수 있다.
그 다음으로, 상기 합성 웨이퍼(13)의 온도는 상기 합성 웨이퍼의 오염의 확산 속도가 T1에서의 상기 합성 웨이퍼의 오염의 확산 속도보다 낮아지는 온도 T2까지 낮춰진다. 온도 T2는 온도 T1보다 적다. T2는 T1보다 100K 적을 수 있는데, 예를 들어, T1이 150℃이면, 20℃ 내지 30℃이다.
상기 합성 웨이퍼는 상기 기판의 적어도 하나의 주 면이 금속을 포함하는 막으로 덮일 때까지 온도 T2에서 후속 처리된다.
처리에 있어서의 제2 가스-방출은 또한 상기 합성 웨이퍼로부터 후속 기체 물질을 제거하기 위해 수행될 수 있다. 상기 제2 가스-방출 처리에 있어서, 상기 합성 웨이퍼는 원하는 안정 상태 조건을 달성하기 위해 상기 제1 가스-방출 처리 동안 도달했던 상기 온도 T1보다 큰 온도까지 가열될 수 있다.
도 4에 도시된 후속 처리 단계에 있어서, 상기 칩 접촉 패드들(4)은 화살표들(15)에 의해 도면에 지시되어 있는 식각 프로세스에 의해 세정된다. 상기 식각 프로세스는 온도 T2에서 수행된다.
다음으로, 도 5a에 도시된 바와 같이, 제1 금속 층(16)은 상기 합성 웨이퍼의 표면 상에 폐쇄된 금속 층(16)을 형성하기 위해 상기 플라스틱 하우징 합성물(3)의 상기 제1 주 면(6), 상기 반도체 칩들(2)의 능동 표면(4), 및 상기 칩 접촉 패드들(5) 상에 증착된다. 이 증착 프로세스는 또한 온도 T2에서 수행된다. 상기 제1 금속 층(16)은 스퍼티링 기술과 같은 물리 증기 증착 방법을 이용해 증착될 수 있다.
재배선 구조(7)는 복수층 구조를 포함할 수 있다. 이 실시예에 있어서, 도 5b에 도시된 바와 같이, 제2 금속 층(17) 및, 선택적으로 추가 금속 층들은 상기 제1 금속층(16) 상에 증착된다. 상기 제1 금속 층(16) 및 상기 제2 및 만약 존재한다면 후속 금속 층들은, 복수의 도체 트랙들(8)을 제조하기 위해 나중에 구축되는 폐쇄된 층으로 증착될 수 있다.
상기 합성 웨이퍼(13)의 제조는 도 6에 도시되어 있다. 먼저, 지지 기판(20)이 마련되고, 접착층(21)이 이 지지 기판(20)의 일 측 상에 증착된다. 복수의 반도체 칩들(2)이 상기 접착층(21) 상에 행들과 열들로 배치되어 상기 반도체 칩들(2)의 능동 표면(4) 및 따라서, 상기 칩 접촉 패드들(5)이 상기 접착층(21)에 접촉하게 된다. 다음으로, 상기 반도체 칩들(2)의 측면들(22) 및 후면(rear face, 23)이 공통 플라스틱 하우징 합성물(3)에 내재된다. 다음으로, 상기 지지 기판(20) 및 상기 접착층(21)이 합성 웨이퍼(13)를 형성하기 위해 제거된다.
상기에서 기술한 실시예들 중 하나에 따른 방법은 아래에서 기술되는 장치를 이용해 수행될 수 있다.
합성 웨이퍼 또는 eWLB 형태의 기판들에는 자동화된 높은 진공 툴들에서 프로세싱되기 위한 수 개의 문제들이 존재한다.
이러한 기판들은 도 7에 도시된 바와 같이 편평한 표면 상에 놓였을 때 예를 들어, 200mm 기판 지름에 대하여 1mm 이상의 과잉 굽음을 보여주는 경향이 있다. 이러한 굽음은 상기 기판들이 300mmφ이고 표준 FOUP에 배치되었을 때 자연적으로 더 나빠진다. 상기 기판들은 박막 웨이퍼들과 유사한 기계적 특성들을 보인다. 그러나, 박막 웨이퍼들이 원형통 굽음(cylindrical bow)을 보일 때, eWLB 기판들은 구형 굽음(spherical bow)을 보인다. 이것은 프로세싱 동안 기판 고정이나 웨이퍼 핸들링 모두에 영향을 미친다.
이러한 기판들은 가열될 때 특히 과잉 가스-방출을 보여준다. 도 8 및 도 9는 냉각 및 가열된 기판의 피크 궤도(peak trace) 및 가열된 웨이퍼의 저질량 스캔의 잔류 가스 분석기 스펙트럼을 도시하고 있다. 가열되고 이미 펌핑된 웨이퍼의 가스-방출 스펙트럼은 여전히 탄화수소 조각들 및 물의 확연한 증발을 보여준다.
폴리이미드 코팅이 있고 없고 한 내재된 다이 웨이퍼들의 측정치들의 비교는 유기 물질들에 있어서 다소 더 높은 피크들(도 8의 끝점들)을 보여주는데, 이것은 이러한 스펙트럼은 코팅으로부터의 미미한 기여를 포함하여 주로 상기 기판의 가스-방출에 의한 것임을 지시한다. 이것은 또한 이하를 지시한다.
eWLB 기판들의 가스-방출 속도는 표준 폴리-이미드 코팅된 웨이퍼들에 있어서 현저히 더 높다. eWLB 기판들에 있어서, 상기 기판의 앞 측 및 후 측 모두는 이러한 가스-방출에 기여하고 오염 제어를 위하여 고려될 필요가 있다. 이것은 실리콘 웨이퍼들의 표준 프로세싱과는 다르다.
이러한 eWLB 또는 합성 웨이퍼들은 또한 기판이 진공에 배치될 때 증발하는 물을 포함한다. 이 물은 상기 챔버 및 칩 접촉 패드들과 같은 상기 합성 웨이퍼의 구성요소들에 오염을 야기할 수 있다. 도 10은 동일한 챔버 안에서 실내 온도 및 가열된(150℃) 기판들의 행동(behavior)의 차이점을 보여준다.
실내 온도 가스-방출은 물이 있는 배경에서 10-폴드 증가를 보이면서, 이미 현저히 존재한다. 표준 실리콘 웨이퍼들과 비교하면, 이것은 실내 온도에서 피크 궤도에 영향을 미치지 않음을 보이는데, 이것은 중요한 점이다.
이에 더하여, 합성 웨이퍼들이 대략 120 내지 150℃까지 가열되기만 하면, 물이 있는 배경에서 108-폴드 이상의 증가가 관찰될 수 있다. 이것은 허용가능한 품질 및 속도로 핸들링할 수 있는 표준 식각 프로세스보다 더 많다.
지시된 총 압력들은 물의 부분 압력이 대략 6 x 106mbar에 도달함을 보여준다. 이것은 접촉점 세정을 위한 통상의 프로세스 압력들의 대략 1%이다. 이것은 상기 접촉점 세정의 품질에 악영향을 미칠 수 있다.
이에 더하여, 티타늄 같은 부식성 물질들의 스퍼터링 동안 프로세스 가스의 물 오염 정도를 보여주는 기판들은 물과의 반응으로 인한 산화물이 매우 높은 수준임을 보여주는 경향이 있다. 이것은 또한 상기 접촉점의 품질에 크게 영향을 미칠 수 있다. 실리콘 기판들에 있어서, 이 가스-방출 효과는 소정의 물질 두께가 증착되기만 하면 진정될 것이다. eWLB 합성 웨이퍼 기판들에 있어서, 이것은 상기 기판들의 가스-방출이 상기 기판의 후 측으로부터 발생하기 때문에 추정될 수 없다.
물 오염에서와 유사한 효과들이 유기 오염에도 있다고 상정될 수 있다. 물에 있어서, 탄화수소는 제대로 제어되지 않는 접촉점 품질로 이어질 수 있는 증착 막들 및 식각 세정의 화학 작용 역할을 할 것이다.
유기 오염물들은 하나의 잘 알려진 추가적인 악영향을 보여준다. 오염물의 특성상, 이 휘발성 종류들은 플라즈마 주변환경에서 보다 큰 고분자들(polymeric molecules)을 형성하기 위해 매우 높은 증기 압력들에 반응한다. 이렇게 새로이 형성된 물질은 반응기에 축적되는 경향이 있다. 사용시 반응기에 두껍게 증착된 증착물들이 냉각 영역들에서, 특히 펌프로 향하는 플라즈마의 하류에 위치할 때 관찰될 수 있다.
이러한 증착물들의 프로세스에의 영향은 아직 알려져 있지 않다. 그러나, 진공 품질에의 영향은 어떤 경우에는 매우 극단적이다. 정상보다 15 내지 30 배 이상 큰 베이스 압력 수준이 관찰된다. 당연히, 이것은 유지보수 후 매우 긴 펌프-다운 시간으로 귀결되고 많은 경우에, 세정 장비의 특정 베이스 압력이 달성될 수 없고 계속 악화될 것이다.
2번째 영향은 이러한 증착물들이 일반적으로 반응기 용기 및 부품들 상에 식각된 막의 접착에 크게 영향을 미친다는 것이다. 이것은 입자 형성을 가속화시킬 수 있는데, 따라서 장비를 위한 연장된 세정 절차들 및 세정 부품들의 잦은 변경을 가져오게 할 수 있다.
그러므로, 유기 오염물들은, 비록 프로세스에 직접 악영향을 주지 않더라도, 장비 효용성 및 성능을 크게 감소시킬 수 있다.
여기에 설명된 영향들은 폴리이미드 코팅된 웨이퍼들이 지나가는 장비들에서 일어나는 것이다. 가스-방출 분석에 의해 보여진 바와 같이, 이러한 타입의 기판들은 eWLB 기판들과 비교해서 중간 정도의 유기 가스-방출을 보여준다. 따라서 이러한 장비의 저하는 생산시 eWLB가 지나갈 때 매우 가속된다고 예상될 수 있다.
요약하면, eWLB 기판이 지나가는 이하의 영향들은 이하의 방법들 중 하나 또는 그 이상의 표준 프로세싱 방법들을 변형하는 것에 의해 완화될 수 있다.
기판의 정의되지 않은 편평도(flatness)는 핸들링 시스템에 맞게 변형시키는 것에 의해 보상될 수 있다. 박막 웨이퍼 핸들링 방법에 사용되는 것과 유사한 방법들이 사용될 수 있다.
기판에 의해 생성되는 오염은 예를 들어 열 관리 및 펌핑 배치에 의해, 프로세스 내내 잘 제어된다.
오염은 최소화될 뿐 완전히 제거되지 않을 수 있기 때문에, 유지보수 시간을 감소시키고 생산 수준을 증가시키기 위한 조치는 장비의 잔류물들의 축적을 다루는 것으로 구현될 수 있다.
이러한 고려사항들은 모두 '표준' 패키징 물질 및 범프 하 금속화 = UBM에 대한 도 11에 도시된 프로세스 흐름에 기초한다. 이 프로세스 흐름은 비교 프로세스 흐름으로 고려될 수 있다.
이 흐름에 있어서, 상기 물질은 대기 핸들링 시스템(atmospheric handling system)에 의해 SEMI 표준 FOUP (SEMI E1.9-1106 및 SEMI E47.1-1106)으로부터 얻어지고, 표시(notch)의 위치를 잡고 변위를 보상하기 위해 정렬기(aligner)에 배치된다. 그후 이 기판은 증발이 일어나는 에어락으로 이동된다. 이 단계 동안 기판의 온도는 이미 증가될 수 있다. 다음 단계에서, 상기 기판은 높은 진공 하에서 가열되고, 이후 ICP 식각 접촉점 세정기 및 금속 스택을 위한 수개의 PVD 스퍼터 챔버들로 이동된다. 마지막으로, 상기 기판은 에어락을 통해 진공으로부터 다시 FOUP로 이동 배치된다. 기판 냉각이 필요한 경우에 있어서, 이것은 출력 에어락(output airlock)에서 수행된다.
도 12에는 다양한 타입의 기판 변형이 도시되어 있다. SEMI-M001-0309에 따르면, 웨이퍼 굴곡(warp) 또는 두께 변형(thickness deformation)은 100㎛ 이하여야 한다. 대기 및 진공 웨이퍼 이송 및 프로세스 스테이션 하드웨어용 표준 핸들링 장비는 보통 기판의 SEMI-특수 편평도를 다루기 위해 설계된다. 200mm eWLB 기판의 결정된 굽음/굴곡 및 300mm eWLB 기판의 예상된 굽음/굴곡은 웨이퍼 기판 편평도 상에서의 이렇게 큰 허용범위들을 다루기 위해 장비 변형(adaptation)을 필요로 한다.
웨이퍼 편평도에 있어서의 큰 허용범위가 발생하는 다른 응용 하나는 박막 웨이퍼 프로세싱에 있다. 이 기술은 잘 알려져 있고 많은 클러스터린 툴들에서 생산중이다. 하지만, 박막 웨이퍼들을 성공적으로 다루기 위해 적용되는 방법들은 대체적으로 결정질 기판들(crystalline substrates)이 원통형 굽음을 보이는 경향이 있다는 사실에 기초한다. 이것은, 이러한 기판들이 기판 표면에 평행한 하나의 축을 따라서는 큰 변형을 보이지만, 다른 축을 따라서는 매우 강건하고 편평하다는 것을 의미한다. 이것은 결정질 물질의 비압축성(incompressibility)으로 인한 것이다.
eWLB 기판은 매우 다른 특성들을 가지는 물질들로 만들어진다. 따라서 이 기판의 변형은 축에 의존하지 않고, 하나의 축에 따른 변형은 다른 축에 따른 변형에 영향을 주지 않는다. 그러므로, 이러한 기판들은 매우 다양한 형태들을 보여줄 수 있다. 어떠한 프로세싱 장비도 이러한 다양한 형태들을 다룰 수 있어야 한다.
마지막으로, 장비를 통한 궤적(trajectory) 동안, 상기 기판은 다양한 온도들 및 막 스트레스 수준들을 가지는 장비에 존재할 것이다. 그러므로, 이러한 기판의 변형은 프로세싱 주기 동안 변할 수 있다고 추정될 수 있다. 이것은 다시 시스템에 기판의 실제 형태에 상대적으로 덜 민감하도록 하는 요구사항을 추가시킨다.
이러한 기판들의 형태의 허용범위는 클러스터린 프로세싱 툴에서의 이하의 하부시스템 설계에 영향을 미친다.
전단 로봇(Front-end Robot): 이것은 FOUP 카세트 안의 2 개의 다른 변형된 기판들 사이의 제한된 공간으로부터 변형되고 임의대로 방향지어진 기판들을 입출 이송해야 하기 때문에 아마도 가장 중요한 구성요소이다. 이러한 기판 형태 및 움직임 제한은 그 형태에 상관없이 기판을 단단히 잡아야 하는 말단 이펙터(end effector) 및 설계에 영향을 준다. 말단 이펙터의 설계는 로봇의 이동 궤적을 정의한다. 마지막으로, 기판 변형은 FOUP 안에서의 기판의 실제 수직 위치에 큰 허용범위를 주기 때문에, 매핑 시스템은 FOUP 안에서의 슬롯 위치에 기판을 정확하게 할당할 수 있으면서도, 이러한 허용범위를 제공해야 한다.
기판 정렬기(substrate aligner): 기판 정렬기는 제자리에 기판을 단단히 고정할 수 있어야 한다. 정렬기 광학 시스템(aligner optical system)은 스캔 턴 동안 촛점이 왔다갔다 할 수 있는 기판 모서리를 잘 처리해야 한다.
입력 및 출력 에어락들: 에어락들 모두는 변형된 기판들을 다룰 수 있어야 한다.
진공 로봇: 기판의 초기 변형은 별론으로 하고, 상기 진공 로봇은 기판의 변경되는 형태를 잘 처리해야 할 것이다. 이것은 로봇단 이펙터는 웨이퍼 형태에 매우 덜 민감해야 한다는 것을 의미한다. 상기 말단 이펙터의 설계는 또한 온도 및 온도 변화에 매우 민감할 수 있는 시스템에서의 프로세스들 중 일부를 고려해야 한다. 그러므로, 웨이퍼에의 상기 말단 이펙터의 열 접촉은 최소화되어야 한다.
프로세스 스테이션 하드웨어: 기판 수신 핀들은, 상기 말단 이펙터로부터 기판을 인도받는데, 수직 배치 상에 충분한 허용범위를 허용해야 하고 배치된 웨이퍼 아래로 이동하도록 상기 말단 이펙터에 대하여 충분한 공간을 제공해야 한다.
웨이퍼 센싱 시스템들: 웨이퍼의 수직 투영(vertical project)을 사용하는 웨이퍼 센싱 시스템들은 투영된 형태가 상기 센싱 시스템의 허용범위에 있는 한 변형된 기판들을 다룰 수 있다. 시스템이 더 이상 기판 투영이 원형이라고 추정할 수 없기 때문에 모서리 검출에 기초한 변위 센싱과 같은 특성을 이용하는 것은 이와 다르다는 것이 보여질 수 있다. 수직 모서리 검출에서 수행된 웨이퍼 센싱은 웨이퍼 모서리의 수직 위치가 잘 정의되지 않았기 때문에 사용불가하다는 것을 보여줄 수 있다.
합성 웨이퍼를 위한 핸들링 시스템을 위한 일반적인 접근 방법은 다년간 박막 웨이퍼 프로세싱에 사용되던 것과 유사하다. 기판에 어떤 형태를 부여하기 위해 노력하는 대신, 이러한 핸들링 시스템은 기판의 수직 변형에 매우 허용적이도록 설계되어야 한다. 이에 더하여, 박막 웨이퍼들과 비교하면, 기판이 변형될 수 있는 방법들은 더 많고 핸들링 시스템이 모든 가능한 변형들을 다 다룰 수 있도록 설계될 수도 없다. 이런 경우라면, 상기 핸들링 시스템의 한계는 적절한 상세사항들이 이러한 기판의 형태 허용범위를 위해 만들어질 수 있도록 정의되어야 한다.
상기 프로세싱 하드웨어 정의 동안 고려되어야 하는 수 개의 측면들이 eWLB 기판들의 프로세싱에 있다. 한계 및 극복해야 하는 문제들을 부과하는 이 측면들은 가스-방출, 열 예산(thermal budget) 및 형태 허용범위이다. 각각의 측면은 툴을 통한 프로세스 흐름을 따라 각 스테이션에 있어서의 상세한 고려사항들을 필요로 한다. 소정의 장비 기능들을 위한 일반적인 고려사항들은 이하와 같다.
온도: 높은 유기 함량을 갖는 기판들 및 특히 몰딩된 기판들은 제한된 열 역량들(thermal capailities)을 가진다. 일반적으로, 이러한 타입들의 기판의 온도는 대략 150℃ 이상으로 오르는 것이 허용되지 않는다. 이 온도를 넘는 것은 기판에 손상을 가져올 수 있으므로 금지되어야 한다. 이러한 이유로 적절한 온도 제어를 제공하는 시스템들만 사용되어야 한다. 예를 들어, 램프 가열(lamp heating)이 사용될 수 있으나, 실제 온도는 기판 및 환경에 매우 많이 의존하므로, 온도 제어가 어렵다는 것을 증명할 수 있다. 또한 플라즈마 프로세싱 동안 많은 열이 기판에 주입된다. 이것은 이러한 단계들 동안 기판이 냉각될 필요가 있을 수 있다.
플라즈마 전력(Plasma Power): 열 예산의 한계에 이어, 플라즈마 프로세싱 동안 채용되는 전력은 냉각 요소가 기판의 최대 수용가능 온도 이하의 온도로 유지시킬 수 있는 수준으로 설정되어야 한다.
웨이퍼 척들: 척에 대한 요구사항들은 프로세스 요구사항들에 매우 많이 의존한다. 척 표면에의 적절하고 균일한 접촉이 필요한 경우에 있어서, 예를 들어 RF 또는 열 결합(thermal coupling) 사용시, 웨이퍼 형태는 척에 맞게 변형되어야 한다. 이렇게 하는 유일한 방법은 척에 웨이퍼를 기계적으로 강제하는 것이다. 그러나, 기판의 상단으로의 굽음의 경우에 있어서, 모서리 클램핑은 기판 및 척의 적절한 정렬을 보장하지 않을 것이다. 척에 웨이퍼의 접촉이 프로세스에 맞지 않게 필요하지 않을 때, 접촉을 금지하는 것이 바람직하다.
기판 클램핑: 표준 실리콘 웨이퍼들에 있어서, 정전기식 클램핑이 사용될 수 있다. 그러나, 몰딩된 기판들은 전기적으로 절연되어 있기 때문에 이러한 클램프들은 도체막이 상기 기판의 후 측에 증착되지 않는 한 사용될 수 없다. 이것은 보통 "유연한(soft)" 폴리이미드가 상단 코팅으로 사용될 때 클램프에 고정되는 커다란 위험이 있고 상기 기판의 전 측이 터치될 때 기계식 클램핑의 선택에 제한을 가한다. 그러므로, 클램프들은 웨이퍼 고정을 다룰 수 있어야 한다.
진공 펌핑: 어떤 모듈들은 많은 양의 휘발성 유기물질들 및 물을 볼 수 있을 것이다. 이것은 펌핑 기하구조 및 펌프 타입들이 이러한 가스들을 다룰 수 있어야 한다는 것을 의미한다. 관련 종류들(species involved), 물 및 유기 물질은 상기 펌프 타입들에 상충하는 요구사항들을 부과한다. 극저온 펌프들은 물에 가장 적합하고, 유기 요소들은 이러한 펌프들을 빨리 저하시킬 수 있다. 터보 펌프들은 물의 펌프 속도를 가속시키고 유기 증착물들을 최소화시키기 위해 펌프들이 가열될 때 사용될 수 있다. 다른 옵션은 냉각된 장벽들 또는 트랩들의 형태로 매우 높은 국소 펌핑 속도를 기판에 적용하는 것이다. 이러한 트랩들은 재생성되는 것이 필요하다.
이러한 일반 측면들과는 별도로, 각각의 특정 스테이션은 이러한 기판들을 조합하는 목적에 맞게 구성되어야 한다. 장비(도 7 참조)를 통한 표준 프로세스 흐름에 이어, FOUP, 핸들링 및 정렬기를 적용하는 가이드라인들이 프로세스에 관계없도록 고려된다.
입력 에어락: 이 입력 에어락은 잔류 압력을 모니터링하기 위해 RGA를 설치할 때 기판의 가스-방출에 대한 초기 점검용으로 사용될 수 있다. 이것은 상기 입력 에어락이 상기 툴의 진공 후단에 개방되기 전에 배경 압력의 확인(verification)을 허용한다. 이것이 에어락 안의 기판 가열 역량에 결합되면, 상기 유닛은 상기 기판의 제1 가스-방출 단계가 수행되는 프로세스 흐름에의 통합 부분이 된다. 그러나 이것은 에어락에서 제1프로세스 챔버로 건너갈 때 기판의 가스- 방출 수준을 높인다. 따라서, 상기 에어락 안에서의 기판 온도의 세심한 선택 및 제어가 필수적이다.
높은 진공 가스제거기(High Vacuum Degasser): 이 스테이션에서, 후속 프로세스들에 손상을 입힐 수 있는 증발된 요소들을 기판으로부터 제거하기 위해 기판의 온도는 매우 낮은 압력 하에서 증가된다. 이 프로세스가 매우 낮은 압력 하에서 일어날 때, 가스가 지원하는 열 결합(gas assisted thermal coupling)을 갖는 가열된 기판 홀더가 사용되어야 한다. 이러한 기판이 적절하게 가스-방출되고 다음 프로세스 단계로 반복될 수 있는 오염 특성들(repeatable contamination properties)을 가지고 이동할 수 있도록 보장하기 위해, 프로세스의 최종 검출기로서 상기 프로세스 모니터의 사용은 바람직하다. 가스제거 스테이션은 높은 물 및 유기 압력을 보이는 경향이 있기 때문에, 이러한 종류들에 대하여 적절한 펌핑 시스템들이 설치되어야 한다. 가스-드래그 스킴들(gas-drag schemes)의 추가적인 지원, 예를 들어 질소 플러싱(Nitrogen flushing) 또한 고려될 수 있다.
ICP 접촉점 세정 모듈(ICP Contact clean module): 이전 프로세스 스테이션들에서 상기 기판의 온도는 가스-방출을 강화시킬 수 있는 가능한 한 높은 온도가 구동되는데, 식각 스테이션에서 이 가스 방출은 최소화되어야 한다. 그 주된 원인은 접촉점 세정 프로세스를 오염시킬 수 있는 반응 종류들(reacting species)의 부분 압력을 낮추기 위해서이다. 두번째 원인은 툴 유용성을 감소시키는 챔버 안의 유기 증착물들의 형성을 최소화하기 위해서이다. 이러한 기판 온도는 수용가능한 낮은 증기 압력이 얻어질 수 있는 수준으로 가져가야 한다. 이것은 기판들이 냉각되어야 한다는 것을 의미한다. 이러한 낮은 온도는 또한 플라즈마 프로세싱 동안 유지되어야 한다. 이것은 기판으로부터 척으로의 충분한 열전도가 존재해야 한다는 것을 의미한다. 그러므로, 웨이퍼 클램핑 및 후 측 가스가 배치되어야 한다.
금속 1 모듈: 증착되기 위해 식각에서와 유사한 논의가 제1금속층에 적용된다. 기판으로부터의 가스-방출은 금속막 인터페이스의 오염을 방지하는 것에 의해 적절한 접촉 특성을 보장하기 위해 최소화되어야 한다. 그러므로, 적어도 초기 증착 동안, 기판의 온도는 그 최소점에서 유지되어야 한다. 기판의 낮은 가스-방출의 2차적인 효과는 실드의 수명이 더 길어질 것으로 예상할 수 있다는 것이다. 그러므로, 냉각된 척, 가능하다면 후 측 냉각을 가지는 냉각된 척은 이 스테이션에 배치되어야 한다. 증착 온도를 낮추는 것은 막 스트레스(film stress)에 영향을 줄 것이다. 이것은 RF 바이어스 또는 펄스 DC와 같은 스트레스 제어 프로세스 방법들이 필요하다는 것을 시사할 수 있다.
다른 금속: 기판의 후속 금속화 동안, 온도는 더 이상 치명적이지 않다. 기판의 전 측은 금속으로 코팅되어 있기 때문에, 이 표면 영역의 가스-방출은 최소가 될 것이다. 상기 후 측의 가스-방출은 여전히 상당할 수 있다. 적절한 금속화를 허용하기 위해 이러한 잔류 가스들이 플라즈마 프로세싱에서 분리되도록 유지시키는 방법이 구현되어야 한다. 챔버 오염을 최소화하거나 제거하기 위해 이러한 기체 구성요소들을 다루는 것이 필요할 수 있다. 표준 클램핑된 후 측 가스 척은 이미 웨이퍼 후 측을 상기 플라즈마 프로세스로부터 분리되도록 유지한다. 상기 후 측 가스는 웨이퍼 후 측을 연속적으로 정화한다. 오염된 가스를 펌프로 안내하는 데 어떤 변형들이 필요할 수 있다.
최소화하는 방법과는 상관없이, 어떤 고체 오염(solid contamination)은 각각의 기판 후 시스템 안에 남아 있게 된다. 이것은 시간이 지남에 따라 축적될 것이다. 따라서, 장비를 작동되게 유지하기 위해서, 이러한 잔류물들을 시스템으로부터 제거하기 위한 조치들이 구현되어야 한다.
원시적인 방법으로, 고체 잔여물의 제거는 프로세스 챔버들을 개방하고 구성요소들을 세정하거나 교체하는 것에 의해 수행된다. 이것은 관행이고 그후 이 주기적 유지보수가 수행될 필요가 있는 시간간격은 장비의 나머지에 유지보수 작업을 하는 것과 유사하게 길기 때문에 수용가능하다.
나아가, 이러한 유지보수 작업들은 프로세스 장비를 위한 안정적이고 수용가능한 조건이 유지됨을 보장해 주어야 한다. 특히 진공 챔버 안의 도처에 증착된 고체 잔류물들을 가지고는, 이것이 달성되기 매우 어렵다는 것이 증명될 수 있다.
시스템 안의 고체 잔류물들 대부분은 프로세싱 동안 증발된 물질의 중합(polymerization)에 의해 형성된다. 이것은 직접 또는 간접 산소 함유 플라즈마에서 유기 물질을 산화시키는 것에 의한 시스템 조절(system conditioning)을 유지하기 위해 현장 세정 방법들을 개발하고 구현할 가능성을 열어놓는다.
특정 조건에서 시스템을 유지하기 위해서는, 이러한 세정 및 조절 단계들을 가능한 최단 시간간격으로 실행하는 것이 바람직하다. 이것은 과잉 수동 개입들(excessive manual interventions)로 이어질 수 있는 한편, 클러스터린 소프트웨어는 AMS(=자동화된 유지보수 서비스) 특성을 제공한다. 이 특성을 가지고, 현장 세정, 조절 및 준비 단계들이 장비 히스토리 또는 계속중인 작업에 기초하여 실행되도록 프로그램될 수 있다.
반응 생산물을 검출하는 프로세스 모니터가 세정 시퀀스가 완료되었음을 보장하기 위해 사용될 수 있다. 이러한 모니터를 가지고, 상기 세정 프로세스의 길이는 상기 프로세스 챔버의 실제 오염 상태에 따라 달라지므로, 재생산가능 상태가 각 세정 후 달성된다. 도 13은 말단 검출을 가지는 정량적 세정 주기를 도시하고 있다.
현장 세정은 산소 플라즈마가 시스템에 손상을 주지 않고 플라즈마를 유지할 수 있는 능력을 가진 어떠한 챔버 안에도 배치될 수 있다. 이러한 조건들은 ICP 식각기 안에 주어지는데 척에 RF 생성기를 설치함으로써 가스제거기 안에서 달성될 수 있다.
적절한 현장 세정을 달성하기 위해서는, 증착물이 플라즈마로 세정될 수 있는 영역들 및/또는 주기적 유지보수 동안 용이하게 세정될 수 있는 영역들에 포함되는 것이 중요하다. 이것은 추가적인 쉴딩(shielding)이 필요할 수 있다.
대략적인 고려사항들이 전반적인 장비 개념으로 번역될 수 있다. 먼저, 한정들 및 현재 상태가 필요한 변형들이 정의된 후 설명된다. 마지막으로, 새로운 툴 구성 및 정량적 성능이 정의된다.
표준 패키징 UBM 장비로부터 eWLB 장비로의 전이를 최소한의 위험가능성을 가지고 가능하게 만들기 위해서는, 현재 역량들이 가능한 한 많이 eWLB 구성에 사용될 수 있다. 또한 이러한 기판들을 핸들링하기 위해 필드에 배치되는 장비를 새로 장착하는 것이 유리할 수 있다.
테스트들은 표준 욀링턴 패키징 장비가 eWLB 기판들을 가지고 수용가능한 프로세스 결과들을 달성하기 위해 사용될 수 있음을 보여준다. 이러한 테스트들은 200mm 기판들을 가지고 도 14에 대략적으로 도시된 바와 같은 장비에서 수행되었다. 웨이퍼 핸들링은 200mm에 있어서 문제가 되는 것이 증명되지 않았다.
이 장비는 기판 상의 온도 제어 없이, 가열된 척 및 ICP 챔버를 포함하는 모듈 가스제거기를 사용한다. 모든 금속 막들이 "클램프 없이" 증착되는데, 이것은 또한 온도 제어가 존재하지 않는다는 것을 의미한다.
이 장비에서의 프로세스 시퀀스는 패키징 응용을 위해 다년간 사용되는 표준 가스제거 - 식각 - 금속화 - 냉각이다.
초기에, 기판들은 (범프 하 금속화에서) 표준 UBM 프로세스 흐름들 및 제조법들로 프로세싱되었다. 이것은 만족할 만한 결과로 이어지지 않았다. 기판들의 가스-방출은 이송 챔버 안에 매우 높은 압력 버스트들로 귀결되었고, 식각 프로세스는 불안정하였거나 플라즈마 동안 과잉 압력 증가로 인해 소멸된다. 막 품질도 허용가능하지 않았다. 이 프로세스 흐름의 정성적 온도 및 압력 곡선은 도 15에 주어져 있다.
비교 UBM 프로세스의 가스제거 및 식각 프로세스 모두는 합성 웨이퍼들에 대한 적합한 결과를 제공하기 위해 변형된다. 가스제거 프로세스들은 시간 연장되었고, 식각 프로세스는 후속 식각 단계들 사이에서 기판을 냉각하는 것을 허용하기 위해 여러 번 중단되었다. 이 프로세스 흐름의 정성적(qualtitative) 온도 및 압력 곡선은 도 16에 주어져 있다.
이 프로세스는 원하는 접촉 및 막 특성들을 내지는 않지만 상기 시간 연장(time extension)은 표준 프로세스의 생산량의 대략 30%으로 귀결된다.
이 느린 프로세스를 가지는 생산 경험들은 오염의 축적이 폴리이미드 코팅을 가지는 웨이퍼들의 표준 UBM 프로세싱과 유사하거나 더 나쁨을 보여준다. 유지보수 사이의 시간은 이미 이러한 프로세스들에 대해서는 짧기 때문에, 이것은 eWLB 기판들에 대해서는 유사하거나 더 나쁘다. 이러한 항목들이 300mm 기판 이용시 더 악화될 것으로 예상될 수 있다.
결론적으로, 원래 장비에서의 프로세스 결과들이 허용가능할지라도, 생산량 및 유지보수는 경제적으로 실행가능한 생산 해법을 위해 개선되어야 한다.
도 17은 SEMI E1.9-0611로부터 가져온 카세트 평면 대략도이다. 박막 웨이퍼 방법론에 기초하여, 주석들이 도면에 넣어져 있다.
이 도면 안의 주석들은 변형된 기판들의 핸들링을 위한 주요한 항목들을 묘사하고 있다. 카세트 안의 지지점은 별론으로 하고, 웨이퍼가 위치될 곳이 정확히 알려지지 않아 문제가 발생한다. 시스템의 핸들링 허용범위 안에 머물게 하기 위해 어떠한 웨이퍼 핸들링도 지지 특성들에 충분히 가까운 이러한 웨이퍼 영역들로 한정지어진다.
기판의 변형에 의존하여, 6 개의 검은 점들이 도면에 지시되어 있는데, 상기 기판은 이 중 3 개의 점들에 의해 지지될 것이다. 이 점들의 높이는 정확히 정의되고 기판 변형은 소정의 한계 안에 있기 때문에, 상기 기판의 위치는 기판의 완성 영역들(hatched areas) 안에서 정확히 알려진다. 이것은 모든 기판 조작이 발생해야 하는 곳이다.
표준 FOUP 카세트 안의 후면 지지 특성들은 명확하게 완성 영역들의 외부이다. 이것은 상기 기판의 실제 위치는 이러한 특성들에 의해 지지되는 딱 그 수준에 있는 것으로 추정할 수 없다는 것을 의미한다. 기판이 원통형 하측 굽음을 보여주는 경우에 있어서, 상기 기판의 배치는 이러한 특성과의 충돌로 이어질 것이다. 이것들은 카세트로부터 제거되어야 한다.
기판의 형태에 상관없이 안전한 기판 조작을 보장하기 위해 장비 안의 모든 나머지 핸들링 특성들은 완성 영역들 안에 위치하여야 한다. 이것은 말단 이펙터들은 2개의 다리들만 가질 수 있고 프로세스 모듈들은 4 개의 수신 핀들을 가져야 한다는 것을 의미한다.
오염 제어는 표면 및 벌크 오염을 다루어야 한다. 2 가지 타입의 오염 모두 시스템의 온도, 압력 및 시간 조건(constraints) 안에서 허용가능한 수준들로 제공되어야 한다.
표면 오염은 저압으로 펌핑하면서 온도를 증가시키는 것과 같은 전통적인 방법들로 제거될 것이다. 이것은 도 18a에 대략적으로 도시되어 있다. 가스 드래그 어시스티드 방법들이 이에 더하여 프로세스를 가속시키고 펌핑 속도에 상대적으로 독립적으로 만들기 위해 사용될 수 있다. 욀리컨 CLN300 안의 에어락 가스제거기 또는 CLN200 안의 층류 흐름 가스제거기가 중간 정도의 온도에서 높은 제거 속도를 보장하기 위해 이 방법에 사용될 수 있다.
도 18b에 도시되어 있는 벌크 오염은 그 제거 속도가 휘발성 구성요소들의 고체 막들을 통과해 그 표면까지의 확산 속도에 의해 제한되기 때문에 다루기가 더 어려울 수 있다. 고체 상태 확산은 매우 느린 프로세스이기 때문에, 이러한 종류를 고체막들로부터 제거하는 것은 상당한 정도의 시간이 들 수 있다. 생산 툴 안에 존재하는 조건들 안에서, 벌크 오염을 완전히 제거하는 것은 가능하지 않을 수 있다.
eWLB의 경우 오염을 다루기 위해 여기서 사용되는 접근법은 2 가지이다:
표면 오염은 세정하고 진공을 펌핑하면서 기판의 온도를 증가시키는 것에 의해 거의 완전히 제거된다. 이 방법은 벌크 오염의 확산에 의해 결정되는 오염 배경의 안정 상태를 설립할 수 있다.
다음으로 기판의 온도는 확산 속도 및 이에 따른 오염 배경을 낮추기 위해 재빨리 낮춰지고 이 낮은 오염 수준은 기판이 제1금속 막에 의해 덮일 때까지 계속된다.
증발의 안정 상태를 결정하기 위해, 진공 부분 압력 모니터들의 사용은 매우 유용할 수 있고 기판 품질에의 의존성을 제거할 수 있다. 도 19는 이러한 프로세스 모니터의 샘플 구현을 도시하고 있다.
오염 방지 및 회복(contamination containment and recovery)을 허용하기 위해, 장비는 자동화된 유지관리 서비스를 가능하게 하는 적절한 소프트웨어 및 가능한 위치에 산소 가스를 가지도록 구성된다.
상기에서 대략적으로 설명한 고려사항들을 배치하거나 상기에서 대략적으로 설명한 개념들을 구현하면, 프로세스 툴은 허용가능한 프로세스 성능, 생산량 및 유지보수 간격을 가지고 eWLB 또는 그렇지 않다면 오염되었을 기판들의 프로세싱을 허용하도록 구성될 수 있다. 이 부분은 장비 스테이션의 개념적 상세사항들을 설명한다.
전체 장비 구성에 있어서, 요구되는 변경은 광범위하지 않다. eWLB 기판들을 프로세스하는 역량은 개별 프로세스 스테이션들 안의 매우 상세한 수준에의 변형들 및 구성들의 조합에 의해 생성된다.
완성을 위해, 상기 툴의 전체 레이아웃이 도 20에 나타나 있다.
전체 프로세스 흐름은 프로세스 제어를 위해 요구되는 업그레이드들 및 온도 관리에 집중하는 변경들을 가지고 원래 UBM 프로세스 흐름과 유사하다.
정성적 목표 온도 곡선은 도 21에 나타나 있다. 주요 목적은 모든 후속 단계들에서 가능한 한 낮게 온도를 유지하고 높은 오염 수준을 다루도록 구체적으로 구성되어 있는 가스제거 스테이션들 안에서 온도를 가능한 한 높게 구동하는 것이다. 또는, 제1금속이 상기 기판을 덮도록 증착될 때까지 온도는 가능한 한 낮게 유지된다.
상기의 도면은, 대략적으로, 도 22에 도시된 프로세스 흐름으로 이어진다. 먼저, FOUP에는 본 실시예에 있어서 합성 웨이퍼인 기판들이 적재된다. 상기 기판들은 인바운드 에어락 안에서 미리-가스-방출되고, 가스-방출의 안정 상태가 달성되는 온도보다 낮은 적어도 100K의 온도에서 진공 가스-방출되고 냉각된다. 다음으로 상기 기판들은 적어도 금속 막이 상기 기판 상에 증착될 때까지 낮은 온도를 유지하는 것에 의해 후속 처리된다. 상기 프로세싱이 완료된 후, 상기 기판들은 데워지고 장치로부터 제거된다.
이 방법에 따르면, 가스-방출 속도를 최소로 낮출 필요는 없지만, 가스-방출 속도가 확산 속도에 의해서만 결정되는 온도 T1에서 예를 들어 안정 상태, 밸런스를 설립할 필요는 있다. 상기 기판의 벌크는 계속적으로 가스를 생산하고 계속적으로 펌핑된다. 하지만, 기판 표면 오염 및 챔버 오염은 가스 방출에 크게 기여하지 않는다. 대기 온도를 T2까지 나중에 낮추는 것에 의해, 상기 확산 속도는 낮아진다. 이것은 추가적인 작업 가스들을 가지는 금속 증착, 식각이 일어나더라도, 펌프 전력이 낮은 수준의 전체 오염을 보장하는 데 충분하다는 결과를 가져온다. 그러므로, 상기 기판은 가스-방출 속도를 다시 증가시키는 온도 상승을 방지하기 위해 표면이 금속 막에 의해 덮일 때까지 T2에서 후속 처리된다.
이후의 부분들은 상기 장치의 각 스테이션을 위한 적절한 구성들을 설명한다.
상기 FOUP 스테이션 자체는 실리콘 웨이퍼들에 사용되는 것을 변형할 필요가 없다. 하지만 FOUP 카세트는 변형된 기판들에 호환가능하지 않을 수 있다. 2개의 후단 지지 특성들을 제거하는 것이 바람직하지 않을 수 있다.
도 23에 도시된 바와 같이, 적절한 FOUP 카세트들이 상업적으로 이용가능하다. 적절히 선택되어야 한다.
도 24는 변형된 기판들의 핸들링을 허용하도록 변형된 전단 로봇이 도시되어 있다. 이러한 변화들 모두는 이미 다년간 생산에서 있어 왔다. 필요한 변화들은 다음과 같다:
말단 이펙터: TWP 말단 이펙터가 사용되어 웨이퍼 조작이 도 17에 지시된 영역들로 제한되어야 한다.
웨이퍼 존재 센싱(Wafer Present sensing): 표준 진공 웨이퍼 존재 센싱은 선택적인 광학적 웨이퍼 검출기로 교체되어야 한다.
웨이퍼 매퍼: 웨이퍼 매핑은 이러한 웨이퍼들에 있어서 필요한 매핑 각이 생략될 수 있다는 점을 제외하면 박막 웨이퍼 매핑과 유사하다. 상기 매핑은 웨이퍼들을 상기 카세트의 측면에 가능한 한 가깝게 매핑하도록 조정되어야 한다.
로봇 타입: 상기 광폭 박막 웨이퍼 말단 이펙터는 상기 FOUP 및 다른 스테이션의 전면에 수직한 로봇의 이동 궤적을 필요로 한다. 이것은 4 개의 축 로봇에 변화를 필요로 한다.
도 23에는 대면적 척(large area chuck)을 가지는 정렬기가 도시되어 있다. 상기 정렬기는 도 17에 지시된 영역들의 외부에서 웨이퍼들이 조작되는 유일한 시스템이다. 상기 정렬기는 대면적 박막 웨이퍼 척이 구비되어야 한다.
목표 선-스퍼터링(target pre-sputtering) 또는 접착 절차들(pasting procedures)과 같이, 어떤 유지보수 주기들은 유지보수 물질들의 사용을 필요로 한다. 이러한 물질은 AMS 시스템에만 사용되고 연장된 시간간격들을 위해 툴 안에 잔존할 수 있다. 도 26에는 6 개의 유지보수 기판들을 위한 버퍼가 구현된 전단이 도시되어 있다.
도 27은 브룩스 GX8000 이송 에어락을 위한 가스제거기 삽입 유닛을 보여준다. 이 유닛은 300℃까지의 온도를 허용한다. 에어락 가스제거를 가능하게 하기 위해, 이 유닛이 구성되어야 한다.
상기 히터에 추가적으로, 상기 펌핑 시스템에 새로운 변형이 프로세스 모니터를 구현하기 위해 필요하다. 상기 프로세스 모니터는 상기 장치의 간헐적인 배출을 방지하기 위해 상기 시스템 안의 상기 높은 진공(터보-절연) 밸브의 하류 측에 장착되어야 한다.
상기 프로세스 모니터는 상기 툴의 진공 후단 안에 허용되는 기판들이 모두 적절히 가스-방출됨을 보장하기 위해 구현된다. 이것이 할당된 시간 안에 달성될 수 없는 경우에 있어서, 상기 기판들은 오류 분석을 위한 프로세싱 없이 다시 카세트 뒤로 이동될 수 있다.
웨이퍼 핸들링을 위해, 상기 에어락 안의 수신 핀들은 이러한 웨이퍼 핸들링을 위해 구성될 필요가 있다.
이 에어락은 박막 웨이퍼 핸들링을 가능하도록 변형될 필요가 있다.
도 28은 박막 웨이퍼 진공 말단 이펙터를 보여준다. 이 이송 로봇은 이러한 유닛들이 구성될 필요가 있다.
가스제거 모듈은 본 출원서 안의 하나 또는 그 이상의 주요한 모듈들이다. 상기 모듈이 요구되는 향상된 역량을 가지도록 하기 위해, 표준 가스제거 모듈에 더하여 이하가 구현될 필요가 있다:
상기 기판들은 가스-방출을 위한 후 측 가스(backside gas)를 가진 뜨거운(150℃) 척에 기계적으로 클램핑된다.
프로세스 모니터가 최상의 신호를 획득하기 위해 기판의 송수신선이 직결된 곳(line-of-sight)에 직접 장착될 수 있다. 상기 프로세스 모니터는 들어오는 기판들의 적절한 가스-방출 상태를 증명하고, 잔류 가스 분석에 기초하여 가스제거 프로세스를 끝내기 위해 사용된다. 이것은 다음 스테이션으로 가기 전에 기판들이 모두 적절하고 재생산가능하게 세정되었음을 보장한다.
다른 프로세스 모듈들에 사용되는 냉각기의 타입에 의존하여, 상기 물 펌핑 속도를 강화하고 더 빠른 가스제거 프로세스를 허용하기 위해 상기 가스제거기에는 냉각 트랩이 구비될 수 있다.
현장 세정이 필요할 수 있다. 이를 위해, 상기 척에 RF 전력 공급 트레인 뿐만 아니라 산소 라인이 가스 박스에 추가되어야 한다. 상기 프로세스 모니터는 상기 세정 프로세스를 모니터하기 위해 사용될 수 있다. 이것은 상기 세정 플라즈마를 강타하기 위해 점화 소스를 구현하는 데 필요할 수 있다.
상기 기판 수신 핀들은 TWP 타입(4-면 배치)일 수 있다.
eWLB 역량의 일 측면은 상기 식각 스테이션 안의 기판 온도를 제어하고 낮추는 것이다. 이것은 도 29에 도시된 바와 같이 상기 기판을 극저온 척에 기계적으로 클램핑하는 것에 의해 수행된다. 상기 기판은 후측이 허용가능한 시간 안에 온도를 낮추고 상기 식각 프로세스 동안 낮은 온도를 유지할 필요가 있을 때 클램핑될 필요가 있다. 상기 웨이퍼는 상기 제1금속 증착이 완료될 때까지 이 온도가 유지되어야 한다.
도 30에는 척의 온도가 가열 및/또는 냉각을 사용하는 것에 의해 제어될 수 있는 범위의 온도가 도시되어 있다.
이에 더하여, 상기 식각 모듈은 통상적인 프로세스 스테이션인데, 여기서 대부분의 유기 축적이 발생한다. 반응 가스 합성물에 기초한 상기 모듈의 주기적 자가 세정이 상기 모듈 안에서 적절한 조건을 유지하기 위해 필요하다.
이러한 기능들을 가능하게 하기 위해, 이하의 측면들이 이와 같이 구성될 수 있다.
석영 클램핑 구성요소들 가지는 도 29에 도시된 바와 같은 극저온 척.
현장 세정을 위한 가스 박스 안의 산소 라인.
프로세스 모니터.
유기 증착물들을 적절히 세정될 수 있는 영역들로 국소화시키는 향상된 플라즈마 방지 쉴드(plasma containment shield).
프로세싱 동안 반응기 펌프의 변형이 개방을 허용하도록 하는 적절한 소프트웨어 및 하드웨어.
상기 기판 수신 핀들은 TWP 타입(4-면 배치)이어야 한다.
모듈 점화(module priming), 후 프로세스 세정(post process cleanup), 모듈 상태 기준들(module state criteria)에 기초한 목표 세정 및 휴지 기간(idle times) 동안의 주기적 점화/세정을 허용하는 상기 소프트웨어 안의 전체 AMS 역량들.
능동적 냉각의 종료와 증착 시작 사이의 재생산가능한 최소의 시간을 보장하기 위해 상기 식각 챔버에서의 냉각 주기의 종료와 상기 금속1 PVD 프로세스 모듈에서의 증착의 종료 사이의 시간 결합.
상기 제1금속 PVD 모듈은 이하의 변형들을 가지는 표준 패키징 툴 안의 표준 제1금속 모듈로서 구비될 수 있다.
극저온 척은, 상기 후속 프로세싱의 조건들에 따라서, 후 측 가스에 클램프되거나 또는 클램프되지 않을 수 있다. 상기 후 측 가스 변형은 식각기와 금속 1 사이의 시간 결합에 대한 보다 느슨한 조건을 허용하지만, 기계식 클램프로 인해 전면(full face) 증착이 가능하지 않다는 단점을 가진다.
클램프 없는 (홈이 있는) 척들에 있어서, 상기 웨이퍼의 후 측 가스-방출은 문제를 제기할 수 있다. 가스 방출이 증착 막 상에 악영향을 보여주는 경우에는, 상기 웨이퍼로부터 상기 펌프로의 전도가 척 상단의 특수한 형성에 의해 향상될 수 있다.
낮은 증착 온도는 상기 증착된 금속 막에의 변형된 스트레스로 이어진다. 이것은 펄스 DC 스퍼터링 또는, 좀 더 압축된 막들을 만들어야 할 경우에는 척 상에 RF 바이어스를 이용해 저지될 수 있다.
상기 기판 수신 핀들은 TWP 타입(4-면 배치)일 수 있다.
오염원이 상기 금속1 층에 의해 덮이기 때문에, 상기 오염을 다루기 위한 후속 조치들이 생략될 수 있다. 후 측 가스 방출이 금속 막 품질에 영향을 주는 경우에 있어서만, 상기 금속1 클램프 없는 배치에서와 유사한 방법들이 구현될 수 있다.
보통 CLN300II를 동반하는 지지 유닛들에, 요구되는 낮은 온도들에 도달할 수 있도록 냉각기 유닛이 부가되어야 한다. 이 유닛의 폐수는 분배 시스템을 통해 클라이언트 척에 분배되어야 한다.
요약하면, 이하의 소프트웨어 역량들이 구현될 수 있다; 완전 자동화된 유지보수 서비스 및 다른 모듈들에 있는 웨이퍼 시퀀스들의 결합.
오염 제어 및 회복에 대해 설명한 조치들은 일반적으로 과잉 가스-방출을 보이는 모든 기판들에 적용가능하다. 표준 폴리이미드 코팅된 실리콘 웨이퍼들조차도 표준 장비에서의 경우보다는 훨씬 좋은 품질과 더 낮은 유지보수 노력들을 가지고 프로세싱될 수 있다. 이러한 조치들을 현재의 장비에 구현하기 위해, AMS의 배치 및 현장 세정이 사용될 수 있다. 상기 극저온 프로세스들의 eWLB 기판들에 대한 결과들에 따라, 상기 방법은 또한 현재의 장비에 구현될 수 있다.
도 31은 주 면(33) 상에 폴리이미드 층(32)을 가지는 반도체 웨이퍼(31)의 형태인 기판(30) 및 합성 웨이퍼(13)의 후 면(42) 상에 금속 봉합 층(41)을 더 포함하는 상기 합성 웨이퍼(13) 형태인 기판(40)을 도시하고 있다.

Claims (23)

  1. 기판(1)을 프로세싱하는 방법에 있어서,
    진공에 놓여 있을 때 가스-방출을 보여주는 기판(1)을 마련하는 단계;
    상기 기판(1)을 진공에 배치하는 단계;
    가스-방출 속도가 상기 기판의 오염의 확산에 의해 결정되어 본질적으로 안정 상태가 설립될 때까지 상기 기판(1)을 온도 T1까지 가열하고 상기 기판(1)으로부터 방출되는 기체 오염물을 제거하는 것에 의해 가스-방출 처리를 수행하는 단계; 및 그 후에
    상기 기판의 오염의 확산 속도가 T1에서보다 낮은 온도 T2까지 낮추는 단계;
    상기 기판(1)이 금속으로 구성된 막(16)으로 덮힐 때까지 상기 온도 T2에서 상기 기판(1)을 후속 처리하는 단계를 더 포함하는 기판을 프로세싱하는 방법.
  2. 제 1 항에 있어서, 상기 T1과 T2의 차이는 적어도 100K인 기판을 프로세싱하는 방법.
  3. 제 1 항 또는 제 2 항에 있어서, 상기 기판(1)은 상기 기판(1)의 후속 처리 동안 T2 또는 그 이하의 온도에서 유지되는 기판을 프로세싱하는 방법.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서, 상기 기판(1)의 후속 처리는 상기 기판(1)의 하나 또는 그 이상의 식각하는 단계 및 상기 기판(1) 상에 하나 또는 그 이상의 금속 층들(16)을 증착하는 단계를 포함하는 기판을 프로세싱하는 방법.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서, 상기 기판(30)은 유기 물질층(32)을 포함하는 반도체 웨이퍼(31)인 기판을 프로세싱하는 방법.
  6. 제 5 항에 있어서, 상기 유기 물질(32)은 상기 반도체 웨이퍼(31)의 앞면 상에 정렬된 폴리이미드 층을 포함하는 기판을 프로세싱하는 방법.
  7. 제 5 항 또는 제 6 항에 있어서, 상기 반도체 웨이퍼(31)는 실리콘 웨이퍼인 기판을 프로세싱하는 방법.
  8. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서, 상기 기판(1)의 앞 측 및 후 측 중 하나 또는 그 이상의 적어도 일부는 유기 물질(3)을 포함하는 기판을 프로세싱하는 방법.
  9. 제 1 항 내지 제 8 항 중 어느 한 항에 있어서, 상기 기판(1)으로부터 방출되는 기체 물질을 펌핑 라인에 위치하는 냉각 트랩에 트래핑하는 단계를 더 포함하는 기판을 프로세싱하는 방법.
  10. 제 1 항 내지 제 9 항 중 어느 한 항에 있어서, 상기 기판(1)으로부터 방출되는 상기 기체 물질을 모니터링하고, CO2, H2O, CxHy 중 하나 또는 그 이상의 화합물의 존재를 확인하는 단계를 더 포함하는 기판을 프로세싱하는 방법.
  11. 제 1 항 내지 제 10 항 중 어느 한 항에 있어서, 상기 제1 금속 층(16)을 증착하기 전에, 온도 T2에서 세정 처리를 수행하는 단계를 더 포함하는 기판을 프로세싱하는 방법.
  12. 제 11 항에 있어서, 상기 세정 처리는 식각 처리인 기판을 프로세싱하는 방법.
  13. 제 11 항 또는 제 12 항에 있어서, 상기 세정 처리 동안 상기 기판(1)을 능동적으로 냉각시키는 단계를 더 포함하는 기판을 프로세싱하는 방법.
  14. 제 1 항 내지 제 13 항 중 어느 한 항에 있어서, 상기 제1 금속 층(16)의 증착 동안 상기 기판(1)을 능동적으로 냉각시키는 단계를 더 포함하는 기판을 프로세싱하는 방법.
  15. 제 1 항 내지 제 14 항 중 어느 한 항에 있어서, 상기 제1 금속 층(16) 상에 제2 금속 층(17)을 증착하고, 선택적으로 상기 제2 금속 층(17) 상에 제3 금속 층을 증착하는 단계를 더 포함하는 기판을 프로세싱하는 방법.
  16. 제 1 항 내지 제 15 항 중 어느 한 항에 있어서, 상기 기판(1)의 상기 앞 측 상에 상기 제1 금속 층(16)을 증착하기 전에 상기 기판(1)의 후 측 상에 봉합 금속 층(43)을 증착하는 단계를 더 포함하는 기판을 프로세싱하는 방법.
  17. 전자 부품을 제조하는 방법에 있어서,
    제 1 항 내지 제 16 항 중 어느 한 항의 방법을 수행하는 단계; 및
    하나 또는 그 이상의 전자 부품들을 제조하기 위해 상기 기판(1)을 싱귤레이팅하는 단계를 포함하고,
    상기 전자 부품은 플라스틱 구성요소(3)에 내재된 반도체 칩(2) 및 상기 반도체 칩(2)과 상기 플라스틱 구성요소(3) 중 적어도 하나에 위치하는 적어도 하나의 금속 층(7)을 포함하는 전자 부품을 제조하는 방법.
  18. 기판(1)을 프로세싱하는 장치에 있어서,
    2 개의 가스-방출 스테이션들; 및
    적어도 하나의 프로세싱 스테이션을 포함하고,
    제1 가스-방출 스테이션은 상기 기판(1)을 가열하기 위한 수단을 포함하는 에어락, 프로세스 모니터링 센서를 포함하고, 상기 에어락은 배출 시스템에 결합되어 있고,
    제2 가스-방출 스테이션은 상기 기판을 가열하기 위한 수단, 상기 기판의 후 측을 정화하기 위해 위치하는 가스 공급부, 프로세스 모니터 센서를 포함하고, 상기 제2 가스-방출 스테이션은 배출 시스템에 결합되어 있고,
    적어도 하나의 후속 프로세싱 스테이션은 상기 기판(1)을 능동적으로 냉각시키는 수단을 포함하는 기판을 프로세싱하는 장치.
  19. 제 18 항에 있어서, 상기 기판(1)을 냉각시키는 수단은 히터 요소를 포함하는 극저온 척인 기판을 프로세싱하는 장치.
  20. 제 18 항 또는 제 19 항에 있어서, 상기 가스-방출 스테이션들 및 상기 프로세싱 스테이션들은 원형으로 굽은 기판(1)을 수신하도록 배치된 수신 핀들을 포함하는 기판을 프로세싱하는 장치.
  21. 제 18 항 내지 제 20 항 중 어느 한 항에 있어서, 상기 가스-방출 스테이션들 및 상기 프로세싱 스테이션들 중 하나 또는 그 이상은 상기 기판(1)으로부터 배출되는 기체 물질을 제거하기 위한 냉각 트랩을 포함하는 기판을 프로세싱하는 장치.
  22. 제 18 항 내지 제 21 항 중 어느 한 항에 있어서, 상기 제2 가스-방출 스테이션 및/또는 상기 후속 프로세싱 스테이션은 해당 스테이션에 산소 공급을 위한 가스 라인 및 현장 세정을 위해 상기 제2 가스-방출 스테이션의 척에 전원 공급하는 RF 전원 공급부를 더 포함하는 기판을 프로세싱하는 장치.
  23. 제 18 항 내지 제 22 항 중 어느 한 항에 있어서, 상기 제1 가스-방출 스테이션은 클러스터-타입 멀티-스테이션 프로세싱 장치의 인-바운드 에어락인 기판을 프로세싱하는 장치.
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2486941C (en) 2010-12-08 2014-07-30 Oc Oerlikon Balters Ag Apparatus and method for depositing a layer onto asubstrate
JP6188051B2 (ja) * 2012-12-25 2017-08-30 国立研究開発法人産業技術総合研究所 部品製造方法、接合剥離装置、および複合キャリア
JP6125317B2 (ja) 2013-05-09 2017-05-10 東京応化工業株式会社 モールド材の処理方法及び構造体の製造方法
TWI612300B (zh) * 2016-02-25 2018-01-21 國立清華大學 感測器及其製造方法
TWI644383B (zh) * 2016-08-29 2018-12-11 因特瓦克公司 線內扇出系統
CN106505017B (zh) * 2016-10-25 2019-06-25 通富微电子股份有限公司 用于面板级扇出表面处理的工艺系统及方法
TWI772459B (zh) * 2017-07-14 2022-08-01 荷蘭商Ａｓｍ Ｉｐ控股公司 用於製備自組裝單層的方法
US11348816B2 (en) * 2018-07-31 2022-05-31 Taiwan Semiconductor Manufacturing Co., Ltd. Systems and methods for die container warehousing
JP7058239B2 (ja) * 2019-03-14 2022-04-21 株式会社Kokusai Electric 半導体装置の製造方法、基板処理装置およびプログラム
CN111564414B (zh) 2019-12-12 2021-09-24 奥特斯(中国)有限公司 部件承载件及制造部件承载件的方法
JP2021118323A (ja) * 2020-01-29 2021-08-10 Hoya株式会社 静電チャッククリーナー及び静電チャックのクリーニング方法
CN113707786B (zh) * 2020-05-20 2022-09-27 重庆康佳光电技术研究院有限公司 一种转移方法及显示装置
JP2022178406A (ja) * 2021-05-20 2022-12-02 東京エレクトロン株式会社 温度制御方法及び温度制御装置
TW202326907A (zh) * 2021-11-03 2023-07-01 美商蘭姆研究公司 具有水蒸氣及氧分壓之快速與選擇性控制的基板處理工具

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01258444A (ja) * 1988-04-08 1989-10-16 Fujitsu Ltd ドライ前処理装置
JPH04324634A (ja) * 1991-04-24 1992-11-13 Kawasaki Steel Corp アルミニウムのスパッタリング方法
US5318752A (en) * 1993-01-22 1994-06-07 Jan Visser Method and apparatus for sampling a reactive atmosphere into a vacuum chamber of an analyzer
US5413940A (en) * 1994-10-11 1995-05-09 Taiwan Semiconductor Manufacturing Company Process of treating SOG layer using end-point detector for outgassing
US6063710A (en) * 1996-02-26 2000-05-16 Sony Corporation Method and apparatus for dry etching with temperature control
JPH09275139A (ja) * 1996-04-04 1997-10-21 Sony Corp 半導体装置の配線形成方法及びスパッタ装置
US6113698A (en) * 1997-07-10 2000-09-05 Applied Materials, Inc. Degassing method and apparatus
US6177350B1 (en) * 1998-04-14 2001-01-23 Applied Materials, Inc. Method for forming a multilayered aluminum-comprising structure on a substrate
US6113198A (en) * 1998-09-16 2000-09-05 Howard Miller Clock Company Collectibles display cabinet with interior electrical outlets
US6630995B1 (en) * 1999-09-07 2003-10-07 Applied Materials, Inc. Method and apparatus for embedded substrate and system status monitoring
US6562141B2 (en) * 2000-07-03 2003-05-13 Andrew Peter Clarke Dual degas/cool loadlock cluster tool
JP2002324829A (ja) 2001-07-13 2002-11-08 Tokyo Electron Ltd 処理システム
US6908561B1 (en) * 2001-11-06 2005-06-21 Lockhead Martin Corporation Polymide-to-substrate adhesion promotion in HDI
US6897089B1 (en) * 2002-05-17 2005-05-24 Micron Technology, Inc. Method and system for fabricating semiconductor components using wafer level contact printing
JP2004311788A (ja) * 2003-04-08 2004-11-04 Matsushita Electric Ind Co Ltd シート状モジュールとその製造方法
DE10332009B4 (de) 2003-07-14 2008-01-31 Infineon Technologies Ag Halbleiterbauelement mit elektromagnetischer Abschirmvorrichtung
DE10334576B4 (de) * 2003-07-28 2007-04-05 Infineon Technologies Ag Verfahren zum Herstellen eines Halbleiterbauelements mit einem Kunststoffgehäuse
US20060042755A1 (en) * 2004-08-30 2006-03-02 Plasmamed, Llc Large surface area dry etcher
US8951351B2 (en) * 2006-09-15 2015-02-10 Applied Materials, Inc. Wafer processing hardware for epitaxial deposition with reduced backside deposition and defects
US7713786B2 (en) * 2007-07-19 2010-05-11 Innovative Micro Technology Etching/bonding chamber for encapsulated devices and method of use
JP2009016882A (ja) * 2008-10-20 2009-01-22 Panasonic Corp 半導体装置およびその製造方法

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Publication number Publication date
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EP2502268B1 (en) 2018-10-24
US20170200695A1 (en) 2017-07-13
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