CN102667826A - 面积有效仿神经电路 - Google Patents

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Abstract

一种仿神经电路包括：第一场效应晶体管，处于在所述第一场效应晶体管的第一栅极和第一漏极之间建立电连接的第一二极管配置。所述仿神经电路还包括：第二场效应晶体管，处于在所述第二场效应晶体管的第二栅极和第二漏极之间建立电连接的第二二极管配置。所述仿神经电路还包括：可变电阻材料，电连接到所述第一漏极和所述第二漏极二者，其中所述可变电阻材料提供可编程电阻值。所述仿神经电路附加地包括：第一结，电连接到所述可变电阻材料并提供到神经元电路的输出的第一连接点；以及第二结，电连接到所述可变电阻材料并提供到所述神经元电路的所述输出的第二连接点。

Description

面积有效仿神经电路
本申请基于在DARPA授予的08-28-SyNAPSE-FP-010下的美国政府资助而完成。美国政府具有在发明中的特定权利。
技术领域
本发明一般地涉及仿神经电路，更具体地说，涉及使用可变电阻器的仿神经电路的面积有效（area efficient）实现。
背景技术
仿神经系统又称为人工神经网络，是允许电子系统基本上以与生物脑相似的方式运作的计算系统。一般地，仿神经系统不利用操作0和1的传统数字模式。相反，仿神经系统在处理基元之间创建连接，处理基元的功能基本上等价于生物脑的神经元。仿神经系统可以包括建模生物神经元的各种电子电路。
在生物系统中，神经元的轴突和在另一个神经元上的树突之间的接触点称为突触，并且关于突触，两个神经元分别称为前突触和后突触。单独的人类经验的要素储存在突触的电导率中。突触电导率根据前突触和后突触神经元的相对尖峰时间，根据每个尖峰时间依赖可塑性（STDP），随时间变化。如果在突触的突触前神经元激发之后突触的突触后神经元激发，那么STDP增加突触的电导率，并且如果两个激发的次序反转则降低突触的电导率。另外，该变化依赖于两个事件之间的精确延迟，以便延迟越大，变化的幅度越小。
发明内容
因此，本发明在第一方面提供一种仿神经电路，该电路包括：第一场效应晶体管，处于在所述第一场效应晶体管的第一栅极和第一漏极之间建立电连接的第一二极管配置；
第二场效应晶体管，处于在所述第二场效应晶体管的第二栅极和第二漏极之间建立电连接的第二二极管配置；
可变电阻材料，电连接到所述第一漏极和所述第二漏极二者，所述可变电阻材料提供可编程电阻值；第一结，电连接到所述可变电阻材料并提供到神经元电路的输出的第一连接点；以及第二结，电连接到所述可变电阻材料并提供到所述神经元电路的所述输出的第二连接点。
仿神经电路还可以包括：第三结，电连接到所述第一场效应晶体管的第一源极，所述第三结提供到第二神经元电路的输入的连接点；以及第四结，电连接到所述第二场效应晶体管的第二源极，所述第四结提供到第三神经元电路的输入的连接点。优选地，制定所述第一场效应晶体管、所述第一结、所述第三结和所述可变电阻材料的一部分的尺寸以适合六个特征乘六个特征的第一区域；以及制定所述第二场效应晶体管、所述第二结、所述第四结和所述可变电阻材料的剩余部分的尺寸以适合六个特征乘六个特征的第二区域，所述第二区域邻近所述第一区域，以及其中根据用于实现所述仿神经电路的制造方法来制定所述特征的尺寸。优选地，所述第一栅极被电耦合到所述第一结，以提供旁路所述可变电阻材料的从所述第一结到所述第一栅极的电流路径。优选地，所述第一栅极被电耦合到所述可变电阻材料，以提供经过所述可变电阻材料的从所述第一结到所述第一栅极的电流路径。优选地，所述仿神经电路与附加的仿神经电路组合以形成具有外部界面的突触块，所述外部界面被配置为将到所述突触块的连接均匀分布。优选地，所述可变电阻材料是关于流经所述第一和第二场效应晶体管的电流具有单独的可编程电阻值的材料的岛，并且所述可变电阻材料选自下述材料中的一种：相变材料、金属氧化物、磁隧道结以及有机薄膜
从第二方面看，提供一种仿神经系统，所述系统包括：
多个突触块，电连接到多个神经元电路块，所述多个突触块包括以纵横配置设置的多个仿神经电路，每个仿神经电路包括：处于二极管配置的场效应晶体管，电连接到可变电阻材料，所述可变电阻材料提供可编程电阻值；第一结，电连接到所述可变电阻材料和一个或多个所述神经元电路块的输出；以及第二结，电连接到所述场效应晶体管和一个或多个所述神经元电路块的输入。优选地，所述多个神经元电路块还包括轴突以输出信号以及树突以接收信号，对于每个神经元电路块的在共同位置处放置轴突和树突。优选地，多个神经元电路模块相对于多个突触块以一定角度取向。优选地，至少一个突触块被嵌入至少一个神经元电路模中。优选地，四个或更多的突触块以平面拼贴（planar tile）配置邻近至少一个神经元电路块。优选地，突触块是交错的，以便在邻近的突触块之间出现至少一个水平或垂直连接点的位置移位。
在第三方面，提供了一种实现面积有效仿神经系统的方法，所述方法包括：以第一二极管配置连接第一场效应晶体管；以第二二极管配置连接第二场效应晶体管；
将所述第一场效应晶体管和所述第二场效应晶体管电连接到可变电阻材料，所述可变电阻材料提供可编程电阻值；
将第一结连接到所述可变电阻材料以提供到神经元电路的输出的第一连接点；以及将第二结连接到所述可变电阻材料连接以提供到所述神经元电路的所述输出的第二连接点。
所述方法还可包括：将第三结电连接到所述第一场效应晶体管，所述第三结提供到第二神经元电路的输入的连接点，其中制定所述第一场效应晶体管、所述第一结、所述第三结和所述可变电阻材料的一部分的尺寸以适合六个特征乘六个特征的第一区域；以及将第四结电连接到所述第二场效应晶体管，所述第四结提供到第三神经元电路的输入的连接点，其中制定所述第二场效应晶体管、所述第二结、所述第四结和所述可变电阻材料的剩余部分的尺寸以适合六个特征乘六个特征的第二区域，所述第二区域邻近所述第一区域，以及其中根据用于实现所述仿神经电路的制造方法来制定所述特征的尺寸。所述方法还可以包括：提供旁路所述可变电阻材料的从所述第一结到所述第一场效应晶体管的第一栅极的电流路径。所述方法还包括：提供经过所述可变电阻材料的从所述第一结到所述第一场效应晶体管的第一栅极的电流路径。所述方法还包括：组合所述仿神经电路与附加的仿神经电路以形成突触块；以及将到所述仿神经电路的一个或多个连接偏移以将到所述突触块的外部界面的所述一个或多个连接均匀分布。
在第四方面，提供了一种实现面积有效仿神经系统的方法，所述方法包括：将多个突触块电连接到多个神经元电路块，所述多个突触块包括多个仿神经电路，每个仿神经电路如下实现：将处于二极管配置的场效应晶体管电连接到可变电阻材料，所述可变电阻材料提供可编程电阻值；将第一结电连接到所述可变电阻材料和一个或多个所述神经元电路块的输出；以及将第二结连接到所述场效应晶体管和一个或多个所述神经元电路块的输入。优选地，所述多个神经元电路模块还包括轴突以输出信号以及树突以接收信号，并且所述方法还包括：对于每个神经元电路块，在共同的位置处放置轴突和树突。所述方法还可以包括：相对于多个突触块以一定角度定向多个神经元电路块。所述方法还可以包括：将至少一个突触块嵌入在至少一个神经元电路块中。
还提供了一种有形的包含在机器可读介质中的设计结构，用于设计、制造或检测集成电路，所述设计结构包括：多个突触块，电连接到多个神经元电路块，所述多个突触块包括多个仿神经电路，每个仿神经电路包括：处于二极管配置的场效应晶体管，电连接到可变电阻材料，所述可变电阻材料提供可编程电阻值；第一结，电连接到所述可变电阻材料和一个或多个所述神经元电路块的输出；以及第二结，电连接到所述场效应晶体管和一个或多个所述神经元电路块的输入。优选地，包括网表并且作为用于集成电路版图（layout）数据交换的数据格式储存在存储介质上。
一个示范性实施例是一种仿神经电路，所述电路包括：第一场效应晶体管，处于在所述第一场效应晶体管的第一栅极和第一漏极之间建立电连接的第一二极管配置。所述仿神经电路还包括：第二场效应晶体管，处于在所述第二场效应晶体管的第二栅极和第二漏极之间建立电连接的第二二极管配置。所述仿神经电路还包括：可变电阻材料，电连接到所述第一漏极和所述第二漏极二者，其中所述可变电阻材料提供可编程电阻值。所述仿神经电路附加地包括：第一结，电连接到所述可变电阻材料并提供到神经元电路的输出的第一连接点；以及第二结，电连接到所述可变电阻材料并提供到所述神经元电路的所述输出的第二连接点。
另一个示范性实施例为一种仿神经系统，所述系统包括：多个突触块，电连接到多个神经元电路块。所述多个突触块包括多个仿神经电路。每个仿神经电路包括处于二极管配置的场效应晶体管，电连接到可变电阻材料，其中所述可变电阻材料提供可编程电阻值。每个仿神经电路还包括：第一结，电连接到所述可变电阻材料和一个或多个所述神经元电路块的输出；以及第二结，电连接到所述场效应晶体管和一个或多个所述神经元电路块的输入。
另一个示范性实施例是一种用于实现面积有效仿神经电路的方法。所述方法包括：以第一二极管配置连接第一场效应晶体管；以及以第二二极管配置连接第二场效应晶体管。所述方法还包括：将所述第一场效应晶体管和所述第二场效应晶体管电连接到可变电阻材料，其中所述可变电阻材料提供可编程电阻值。所述方法还包括：将第一结连接到所述可变电阻材料以提供到神经元电路的输出的第一连接点；以及将第二结连接到所述可变电阻材料以提供到所述神经元电路的所述输出的第二连接点。
结合下述附图和详细描述，本领域的技术人员将明白根据实施例的其它系统、方法、装置和/或设计结构。旨在所有这样的附加的系统、方法、装置和/或设计结构包括在本说明书中，并在本发明的范围内，以及由所附权利要求保护。
附图说明
现在将参考附图仅作为实例来描述本发明的优选实施例，其中：
图1示出了可在示范性实施例中实现的纵横（crossbar）配置的仿神经电路的实例；
图2示出了可以在示范性实施例中实现的仿神经电路的实例；
图3示出了图2的仿神经电路的面积有效版图的实例；
图4示出了可以在示范性实施例中实现的仿神经电路的另一个实例；
图5示出了图4的仿神经电路的面积有效版图的实例；
图6示出了可以在示范性实施例中实现的仿神经电路的突触块的实例；
图7示出了可在示范性实施例中实现的与使用仿神经电路的突触纵横互连的神经元系统的实例；
图8示出了在示范性实施例中实现的神经元电路块和突触块的实例版图；
图9示出了在示范性实施例中实现的神经元电路块和突触块的另一实例版图；
图10示出了在示范性实施例中实现的神经元电路块和突触块的附加实例版图；
图11示出了用于实现示范性实施例中的面积有效仿神经电路的系统的方法实例；以及
图12是在半导体设计、制造和/或测试中使用的设计过程的流程图。
具体实施方式
提供这里描述的本发明的优选实施例用于仿神经电路的面积有效实现。示范性实施例提供仿神经系统，其在具有由可编程电阻器形成的阵列的结的纵横阵列中，基于尖峰时间依赖可塑性（STDP）实现峰值形成（spiking）计算。可以使用相变材料（PCM）、金属氧化物、磁隧道结、有机薄膜或其它配置为提供单极可变电阻器的材料实现可编程电阻器。例如，在PCM的情况下，电阻随着晶体和非晶状态变化，其中可以通过控制PCM的加热和冷却编程电阻值。具有纳米尺度突触器件的集成互补金属氧化物半导体（CMOS）神经元电路块可以制造高密度并且完全连接的人工仿神经网络，例如，实现大于1010突触/cm2的突触密度。
图1示出了在示范性实施例中实现的纵横配置的具有基于二极管和电阻器的仿神经电路的系统10的实例。在此实例中，神经元电路块N1、N2、N3和N4设置在列12中，并且神经元电路块N5、N6、N7和N8设置在行14中。由等价二极管和电阻器电路形成的突触器件形成列12和行14之间纵横连接。例如，突触器件16包括在神经元电路块N1和N8之间串联的等价二极管D1和电阻器R1。类似地，突触器件18包括在神经元电路块N2和N8之间串联的等价二极管D2和电阻器R2。电阻器R1和R2是可变/可编程电阻器以支持STDP。示范性实施例包括系统10的面积有效实现，其使用二极管配置的场效应晶体管（FET）结合共享的可变电阻材料的岛以获得高密度解决方案。
为了实现高密度人工仿神经网络，使用了利用可变电阻材料的仿神经电路的面积有效实现。图2示出了在示范性实施例中实现的使用可变电阻材料的仿神经电路的实例。图2示出了纵横配置的四个突触器件作为仿神经电路102、104、106和108。线110和112表示树突连接，并且线114和116表示轴突连接，其中信号在人工仿神经网络中的神经元之间从轴突输出流向树突输入。仿神经电路102-108的每一个包括处于二极管配置的场效应晶体管（FET）。例如，仿神经电路102包括FET 118，其中在结125处FET 118的源极124被电连接到线110。在结126处，FET 118的栅极120被电连接到可变电阻材料128和线114。可变电阻材料128还与FET 118的漏极122电连接。仿神经电路102的配置允许FET 118用作二极管，其中响应于栅极120处的超过阈值的电压建立线114和110之间的电连接。可变电阻材料128在漏极122和结126之间的部分作为电阻器128a出现，当通过FET 118建立电连接时导致线114和110之间的电压降。
类似于仿神经电路102，仿神经电路104包括FET 130，其中FET 130的源极136在结137处被电连接到线112。在结138处，FET 130的栅极132被电连接到可变电阻材料128和线114。可变电阻材料128还与FET130的漏极134电连接。可变电阻材料128在漏极134和结138之间的部分作为电阻器128b出现，当通过FET 130建立电连接时导致线114和112之间的电压降。在仿神经电路102和104两者之间共享可变电阻材料128使得突触对的面积有效设计成为可能。虽然仅有一个可变电阻材料128的岛，但是此配置有效地导致连接到FET 118和130的两个独立电阻器128a和128b。因此，在线114上有两个FET 118和130，其每一个都具有自身的电阻器128a和128b。仿神经电路102和104的对还支持线114上的轴突信号的分配，该信号被电阻器128a和128b调制并作为线110和112上的树突信号被分配。仿神经电路102和104的版图可以水平和垂直延伸以支持在神经元之间的大量突触连接。
仿神经电路106和108表示另一对仿神经电路，具有与仿神经电路102和104相同的设计。仿神经电路106包括FET 140，其中FET 140的源极146在结147处被电连接到线110。在结148处，FET 140的栅极142被电连接到可变电阻材料150和线116。可变电阻材料150还与FET 140的漏极144电连接。可变电阻材料150在漏极144和结148之间的部分作为电阻器150a出现，当通过FET 140建立电连接时导致线116和线110之间的电压降。
仿神经电路108包括FET 152，其中FET 152的源极158在结159处被电连接到线112。在结160处，FET 152的栅极154被电连接到可变电阻材料150和线116。可变电阻材料150还与FET 152的漏极156电连接。可变电阻材料150在漏极156和结160之间的部分作为电阻器150b出现，当通过FET 152建立电连接时导致线116和112之间的电压降。共享在仿神经电路106和108两者之间的可变电阻材料150使得突触对的面积有效设计成为可能。
图3示出了图2的仿神经电路的面积有效版图的实例，其中仿神经电路202、204、206和208等价于图2的仿神经电路102、104、106和108。结210是仿神经电路202连接树突线的连接点，如图2的连接到线110的结125。结210连接到由半导体214选通（gated）的导电路径212。半导体214等价于图2的FET 118的栅极120。虽然称为半导体214，在一个实施例中，可以多晶硅实现图2的FET 118的栅极120。金属线216将半导体214电连接到结218，其中结218等价于图2的结126。结218还被连接到可变电阻材料220的岛。结218是其中仿神经电路202连接到如图2的线114的轴突线的连接点。
类似于仿神经电路202，仿神经电路204在结222处连接到如图2的线112的树突线。结222等价于图2的结137并且连接到被半导体226选通的导电路径224。半导体226等价于图2的FET 130的栅极132。再次，可选地，可以多晶硅中实现半导体226。金属线228将半导体226电连接到结230，其中结230等价于图2的结138。结230同样连接到可变电阻材料220的岛。结230是其中仿神经电路204连接到如图2的线114的轴突线的连接点。在仿神经电路202和204两者之间共享可变电阻材料220使得突触对的面积有效设计成为可能。
仿神经电路206和208表示另一对仿神经电路，具有与仿神经电路202和204相同的设计。在结232处，仿神经电路206与如图2的线110的树突线连接。结232等价于图2的结147并且与由半导体236选通的导电路径234连接。半导体236等价于图2的FET 140的栅极142。金属线238将半导体236电连接到结240，其中结240等价于图2的结148。结240同样连接到可变电阻材料242的岛。结240是其中仿神经电路206连接到如图2的线116的轴突线的连接点。在结224处，仿神经电路208连接到如图2的线112的树突线。结224等价于图2的结159并且连接到由半导体248选通的导电路径246。半导体248等价于图2的FET 152的栅极154。金属线250将半导体248电连接到结252，其中结252等价于图2的结160。结252也连接到可变电阻材料242的岛。结252是其中仿神经电路208连接到如图2的线116的轴突线的连接点。在仿神经电路206和208两者之间共享可变电阻材料242的岛使得突触对的面积有效设计成为可能。
如图3所示，每个仿神经电路202-208的版图适合方形的三十六个特征（六个特征长和六个特征宽），其中导电路径212，224，234和246的每一都是两个特征宽。可变电阻材料220的岛的一部分适合仿神经电路202的6×6区域，而可变电阻材料220的剩余部分适合邻近的仿神经电路204的6×6区域。本文中，“特征”被相对于实现技术而定尺寸。例如，特征尺寸可以是依赖于使用的半导体制备工艺的32nm，45nm，90nm等等。当半导体制备工艺进一步改进时，更小的特征尺寸如22nm，16nm，11nm等等可以用于实现仿神经电路202-208。图3中示出了示范性版图，该版图在仿神经电路202-208之间提供间隔余量和在仿神经电路202-208中的元件的交叠。共享可变电阻材料220的岛的仿神经电路202和204的对相对于彼此具有相反的取向。例如，半导体214可以向可变电阻材料220的岛的右侧延伸两个特征，而半导体226可以向可变电阻材料220的岛的左侧延伸两个特征。仿神经电路206和208的对可以具有与仿神经电路对202和204相同的取向，这使得对与对之间紧密对准。
图4示出了可以在示范性实施例中实现的使用可变电阻材料的仿神经电路的另一个实例。类似于图2，图4示出了在纵横配置中的四个仿神经电路302，304，306和308。线310和312表示树突连接，并且线314和316表示轴突连接，其中信号在人工神经网络中的神经元之间从轴突流向树突。每个仿神经电路302-308包括二极管配置的FET。例如，仿神经电路302包括FET 318，其中FET 318的栅极320与FET 318的漏极322电连接并且FET 318的源极324在结325处被电连接到线310。在结326处，可变电阻材料328与线314电连接。然而，与图2相反，FET 318的栅极320不与结326连接；相反，栅极320连接在可变电阻材料328外部的FET318的漏极322。当在栅极320之前出现跨可变电阻材料328的电压降时，此实施例可以将在线314上要求的电压增加到超过FET 302的栅极320的阈值。可变电阻材料328还与FET 318的漏极322电连接。仿神经电路302的配置仍允许FET 318用作二极管，其中响应于栅极320处的超过用于切换的阈值的电压而建立线314和310之间的电连接。可变电阻材料328在漏极322和结326之间的部分作为电阻器328a出现，当通过FET 318建立电连接时导致线314和线310之间的电压降。
类似于仿神经电路302，仿神经电路304包括FET330，其中FET 330的栅极332与FET 330的漏极334电连接并且FET 330的源极336与线312在结337处电连接。在结338处，可变电阻材料328与线314电连接。再次，栅极332与可变电阻材料328外部的FET 330的漏极334连接，并且栅极332没有直接与结338连接。可变电阻材料328还与FET 330的漏极334电连接。可变电阻材料328在漏极334和结338之间的部分作为电阻器328b出现，当通过FET 330建立电连接时导致线314和线312之间的电压降。在仿神经电路302和304两者之间共享可变电阻材料328使得突触对的面积有效设计成为可能。虽然仅有一个可变电阻材料328的岛，但是此配置有效导致连接到FET 318和330的两个独立电阻器328a和328b。因此，在线314上存在两个FET 318和330，其每一个都具有自身的电阻器328a和328b。仿神经电路302和304的对还支持线314上的轴突信号的分配，其作为线310和312上的树突信号被同时分配。仿神经电路302和304的版图可以水平和垂直延伸以支持在神经元之间的大量突触连接。
仿神经电路306和308表示另一对仿神经电路，具有与仿神经电路302和304相同的设计。仿神经电路306包括FET 340，其中FET 340的栅极342与FET 340的漏极344电连接，并且FET 340的源极346与线310在结347处电连接。再次，栅极342与可变电阻材料350外部的FET 340的漏极344连接，并且栅极342没有直接与结348连接。可变电阻材料350还与FET 340的漏极344电连接。可变电阻材料350在漏极344和结348之间的部分作为电阻器350a出现，当通过FET 340建立电连接时导致线316和线310之间的电压降。仿神经电路308包括FET352，其中FET 352的栅极354与FET 352的漏极356电连接并且FET 352的源极358与线312在结359处电连接。栅极354与可变电阻材料350外部的FET 352的漏极356连接，并且栅极354没有直接与结360连接。可变电阻材料350还与FET 352的漏极356电连接。可变电阻材料350在漏极356和结360之间的部分作为电阻器350b出现，当通过FET 352建立电连接时导致线316和线312之间的电压降。在仿神经电路306和308两者之间共享可变电阻材料350使得突触对的面积有效设计成为可能。
图5示出了图4的仿神经电路的面积有效版图的实例，其中仿神经电路402、404、406和408等价于图4的仿神经电路302、304、306和308。结410是其中仿神经电路402连接如图4的线310的树突线的连接点。结410等价于图4的结325并且连接到由半导体414选通的导电路径412。半导体414等价于图4的FET 318的栅极320。金属线416将半导体414电连接到金属线417，金属线417依次连接到可变电阻材料420的岛。结418等价于图4的结326，其将仿神经电路402的可变电阻材料420的岛连接到如图4的线314的轴突线。因此，来自轴突线的电流经过结418和可变电阻材料420的岛（流经金属线417和416之前）并到达半导体414。这导致在半导体414的栅极（例如，图4的栅极320）之前的跨可变电阻材料420的岛的电压降。
类似于仿神经电路402，仿神经电路404在结422处连接到如图4的线312的树突线。结422等价于图4的结337并且连接到由半导体426选通的导电路径424。半导体426等价于图4的FET 330的栅极332。金属线428将半导体426电连接到金属线429，金属线429依次连接到可变电阻材料420的岛。结430等价于图4的结338，其将仿神经电路404的可变电阻材料420的岛连接到如图4的线314的轴突线。在仿神经电路402和404两者之间共享可变电阻材料420的岛使得突触对的面积有效设计成为可能。
仿神经电路406和408表示另一对仿神经电路，具有与仿神经电路402和404相同的设计。仿神经电路406在结432处与如图4的线310的树突线连接。结432等价于图4的结347并且连接到由半导体436选通的导电路径434。半导体436等价于图4的FET 340的栅极342。金属线438将半导体436电连接到金属线439，金属线439依次连接到可变电阻材料442的岛。结440等价于图4的结348，其将仿神经电路406的可变电阻材料442的岛连接到如图4的线316的轴突线。因此，来自轴突线的电流经过结440和可变电阻材料442的岛（流经金属线439和438之前）并到达半导体436。
仿神经电路408在结444处与如图4的线312的树突线连接。结444等价于图4的结359并且连接到由半导体448选通的导电路径446。半导体448等价于图4的FET 352的栅极354。金属线450将半导体448电连接到金属线451，金属线451依次连接到可变电阻材料442的岛。结452等价于图4的结360，其将仿神经电路408的可变电阻材料442的岛连接到如图4的线316的轴突线。在仿神经电路406和408两者之间共享可变电阻材料442的岛使得突触对的面积有效设计成为可能。
如图5所示，每个仿神经电路402-408的版图适合方形的六个特征（六特征长和六特征宽），其中导电路径412，424，434和446的每一个都是两个特征宽。因此，图5具有类似于图3的面积有效版图，并且可以根据用于实现仿神经电路402-408的半导体制备工艺缩放，如参考图3所描述的。还应该明白，每个仿神经电路对402/404以及406/408可以整体上作为实现两个突触或突触器件的仿神经电路。
图6示出了可以在示范性实施例中实现的仿神经电路的突触块500的实例。突触块500实现四个树突线502、504、506和508与四个轴突线510、512、514和516的纵横连接。在突触块500中的仿神经电路在分离的树突线和轴突线之间是成对的。例如，仿神经电路518在树突线502和树突线504之间是成对的，并且仿神经电路520在树突线506和树突线508之间是成对的。仿神经电路518和520两者共享轴突线510。每个仿神经电路518和520建模两个突触。在图6的实例中，仿神经电路518和520的每一个都等价于图2的仿神经电路102和104的对。然而，仿神经电路518和520的任一个或两个可以实现图4的仿神经电路302和304的对。在树突线502和504的每一对之间，以及树突线506和508的每一对之间，仿神经电路对沿着轴突线510-516分布，以便突触块500建模十六个突触。通常，突触块500的突触密度等于进入突触块500的轴突线的数目乘以树突线的数目并除以突触块500的物理面积。
为了有效间隔树突线502-508，树突线502-508可以在突触块500中移位以便树突线502-508在突触块500的外部界面522和524处均匀分布。例如，树突线504可以以偏移526移位并且树突线506可以偏移528移位。偏移526和528的量值可以相等但是方向相反，以便在树突线504和506之间的外部间隔530等价于在树突线506和508之间的外部间隔532。相似地，树突线508可以偏移534移位并且树突线502可以偏移536移位，其中偏移534等价于偏移526，偏移536等价于偏移528。在外部界面522和524处均匀分布的树突线502-508的间隔能实现突触块500的紧密内部版图，从而在支持模块设计之外允许神经元电路块中的间隔余量。
图7示出了可以在示范性实施例中实现的与使用仿神经电路的突触纵横互连的神经元系统600的实例。系统600包括具有互连轴突604和树突606的多个神经元电路块602。水平线608将轴突604和树突606连接到纵横连接格栅612的垂直线610。突触块614可以控制在轴突604和垂直线610之间的信号传播。可以使用连接器616将信号从垂直线610传递到树突606。可以如图2-5中所描述的实现突触块614，其中使用相变材料作为可编程电阻器以建模突触性能。图7的系统600使得给定神经元电路块的轴突和所有其它神经元电路块的树突之间能够同时通信。相对于作为参考轴的水平线608以角θ取向神经元电路块602允许在每个神经元电路块602中的共同位置处设置每个神经元电路块602的轴突604和树突606，而在纵横连接格栅612中保持曼哈顿格栅结构。从而，公共设计可以用于神经元电路块602。
图8示出了可以在示范性实施例中实现的神经元电路块702和突触块704的实例版图700。在版图700中，神经元电路块702可以等价于图7的神经元电路块602，以及突触块704可以等价于图6的突触块500。取代使用移位到神经元电路块702的侧面的纵横连接格栅，版图700以平面拼贴（tiled）配置分配邻近每一个神经元电路块702高至四个突触块704。类似于图7的神经元电路块602，可以相对于突触块704以角α706取向神经元电路块702以保持轴突708和树突710在每个神经元电路块702中的恒定相对位置。
图9示出了可以在示范性实施例中实现的神经元电路块802和突触块804的另一个实例版图800。版图800的实例能够以另一平面拼贴配置邻近神经元电路块802的每一个设置高至六个突触块804。这里，突触块804的每一个都可以实现具有如图2-5中描述的可变电阻材料的仿神经电路；然而，使用的是六角拼块（tile）区域而不是方形或矩形拼块区域。
图10示出了可以在示范性实施例中实现的神经元电路块1002和突触块1004的附加实例版图1000。在版图1000中，神经元电路块1002可以等价于图7的神经元电路块602并且突触块1004可以等价于图6的突触块500。取代使用移位到神经元电路块1002的侧面或嵌入其中的纵横连接格栅，版图1000将突触块1004设置在神经元电路块1002之间，类似于图8的版图700。在版图1000中，所有的突触块1004都处于固定的格栅分布中，但是神经元电路块1002是交错的以使得轴突1006和树突1008共同相对位置成为可能。为了互连所有的神经元电路块1002和突触块1004，局域互连线1010和1012可以相对于曼哈顿格栅移位布置。
图11示出了用于实现使用可变电阻材料的面积有效仿神经电路的系统的工艺1100的实例。在框1102处，以第一二极管配置连接第一场效应晶体管。在框1104处，以第二二极管配置连接第二场效应晶体管。如前面参考图2-5所描述的实现FET的二极管配置。在框1106处，将第一场效应晶体管和第二场效应晶体管电连接到可变电阻材料的岛。可变电阻材料的岛提供可编程电阻值。在框1108处，将第一结连接到可变电阻材料的岛以提供到神经元电路的输出的第一连接点。在框1110处，将第二结连接到可变电阻材料的岛以提供到神经元电路的输出的第二连接点，形成仿神经电路。
例如，FET 118和130被电连接到可变电阻材料128以提供旁路可变电阻材料128的从结126到栅极120的电流路径和旁路可变电阻材料128的从结138到栅极132的第二电流路径。作为可选实例，FET318和330被电连接到可变电阻材料328以提供经过可变电阻材料328的从结326到栅极320的电流路径和经过可变电阻材料328的从结338到栅极332的第二电流路径。结126和138可以连接到公共线114，该线提供到神经元电路的输出（轴突）（如图10的神经元电路块902的轴突906）的电连接。结125在FET 118和在线110上的任意神经元电路的输入（树突）之间建立电连接，而结137在FET 130和在线112上的任意神经元电路的输入（树突）之间建立电连接。
在框1112处，在突触块中组合多个仿神经电路。图6中示出了一个实例，其中偏移到仿神经电路518和520的一个或多个连接以向突触模500的外部界面522和524均匀分配一个或多个连接。在框1114处，将多个突触块电连接到包括神经元电路的多个神经元电路块，如前面参考图7-10所描述的。
图12示出了例如在半导体IC逻辑设计、模拟、测试、布置以及制造中使用的示范性设计流程1200的框图。设计流程1200包括用于处理设计结构或器件的方法和机制，以产生逻辑或功能上等价于上面描述的并在图1-11中示出的设计结构和/或器件的表示。通过设计流程1200处理和/或产生的设计结构可以编码在机器可读的传输或存储介质上，以包括这样的数据和/或指令，该数据或指令在在数据处理系统上被执行或以其他方式处理时产生逻辑、结构、机械或功能等价的硬件部件、电路、器件或系统。设计流程1200依赖于所设计的表示的类型而变化。例如，用于建立专用IC（ASIC）的设计流程1200可不同于用于设计标准部件的设计流程1200。
图12示出了多个这样的设计结构，包括优选通过设计过程1210处理的输入设计结构1220。设计结构1220可以是通过设计过程1210产生并处理的逻辑模拟设计结构，以产生硬件器件的逻辑等价功能表示。设计结构1220还可以包括或者可选地包括数据和/或程序指令，当通过设计过程1210处理时，产生硬件器件的物理结构的功能表示。不管是表达函数和/或结构设计特征，都可以使用诸如由核心开发者/或设计者实施的电子计算机辅助设计（ECAD）产生设计结构1220。当被编码在机器可读数据传输装置、门阵列或存储介质上时，可以通过在设计过程1210中的一个或多个硬件和/或软件模块存取和处理设计结构1220以模拟或其它功能描绘电子部件、电路、电子或逻辑模块、装置、器件或系统，例如在图1-11中示出的那些。如此，设计结构1220可以包括文件或其它数据结构，包括人和/或机器可读源代码、编译结构以及计算机可执行代码结构，该文件或其它数据结构在由设计或模拟数据处理系统处理时能功能模拟或表达电路或其它层硬件逻辑设计。这样的数据结构可以包括硬件描述语言（HDL）设计实体或相容和/或兼容如Verilog和VHDL的低级HDL设计语言和/或如C或C++的更高级设计语言的其它数据结构。
优选，设计过程1210使用且并入硬件和/或软件模块用于综合、转换或处理图1-11中示出的部件、电路、器件或逻辑结构的设计/模拟功能等价物以产生网表1280，该网表包含如设计结构1220的设计结构。网表1280可以包括，例如，编译或处理的数据结构，其表示线、分立部件、逻辑门、控制电路、I/O器件，模块等的表，并描述与在集成电路设计中的其它元件和电路的连接。网表1280可以使用迭代过程来综合，其中依赖于器件的设计规范和参数一次或多次地综合网表1280。对于这里描述的其它设计结构类型，网表1280可以记录在机器可读数据存储介质上或者编程到可编程栅极阵列中。介质可以是如磁或光盘驱动、可编程门阵列、压缩闪存或其它闪存的非易失性存储介质。另外，或者可选地，介质可以是系统内存或高速缓冲存储器、缓冲器空间或数据分组可在其上传输并且通过互连网或者其它网络适宜方式被即时存储的导电或导光器件和材料。
设计过程1210可以包括用于处理包括网表1280的各种输入数据结构类型硬件和软件模块。对给定的制造技术（例如，不同技术节点，32nm、45nm、90nm等），这样的数据结构类型可以例如存在库元件1230中并且包括一组常用的元件、电路和器件，包括模型、版图和符号表示。数据结构类型还可以包括设计规范1240、特征数据1250、验证数据1260、设计规则1270以及包括输入测试图形、输出测试结果以及其它测试信息的测试数据文件1285。设计过程1210还包括标准机械设计过程，如应力分析、热分析、机械事件模拟、用于例如铸造、模制以及模压成型的操作的工艺模拟等。在不脱离本发明的范围和精神的情况下，机械设计领域的普通技术人员可以明白可能的机械设计工具的范围和在设计过程1210中使用的应用。设计过程1210还可以包括用于执行标准电路设计过程的模块，例如时序分析、验证、设计规则检查、布局和布线操作等。
设计过程1210使用且并入如HDL编译器和模拟模型构建工具的逻辑和物理设计工具以处理设计结构1220和所示的支撑数据结构的一些或所有以及附加机械设计或数据（如果使用），从而产生第二设计结构1290。设计结构1290以用于机械器件和结构的数据交换的数据格式存在于存储介质或可编程门阵列上（例如，以IGES、DXF、Parasolid XT、JT、DRG或用于储存或提供这样的机械设计结构的任意其它适合的格式）。类似于设计结构1220，优选设计结构1290包括一个或多个文件、数据结构或计算机编码的数据或指令，该一个或多个文件、数据结构或计算机编码的数据或指令存在于传输或数据存储介质上并且当通过ECAD系统处理时产生在图1-11中示出的本发明的一个或多个实施例的逻辑或功能等价形式的。在一个实施例中，设计结构1290可包括功能模拟图1-11中示出的器件的编译的、可执行HDL模拟模型。
设计结构1290还可以使用用于交换集成电路的版图数据的数据格式和/或符号数据格式（例如，以GDSII（GDS2）、GL1、OASIS、图文件或任意其它适合存储这样的设计数据结构的格式存储的信息）。设计结构1290可以包括如符号数据、图文件、测试数据文件、设计内容文件、制造数据、版图参数、线、金属层、过孔、形状、用于制定通过制造线的路径的数据以及由制造者或其它设计者/开发者要求的任意其它数据的信息以制造如上述图1-11中示出的器件或结构。然后，设计结构1290进行到阶段1295，其中，例如，进行到流片（tape-out）的设计结构1290被发布制造、发布给掩膜室、发送到另一个设计室、返回给顾客等。
最终的集成电路芯片可以通过制造者以未加工晶片形式（即，作为具有多个未封装芯片的单晶片）、作为裸管芯或以封装形式分配。在后一种情况下，以单芯片封装（例如塑料载体，用引线附接到主板或其它更高级载体上）或以多芯片封装（例如具有一个或两个表面互连或掩埋互连的陶瓷载体）来安装芯片。随后，在任何情况下，芯片都与其它芯片、分立电路元件和/或其它信号处理器件集成作为（a）诸如主板的中间产品或（b）最终产品的一部分。最终产品可以是包括集成电路芯片的任意产品，包括从玩具和其它低端应用到具有显示器、键盘或其它输入器件以及中央处理器的高级计算机产品。
这里示出的图仅是实例。在不脱离本发明的精神的情况下，这里描述的这些图或步骤（或操作）可以有各种变化。例如，可以以不同的次序执行这些步骤，或者可以添加、删除或修改步骤。所有这些变化都被认为是要求保护的本发明的一部分。
技术影响包括使用可变电阻材料的仿神经电路的面积有效实现。在多个仿神经电路之间共享可变电阻材料的公共块或岛，能够使有效版图建模作为人工神经网络的一部分的突触。将多个仿神经电路分组为突触块允许多个潜在取向以与具有共同设计的多个神经元电路块互连。
这里使用的术语目的仅是描述特定实施例而不是旨在限制本发明。如这里使用的，单数形式“一”“一个”和“这个”旨在也包括复数形式，除非在上下文中明确指出不同。还应该明白当在此说明书中使用术语“包含”和/或“包括”时，表明所述特征、整体（integer）、步骤、操作、元件和/或部件的存在，但是没有排除一个或多个其它特征、整体、步骤、操作、元件、部件和/或其群组的存在或添加。
对应的结构、材料、行为以及等价的所有方式或步骤加上后面权利要求中的功能元件旨在包括任意结构、材料或行为用于结合其它要求保护的元件执行功能，如所具体要求保护的。给出本发明的描述用于说明和描述的目的，而不是旨在是详尽的或限制到所公开形式的本发明。本领域的技术人员可以在不脱离本发明的范围内进行各种修改或变化。选择和描述实施例目的是最佳地解释本发明的原理和实际应用，并且使得本领域的其它技术人员理解到本发明可用于具有适合预期的特定用途的各种修改的各种实施例。另外，术语第一、第二等的使用不表示任何次序或重要性，而是使用术语第一、第二等来区分一个元件与另一个元件。

Claims (15)

1.一种仿神经电路，所述电路包括：
第一场效应晶体管，处于在所述第一场效应晶体管的第一栅极和第一漏极之间建立电连接的第一二极管配置；
第二场效应晶体管，处于在所述第二场效应晶体管的第二栅极和第二漏极之间建立电连接的第二二极管配置；
可变电阻材料，电连接到所述第一漏极和所述第二漏极二者，所述可变电阻材料提供可编程电阻值；
第一结，电连接到所述可变电阻材料并提供到神经元电路的输出的第一连接点；以及
第二结，电连接到所述可变电阻材料并提供到所述神经元电路的所述输出的第二连接点。
2.根据权利要求1的仿神经电路，所述电路还包括：
第三结，电连接到所述第一场效应晶体管的第一源极，所述第三结提供到第二神经元电路的输入的连接点；以及
第四结，电连接到所述第二场效应晶体管的第二源极，所述第四结提供到第三神经元电路的输入的连接点。
3.根据权利要求2的仿神经电路，其中制定所述第一场效应晶体管、所述第一结、所述第三结和所述可变电阻材料的一部分的尺寸以适合六个特征乘六个特征的第一区域；以及
制定所述第二场效应晶体管、所述第二结、所述第四结和所述可变电阻材料的剩余部分的尺寸以适合六个特征乘六个特征的第二区域，所述第二区域邻近所述第一区域的，以及其中根据用于实现所述仿神经电路的制造方法来制定所述特征的尺寸。
4.根据任一前述权利要求的仿神经电路，其中所述第一栅极被电耦合到所述第一结，以提供旁路所述可变电阻材料的从所述第一结到所述第一栅极的电流路径。
5.根据任一前述权利要求的仿神经电路，其中所述第一栅极被电耦合到所述可变电阻材料，以提供经过所述可变电阻材料的从所述第一结到所述第一栅极的电流路径。
6.根据任一前述权利要求的仿神经电路，其中所述仿神经电路与附加的仿神经电路组合以形成具有外部界面的突触块，所述外部界面被配置为将到所述突触块的连接均匀分布。
7.根据任一前述权利要求的仿神经电路，其中所述可变电阻材料是关于流经所述第一和第二场效应晶体管的电流具有单独的可编程电阻值的材料的岛，并且所述可变电阻材料选自下述材料中的一种：相变材料、金属氧化物、磁隧道结以及有机薄膜。
8.一种仿神经系统，所述系统包括：
多个突触块，电连接到多个神经元电路块，所述多个突触块包括以纵横配置设置的根据任一前述权利要求的多个仿神经电路。
9.一种实现面积有效仿神经电路的方法，所述方法包括：
以第一二极管配置连接第一场效应晶体管；
以第二二极管配置连接第二场效应晶体管；
将所述第一场效应晶体管和所述第二场效应晶体管电连接到可变电阻材料，所述可变电阻材料提供可编程电阻值；
将第一结连接到所述可变电阻材料以提供到神经元电路的输出的第一连接点；以及
将第二结连接到所述可变电阻材料以提供到所述神经元电路的所述输出的第二连接点。
10.根据权利要求9的方法，还包括：
将第三结电连接到所述第一场效应晶体管，所述第三结提供到第二神经元电路的输入的连接点，其中制定所述第一场效应晶体管、所述第一结、所述第三结和所述可变电阻材料的一部分的尺寸以适合六个特征乘六个特征的第一区域；以及
将第四结电连接到所述第二场效应晶体管，所述第四结提供到第三神经元电路的输入的连接点，其中制定所述第二场效应晶体管、所述第二结、所述第四结和所述可变电阻材料的剩余部分的尺寸以适合六个特征乘六个特征的第二区域，所述第二区域邻近所述第一区域的，以及其中根据用于实现所述仿神经电路的制造方法来制定所述特征的尺寸。
11.根据权利要求9或10的方法，还包括：
提供旁路所述可变电阻材料的从所述第一结到所述第一场效应晶体管的第一栅极的电流路径。
12.根据权利要求9到11中任一个的方法，还包括：
提供经过所述可变电阻材料的从所述第一结到所述第一场效应晶体管的第一栅极的电流路径。
13.根据权利要求9到12中任一个的方法，还包括：
组合所述仿神经电路与附加的仿神经电路以形成突触块；以及
将到所述仿神经电路的一个或多个连接偏移以将到所述突触块的外部界面的所述一个或多个连接均匀分布。
14.一种用于实现面积有效仿神经系统的方法，所述方法包括：
将多个突触块电连接到多个神经元电路块，所述多个突触块包括根据权利要求9到13中任一个的方法形成的多个仿神经电路。
15.一种有形地的包含在机器可读介质中的设计结构，用于使系统执行设计、制造或检测集成电路的步骤，所述设计结构包括：
多个突触块，电连接到多个神经元电路块，所述多个突触块包括多个仿神经电路，每个仿神经电路包括：
处于二极管配置的场效应晶体管，电连接到可变电阻材料，所述可变电阻材料提供可编程电阻值；
第一结，电连接到所述可变电阻材料和一个或多个所述神经元电路块的输出；以及
第二结，电连接到所述场效应晶体管和一个或多个所述神经元电路块的输入。
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WO (1) WO2011060973A1 (zh)

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104641385A (zh) * 2012-09-14 2015-05-20 国际商业机器公司 神经核心电路
CN104701309A (zh) * 2015-03-24 2015-06-10 上海新储集成电路有限公司 三维堆叠式神经元装置及制备方法
CN105122278A (zh) * 2013-03-15 2015-12-02 Hrl实验室有限责任公司 神经网络及编程方法
CN106796669A (zh) * 2014-10-30 2017-05-31 国际商业机器公司 神经形态突触
US9852006B2 (en) 2014-03-28 2017-12-26 International Business Machines Corporation Consolidating multiple neurosynaptic core circuits into one reconfigurable memory block maintaining neuronal information for the core circuits
WO2020079514A1 (en) * 2018-10-15 2020-04-23 International Business Machines Corporation Linearly weight updatable cmos synaptic array without cell location dependence
WO2021092901A1 (zh) * 2019-11-15 2021-05-20 江苏时代全芯存储科技股份有限公司 类神经电路以及运作方法
US11443177B2 (en) 2019-11-15 2022-09-13 Jiangsu Advanced Memory Technology Co., Ltd. Artificial neuromorphic circuit and operation method
US11551070B2 (en) 2019-11-15 2023-01-10 Jiangsu Advanced Memory Technology Co., Ltd. Artificial neuromorphic circuit and operation method
US11580370B2 (en) 2019-11-15 2023-02-14 Jiangsu Advanced Memory Technology Co., Ltd. Artificial neuromorphic circuit and operation method

Families Citing this family (151)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8275728B2 (en) * 2009-11-05 2012-09-25 The United States Of America As Represented By The Secretary Of The Air Force Neuromorphic computer
US9311593B2 (en) 2010-03-26 2016-04-12 Brain Corporation Apparatus and methods for polychronous encoding and multiplexing in neuronal prosthetic devices
US8467623B2 (en) 2010-03-26 2013-06-18 Brain Corporation Invariant pulse latency coding systems and methods systems and methods
US9405975B2 (en) 2010-03-26 2016-08-02 Brain Corporation Apparatus and methods for pulse-code invariant object recognition
US9122994B2 (en) 2010-03-26 2015-09-01 Brain Corporation Apparatus and methods for temporally proximate object recognition
US9906838B2 (en) 2010-07-12 2018-02-27 Time Warner Cable Enterprises Llc Apparatus and methods for content delivery and message exchange across multiple content delivery networks
US9152915B1 (en) 2010-08-26 2015-10-06 Brain Corporation Apparatus and methods for encoding vector into pulse-code output
US9269042B2 (en) 2010-09-30 2016-02-23 International Business Machines Corporation Producing spike-timing dependent plasticity in a neuromorphic network utilizing phase change synaptic devices
US20120084240A1 (en) * 2010-09-30 2012-04-05 International Business Machines Corporation Phase change memory synaptronic circuit for spiking computation, association and recall
US9015093B1 (en) 2010-10-26 2015-04-21 Michael Lamport Commons Intelligent control with hierarchical stacked neural networks
US8775341B1 (en) 2010-10-26 2014-07-08 Michael Lamport Commons Intelligent control with hierarchical stacked neural networks
US8510239B2 (en) * 2010-10-29 2013-08-13 International Business Machines Corporation Compact cognitive synaptic computing circuits with crossbar arrays spatially in a staggered pattern
US9566710B2 (en) 2011-06-02 2017-02-14 Brain Corporation Apparatus and methods for operating robotic devices using selective state space training
US9147156B2 (en) 2011-09-21 2015-09-29 Qualcomm Technologies Inc. Apparatus and methods for synaptic update in a pulse-coded network
US8990133B1 (en) 2012-12-20 2015-03-24 Brain Corporation Apparatus and methods for state-dependent learning in spiking neuron networks
US9047568B1 (en) 2012-09-20 2015-06-02 Brain Corporation Apparatus and methods for encoding of sensory data using artificial spiking neurons
US9070039B2 (en) 2013-02-01 2015-06-30 Brian Corporation Temporal winner takes all spiking neuron network sensory processing apparatus and methods
FR2977350B1 (fr) * 2011-06-30 2013-07-19 Commissariat Energie Atomique Reseau de neurones artificiels a base de dispositifs memristifs complementaires
FR2978271B1 (fr) * 2011-07-21 2014-03-14 Commissariat Energie Atomique Dispositif et procede de traitement de donnees
US8843425B2 (en) * 2011-07-29 2014-09-23 International Business Machines Corporation Hierarchical routing for two-way information flow and structural plasticity in neural networks
US9460387B2 (en) * 2011-09-21 2016-10-04 Qualcomm Technologies Inc. Apparatus and methods for implementing event-based updates in neuron networks
US9104973B2 (en) * 2011-09-21 2015-08-11 Qualcomm Technologies Inc. Elementary network description for neuromorphic systems with plurality of doublets wherein doublet events rules are executed in parallel
US8725658B2 (en) 2011-09-21 2014-05-13 Brain Corporation Elementary network description for efficient memory management in neuromorphic systems
US8712941B2 (en) 2011-09-21 2014-04-29 Brain Corporation Elementary network description for efficient link between neuronal models and neuromorphic systems
US9412064B2 (en) 2011-08-17 2016-08-09 Qualcomm Technologies Inc. Event-based communication in spiking neuron networks communicating a neural activity payload with an efficacy update
US8719199B2 (en) 2011-09-21 2014-05-06 Brain Corporation Systems and methods for providing a neural network having an elementary network description for efficient implementation of event-triggered plasticity rules
US8725662B2 (en) 2011-09-21 2014-05-13 Brain Corporation Apparatus and method for partial evaluation of synaptic updates based on system events
US8903758B2 (en) * 2011-09-20 2014-12-02 Jill Benita Nephew Generating navigable readable personal accounts from computer interview related applications
US9146546B2 (en) 2012-06-04 2015-09-29 Brain Corporation Systems and apparatus for implementing task-specific learning using spiking neurons
US8712939B2 (en) 2011-09-21 2014-04-29 Brain Corporation Tag-based apparatus and methods for neural networks
US9213937B2 (en) 2011-09-21 2015-12-15 Brain Corporation Apparatus and methods for gating analog and spiking signals in artificial neural networks
US9156165B2 (en) 2011-09-21 2015-10-13 Brain Corporation Adaptive critic apparatus and methods
US9117176B2 (en) 2011-09-21 2015-08-25 Qualcomm Technologies Inc. Round-trip engineering apparatus and methods for neural networks
US9015092B2 (en) 2012-06-04 2015-04-21 Brain Corporation Dynamically reconfigurable stochastic learning apparatus and methods
US9098811B2 (en) 2012-06-04 2015-08-04 Brain Corporation Spiking neuron network apparatus and methods
US9104186B2 (en) 2012-06-04 2015-08-11 Brain Corporation Stochastic apparatus and methods for implementing generalized learning rules
US10210452B2 (en) 2011-09-21 2019-02-19 Qualcomm Incorporated High level neuromorphic network description apparatus and methods
US8832010B2 (en) * 2012-01-04 2014-09-09 International Business Machines Corporation Electronic synapses from stochastic binary memory devices
US8868477B2 (en) 2012-03-29 2014-10-21 International Business Machines Coproration Multi-compartment neurons with neural cores
US8977583B2 (en) 2012-03-29 2015-03-10 International Business Machines Corporation Synaptic, dendritic, somatic, and axonal plasticity in a network of neural cores using a plastic multi-stage crossbar switching
US9129221B2 (en) 2012-05-07 2015-09-08 Brain Corporation Spiking neural network feedback apparatus and methods
US9224090B2 (en) 2012-05-07 2015-12-29 Brain Corporation Sensory input processing apparatus in a spiking neural network
US8924322B2 (en) * 2012-06-15 2014-12-30 International Business Machines Corporation Multi-processor cortical simulations with reciprocal connections with shared weights
US9412041B1 (en) 2012-06-29 2016-08-09 Brain Corporation Retinal apparatus and methods
US9256823B2 (en) 2012-07-27 2016-02-09 Qualcomm Technologies Inc. Apparatus and methods for efficient updates in spiking neuron network
US9256215B2 (en) 2012-07-27 2016-02-09 Brain Corporation Apparatus and methods for generalized state-dependent learning in spiking neuron networks
US9440352B2 (en) 2012-08-31 2016-09-13 Qualcomm Technologies Inc. Apparatus and methods for robotic learning
US9186793B1 (en) 2012-08-31 2015-11-17 Brain Corporation Apparatus and methods for controlling attention of a robot
US9367798B2 (en) 2012-09-20 2016-06-14 Brain Corporation Spiking neuron network adaptive control apparatus and methods
US9311594B1 (en) 2012-09-20 2016-04-12 Brain Corporation Spiking neuron network apparatus and methods for encoding of sensory data
US8793205B1 (en) 2012-09-20 2014-07-29 Brain Corporation Robotic learning and evolution apparatus
US9189730B1 (en) 2012-09-20 2015-11-17 Brain Corporation Modulated stochasticity spiking neuron network controller apparatus and methods
US9082079B1 (en) 2012-10-22 2015-07-14 Brain Corporation Proportional-integral-derivative controller effecting expansion kernels comprising a plurality of spiking neurons associated with a plurality of receptive fields
US9183493B2 (en) 2012-10-25 2015-11-10 Brain Corporation Adaptive plasticity apparatus and methods for spiking neuron network
US9111226B2 (en) 2012-10-25 2015-08-18 Brain Corporation Modulated plasticity apparatus and methods for spiking neuron network
US9218563B2 (en) 2012-10-25 2015-12-22 Brain Corporation Spiking neuron sensory processing apparatus and methods for saliency detection
US9275326B2 (en) 2012-11-30 2016-03-01 Brain Corporation Rate stabilization through plasticity in spiking neuron network
US9123127B2 (en) 2012-12-10 2015-09-01 Brain Corporation Contrast enhancement spiking neuron network sensory processing apparatus and methods
US9195934B1 (en) 2013-01-31 2015-11-24 Brain Corporation Spiking neuron classifier apparatus and methods using conditionally independent subsets
US9177245B2 (en) 2013-02-08 2015-11-03 Qualcomm Technologies Inc. Spiking network apparatus and method with bimodal spike-timing dependent plasticity
US8996177B2 (en) 2013-03-15 2015-03-31 Brain Corporation Robotic training apparatus and methods
US9764468B2 (en) 2013-03-15 2017-09-19 Brain Corporation Adaptive predictor apparatus and methods
US9008840B1 (en) 2013-04-19 2015-04-14 Brain Corporation Apparatus and methods for reinforcement-guided supervised learning
KR102230784B1 (ko) * 2013-05-30 2021-03-23 삼성전자주식회사 Stdp 동작을 위한 시냅스 회로 및 시냅스 회로를 포함하는 뉴로모픽 시스템
US9242372B2 (en) 2013-05-31 2016-01-26 Brain Corporation Adaptive robotic interface apparatus and methods
US9384443B2 (en) 2013-06-14 2016-07-05 Brain Corporation Robotic training apparatus and methods
US9314924B1 (en) * 2013-06-14 2016-04-19 Brain Corporation Predictive robotic controller apparatus and methods
US9792546B2 (en) 2013-06-14 2017-10-17 Brain Corporation Hierarchical robotic controller apparatus and methods
US9239985B2 (en) 2013-06-19 2016-01-19 Brain Corporation Apparatus and methods for processing inputs in an artificial neuron network
US9436909B2 (en) 2013-06-19 2016-09-06 Brain Corporation Increased dynamic range artificial neuron network apparatus and methods
US9552546B1 (en) 2013-07-30 2017-01-24 Brain Corporation Apparatus and methods for efficacy balancing in a spiking neuron network
KR102179899B1 (ko) 2013-08-05 2020-11-18 삼성전자주식회사 뉴로모픽 시스템 및 그 구현 방법
US9579789B2 (en) 2013-09-27 2017-02-28 Brain Corporation Apparatus and methods for training of robotic control arbitration
US9296101B2 (en) 2013-09-27 2016-03-29 Brain Corporation Robotic control arbitration apparatus and methods
JP5858020B2 (ja) * 2013-10-03 2016-02-10 株式会社デンソー 群情報記憶認識装置
US9489623B1 (en) 2013-10-15 2016-11-08 Brain Corporation Apparatus and methods for backward propagation of errors in a spiking neuron network
US9798751B2 (en) 2013-10-16 2017-10-24 University Of Tennessee Research Foundation Method and apparatus for constructing a neuroscience-inspired artificial neural network
US9463571B2 (en) 2013-11-01 2016-10-11 Brian Corporation Apparatus and methods for online training of robots
US9597797B2 (en) 2013-11-01 2017-03-21 Brain Corporation Apparatus and methods for haptic training of robots
US9248569B2 (en) 2013-11-22 2016-02-02 Brain Corporation Discrepancy detection apparatus and methods for machine learning
US9358685B2 (en) 2014-02-03 2016-06-07 Brain Corporation Apparatus and methods for control of robot actions based on corrective user inputs
US9364950B2 (en) 2014-03-13 2016-06-14 Brain Corporation Trainable modular robotic methods
US9533413B2 (en) 2014-03-13 2017-01-03 Brain Corporation Trainable modular robotic apparatus and methods
US9987743B2 (en) 2014-03-13 2018-06-05 Brain Corporation Trainable modular robotic apparatus and methods
US9613308B2 (en) 2014-04-03 2017-04-04 Brain Corporation Spoofing remote control apparatus and methods
US9630317B2 (en) 2014-04-03 2017-04-25 Brain Corporation Learning apparatus and methods for control of robotic devices via spoofing
US9195903B2 (en) * 2014-04-29 2015-11-24 International Business Machines Corporation Extracting salient features from video using a neurosynaptic system
US9346167B2 (en) 2014-04-29 2016-05-24 Brain Corporation Trainable convolutional network apparatus and methods for operating a robotic vehicle
US9939253B2 (en) 2014-05-22 2018-04-10 Brain Corporation Apparatus and methods for distance estimation using multiple image sensors
US10194163B2 (en) 2014-05-22 2019-01-29 Brain Corporation Apparatus and methods for real time estimation of differential motion in live video
US9713982B2 (en) 2014-05-22 2017-07-25 Brain Corporation Apparatus and methods for robotic operation using video imagery
US9373058B2 (en) 2014-05-29 2016-06-21 International Business Machines Corporation Scene understanding using a neurosynaptic system
US9848112B2 (en) 2014-07-01 2017-12-19 Brain Corporation Optical detection apparatus and methods
US10115054B2 (en) 2014-07-02 2018-10-30 International Business Machines Corporation Classifying features using a neurosynaptic system
US10057593B2 (en) 2014-07-08 2018-08-21 Brain Corporation Apparatus and methods for distance estimation using stereo imagery
US9860077B2 (en) 2014-09-17 2018-01-02 Brain Corporation Home animation apparatus and methods
US9579790B2 (en) 2014-09-17 2017-02-28 Brain Corporation Apparatus and methods for removal of learned behaviors in robots
US9849588B2 (en) 2014-09-17 2017-12-26 Brain Corporation Apparatus and methods for remotely controlling robotic devices
US9821470B2 (en) 2014-09-17 2017-11-21 Brain Corporation Apparatus and methods for context determination using real time sensor data
US10055850B2 (en) 2014-09-19 2018-08-21 Brain Corporation Salient features tracking apparatus and methods using visual initialization
US9630318B2 (en) 2014-10-02 2017-04-25 Brain Corporation Feature detection apparatus and methods for training of robotic navigation
US9881349B1 (en) 2014-10-24 2018-01-30 Gopro, Inc. Apparatus and methods for computerized object identification
CN105629148B (zh) 2014-10-28 2018-08-28 国际商业机器公司 测试电路中的多个模块的测试方法和测试设备
US9431099B2 (en) * 2014-11-11 2016-08-30 Snu R&Db Foundation Neuromorphic device with excitatory and inhibitory functionalities
US9426946B2 (en) 2014-12-02 2016-08-30 Brain Corporation Computerized learning landscaping apparatus and methods
US9830981B2 (en) 2015-01-14 2017-11-28 International Business Machines Corporation Neuromorphic memory circuit using a leaky integrate and fire (LIF) line to transmit axon LIF pulse and a conductive denrite LIF line
US9717387B1 (en) 2015-02-26 2017-08-01 Brain Corporation Apparatus and methods for programming and training of robotic household appliances
US10169701B2 (en) 2015-05-26 2019-01-01 International Business Machines Corporation Neuron peripheral circuits for neuromorphic synaptic memory array based on neuron models
US10318861B2 (en) 2015-06-17 2019-06-11 International Business Machines Corporation Artificial neuron apparatus
US9840003B2 (en) 2015-06-24 2017-12-12 Brain Corporation Apparatus and methods for safe navigation of robotic devices
US10197664B2 (en) 2015-07-20 2019-02-05 Brain Corporation Apparatus and methods for detection of objects using broadband signals
US9547819B1 (en) * 2015-11-23 2017-01-17 International Business Machines Corporation Phase-change material time-delay element for neuromorphic networks
US10295972B2 (en) 2016-04-29 2019-05-21 Brain Corporation Systems and methods to operate controllable devices with gestures and/or noises
WO2017214728A1 (en) * 2016-06-14 2017-12-21 The Governing Council Of The University Of Toronto Accelerator for deep neural networks
US11055607B2 (en) * 2016-06-20 2021-07-06 International Business Machines Corporation Neural network using floating gate transistor
US10892330B2 (en) 2016-07-06 2021-01-12 International Business Machines Corporation FET based synapse network
US10423878B2 (en) 2016-09-07 2019-09-24 International Business Machines Corporation Artificial neuron apparatus
KR20180095978A (ko) * 2017-02-20 2018-08-29 에스케이하이닉스 주식회사 병렬 연결된 가변 저항기 및 트랜지스터를 가진 시냅스를 포함하는 뉴로모픽 소자
KR101878490B1 (ko) 2017-03-10 2018-07-13 만도헬라일렉트로닉스(주) 차선 인식 시스템 및 방법
US10840174B2 (en) 2017-04-12 2020-11-17 Samsung Electronics Co., Ltd. Metallic synapses for neuromorphic and evolvable hardware
KR20180116671A (ko) * 2017-04-17 2018-10-25 에스케이하이닉스 주식회사 감산기를 가진 포스트-시냅틱 뉴런을 포함하는 뉴로모픽 소자 및 뉴로모픽 소자의 시냅스 네트워크
WO2019018564A1 (en) * 2017-07-18 2019-01-24 Syntiant NEUROMORPHIC SYNTHESIZER
US10777566B2 (en) 2017-11-10 2020-09-15 Macronix International Co., Ltd. 3D array arranged for memory and in-memory sum-of-products operations
FR3074337B1 (fr) * 2017-11-30 2021-04-09 Thales Sa Reseau neuromimetique et procede de fabrication associe
US11494655B2 (en) 2017-12-08 2022-11-08 International Business Machines Corporation Random matrix hardware for machine learning
US10719296B2 (en) 2018-01-17 2020-07-21 Macronix International Co., Ltd. Sum-of-products accelerator array
US10957392B2 (en) 2018-01-17 2021-03-23 Macronix International Co., Ltd. 2D and 3D sum-of-products array for neuromorphic computing system
WO2019147859A2 (en) * 2018-01-24 2019-08-01 The Regents Of The University Of California Synaptic resistors for concurrent parallel signal processing, memory and learning with high speed and energy efficiency
US10242737B1 (en) 2018-02-13 2019-03-26 Macronix International Co., Ltd. Device structure for neuromorphic computing system
US10635398B2 (en) 2018-03-15 2020-04-28 Macronix International Co., Ltd. Voltage sensing type of matrix multiplication method for neuromorphic computing system
US20190378878A1 (en) * 2018-06-11 2019-12-12 Cyberswarm, Inc. Synapse array
US11687766B2 (en) * 2018-06-19 2023-06-27 Qualcomm Incorporated Artificial neural networks with precision weight for artificial intelligence
US10664746B2 (en) 2018-07-17 2020-05-26 Macronix International Co., Ltd. Neural network system
US11138497B2 (en) 2018-07-17 2021-10-05 Macronix International Co., Ltd In-memory computing devices for neural networks
US11056185B2 (en) 2018-10-12 2021-07-06 International Business Machines Corporation Apparatus for deep learning operations on resistive crossbar array
US11636325B2 (en) 2018-10-24 2023-04-25 Macronix International Co., Ltd. In-memory data pooling for machine learning
US11562229B2 (en) 2018-11-30 2023-01-24 Macronix International Co., Ltd. Convolution accelerator using in-memory computation
US10672469B1 (en) 2018-11-30 2020-06-02 Macronix International Co., Ltd. In-memory convolution for machine learning
US11444207B2 (en) 2018-12-12 2022-09-13 International Business Machines Corporation Lithium drifted thin film transistors for neuromorphic computing
US11934480B2 (en) 2018-12-18 2024-03-19 Macronix International Co., Ltd. NAND block architecture for in-memory multiply-and-accumulate operations
US11119674B2 (en) 2019-02-19 2021-09-14 Macronix International Co., Ltd. Memory devices and methods for operating the same
US10909443B2 (en) * 2019-02-25 2021-02-02 Globalfoundries Inc. Neuromorphic circuit structure and method to form same
US11386320B2 (en) 2019-03-06 2022-07-12 International Business Machines Corporation Magnetic domain wall-based non-volatile, linear and bi-directional synaptic weight element
US10783963B1 (en) 2019-03-08 2020-09-22 Macronix International Co., Ltd. In-memory computation device with inter-page and intra-page data circuits
US11132176B2 (en) 2019-03-20 2021-09-28 Macronix International Co., Ltd. Non-volatile computing method in flash memory
US10910393B2 (en) 2019-04-25 2021-02-02 Macronix International Co., Ltd. 3D NOR memory having vertical source and drain structures
KR102427975B1 (ko) * 2020-01-09 2022-08-01 포항공과대학교 산학협력단 트랜지스터로 가중치를 조절할 수 있는 컨덕턴스 기반 순차 행렬 곱셈 뉴럴 네트워크
FR3106681B1 (fr) * 2020-01-24 2022-05-06 Commissariat Energie Atomique Architecture neuromorphique
US11737274B2 (en) 2021-02-08 2023-08-22 Macronix International Co., Ltd. Curved channel 3D memory device
US11916011B2 (en) 2021-04-14 2024-02-27 Macronix International Co., Ltd. 3D virtual ground memory and manufacturing methods for same
US11710519B2 (en) 2021-07-06 2023-07-25 Macronix International Co., Ltd. High density memory with reference memory using grouped cells and corresponding operations

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6009015A (en) * 1998-05-08 1999-12-28 Sony Corporation Program-verify circuit and program-verify method
US7075827B2 (en) * 2000-01-07 2006-07-11 Nippon Telegraph And Telephone Corporation Function reconfigurable semiconductor device and integrated circuit configuring the semiconductor device
EP1843395A2 (en) * 2006-04-07 2007-10-10 Qimonda AG Memory having storage locations within a common volume of phase change material
EP2117058A1 (en) * 2008-05-08 2009-11-11 Macronix International Co., Ltd. Phase change device having two or more substantially amorphous regions in high resistance state

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5220641A (en) * 1988-10-11 1993-06-15 Kabushiki Kaisha Toshiba Multi-layer perceptron circuit device
JP2752109B2 (ja) 1988-11-15 1998-05-18 株式会社東芝 集積回路及び半導体装置
US5083285A (en) * 1988-10-11 1992-01-21 Kabushiki Kaisha Toshiba Matrix-structured neural network with learning circuitry
JPH02178960A (ja) 1988-12-29 1990-07-11 Sharp Corp 神経回路装置
JPH038354A (ja) 1989-06-06 1991-01-16 Toshiba Corp 神経回路網半導体装置
US5422982A (en) * 1991-05-02 1995-06-06 Dow Corning Corporation Neural networks containing variable resistors as synapses
US5479579A (en) * 1992-09-04 1995-12-26 The United States Of America As Represented By The Administrator Of The National Aeronautics And Space Administration Cascaded VLSI neural network architecture for on-line learning
US5781702A (en) * 1995-06-07 1998-07-14 Univ South Western Hybrid chip-set architecture for artificial neural network system
US5806054A (en) * 1997-02-14 1998-09-08 National Semiconductor Corporation Neuron MOSFET module structure for binary logic circuits
US6829598B2 (en) * 2000-10-02 2004-12-07 Texas Instruments Incorporated Method and apparatus for modeling a neural synapse function by utilizing a single conventional MOSFET
TWI251166B (en) * 2001-11-26 2006-03-11 Expl Of Next Generation Co Ltd Synapse element with learning function and semiconductor integrated circuit device including the synapse element
WO2008072029A2 (en) * 2002-02-12 2008-06-19 Cellectricon Ab Systems and methods for rapidly changing the solution environment around sensors
US7426501B2 (en) * 2003-07-18 2008-09-16 Knowntech, Llc Nanotechnology neural network methods and systems
KR101438469B1 (ko) 2007-12-05 2014-09-05 휴렛-팩커드 디벨롭먼트 컴퍼니, 엘.피. 하이브리드 마이크로스케일-나노스케일 뉴로모픽 집적 회로
US8275728B2 (en) * 2009-11-05 2012-09-25 The United States Of America As Represented By The Secretary Of The Air Force Neuromorphic computer
US9269042B2 (en) * 2010-09-30 2016-02-23 International Business Machines Corporation Producing spike-timing dependent plasticity in a neuromorphic network utilizing phase change synaptic devices

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6009015A (en) * 1998-05-08 1999-12-28 Sony Corporation Program-verify circuit and program-verify method
US7075827B2 (en) * 2000-01-07 2006-07-11 Nippon Telegraph And Telephone Corporation Function reconfigurable semiconductor device and integrated circuit configuring the semiconductor device
EP1843395A2 (en) * 2006-04-07 2007-10-10 Qimonda AG Memory having storage locations within a common volume of phase change material
EP2117058A1 (en) * 2008-05-08 2009-11-11 Macronix International Co., Ltd. Phase change device having two or more substantially amorphous regions in high resistance state

Cited By (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10713561B2 (en) 2012-09-14 2020-07-14 International Business Machines Corporation Multiplexing physical neurons to optimize power and area
CN104641385B (zh) * 2012-09-14 2017-03-01 国际商业机器公司 神经核心电路及为多个神经元保存神经元属性的方法
CN104641385A (zh) * 2012-09-14 2015-05-20 国际商业机器公司 神经核心电路
CN105122278A (zh) * 2013-03-15 2015-12-02 Hrl实验室有限责任公司 神经网络及编程方法
US9852006B2 (en) 2014-03-28 2017-12-26 International Business Machines Corporation Consolidating multiple neurosynaptic core circuits into one reconfigurable memory block maintaining neuronal information for the core circuits
CN106796669A (zh) * 2014-10-30 2017-05-31 国际商业机器公司 神经形态突触
CN106796669B (zh) * 2014-10-30 2019-06-14 国际商业机器公司 神经形态突触电路和神经形态系统
CN104701309A (zh) * 2015-03-24 2015-06-10 上海新储集成电路有限公司 三维堆叠式神经元装置及制备方法
CN104701309B (zh) * 2015-03-24 2017-10-13 上海新储集成电路有限公司 三维堆叠式神经元装置及制备方法
WO2020079514A1 (en) * 2018-10-15 2020-04-23 International Business Machines Corporation Linearly weight updatable cmos synaptic array without cell location dependence
US10672471B2 (en) 2018-10-15 2020-06-02 International Business Machines Corporation Linearly weight updatable CMOS synaptic array without cell location dependence
GB2593081A (en) * 2018-10-15 2021-09-15 Ibm Linearly weight updatable CMOS synaptic array without cell location dependence
GB2593081B (en) * 2018-10-15 2022-07-13 Ibm Linearly weight updatable CMOS synaptic array without cell location dependence
WO2021092901A1 (zh) * 2019-11-15 2021-05-20 江苏时代全芯存储科技股份有限公司 类神经电路以及运作方法
US11443177B2 (en) 2019-11-15 2022-09-13 Jiangsu Advanced Memory Technology Co., Ltd. Artificial neuromorphic circuit and operation method
US11468307B2 (en) 2019-11-15 2022-10-11 Jiangsu Advanced Memory Technology Co., Ltd. Artificial neuromorphic circuit and operation method
US11551070B2 (en) 2019-11-15 2023-01-10 Jiangsu Advanced Memory Technology Co., Ltd. Artificial neuromorphic circuit and operation method
US11580370B2 (en) 2019-11-15 2023-02-14 Jiangsu Advanced Memory Technology Co., Ltd. Artificial neuromorphic circuit and operation method

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