CN102388453A - 容限及故障安全设计的健全的esd保护电路、方法、及设计结构 - Google Patents
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Abstract
公开一种容限及故障安全设计的健全的ESD保护电路、方法与设计结构。电路(200)包括中间结控制电路(250)，其在ESD事件期间截断堆叠NFET静电放电(ESD)保护电路(焊盘215、接地220、顶部NFET 225、底部NFET 230、顶部电阻235、与底部电阻240)的顶部NFET(225)。
Description
技术领域
本发明涉及一种集成电路的静电放电保护(ESD)，更具体地涉及一种容限与故障安全设计的健全的ESD保护电路、方法与设计结构。
背景技术
静电放电(ESD)事件可导致极高的电流，流过芯片内的半导体装置，造成装置结、栅极氧化物与永久性损坏的其它相似结构。在包括各种制作过程、测试与封装步骤的芯片制造期间，传统的方法与结构可用来提供ESD保护。然而，在高电压应用(例如，在用户环境与场的使用)下的ESD保护仍是颇受关注的议题。
随着缩放技术(technology scaling)而导致的装置尺寸的减小，针对CMOS集成电路实现防止静电放电(ESD)的足够保护变得愈来愈具有挑战性。缩放技术导致在CMOS电路中非常低的击穿电压(breakdownvoltage)。例如，在90nm节点，对于短持续期间的瞬时应力，这些崩溃电压降低至10V以下；上述现象典型地发生于充电装置模型(CDM)放电中。同时，IC技术的进展使得电路密度增加，如此导致用作芯片外连接(即用作芯片输入/输出(I/O)与用作向芯片提供电源与接地)的焊盘(pad)的数量相应增加。
此外，虽然栅极氧化物变得愈薄且愈难以保护，但是与旧有装置的兼容需求保持不变。如此将设计窗口限制在更小尺寸范围。与旧有装置兼容需要使用目前技术支持的芯片(例如2.5V的装置)与使用旧有技术的芯片(例如5V的装置)通信。
一般而言，较新的、较低电压的ESD NFET不能用来保护较旧的、较高电压容限或故障安全的I/O设计。在这些情况下，当处理较高的跨接于被保护装置的电压时，需要堆叠的NFET和旧有设计兼容。然而，使用堆叠的2.5V的ESD NFET来处理5V操作(例如，当和旧有装置交互时)遭遇可靠度问题与不足够的ESD保护级别。此外，传统的硅化NFET对抗ESD并非足够健全且在电阻稳定方面需要更多芯片区域以安全地处理ESD的电流。基于上述，针对次微米技术制造的设计，向后兼容性(例如5V容限的I/O)与消费性电子器件的ESD不良效应需要新的解决方案。
因此，在此技术领域中，需要克服上述的缺陷与限制。
发明内容
本发明的一方面，一种电路，包括：中间结控制电路，其在ESD事件期间，截断堆叠NFET静电放电(ESD)保护电路的顶部NFET。
本发明的另一方面，一种电路，包括：串联于I/O焊盘与接地之间的顶部NFET与底部NFET。在ESD事件期间，中间结控制电路也用于截断此顶部NFET。
本发明的另一方面，一种提供静电放电保护的方法，包括：在ESD期间，通过将堆叠NFET ESD保护电路的顶部NFET与底部NFET之间的中间结偏置为实质上和该顶部NFET的栅极相同的电压来截断该顶部NFET。
本发明的另一方面，提出一种有形机器可读介质中实现的设计结构，用于设计、制造、或测试集成电路。该设计结构包括本发明的结构和方法。
附图说明
本发明可参照多个附图，通过本发明的示例性实施例的非限制性实例，在以下实施方式中描述。
图1示出一种堆叠MOSFET保护电路；
图2至图4示出堆叠MOSFET保护电路的半导体结构；
图5示出本发明实施例的一种针对一堆叠MOSFET保护电路的测试结构；
图6示出本发明实施例的通过使用图5的测试结构而获得的数据；
图7至图9示出本发明实施例的包括中间结控制电路的ESD保护电路；以及
图10为使用于半导体设计、制造和/或测试的设计过程的流程图。
具体实施方式
本发明涉及集成电路的ESD保护，更具体地涉及5V容限与故障安全设计的健全的2.5V静电放电保护结构以及方法。在实施例中，提供中间结控制电路以于ESD事件期间控制堆叠MOSFET保护电路的至少一个MOSFET的状态。具体地，在正常操作期间(例如，除了ESD事件期间的操作)，中间结控制电路容许顶部MOSFET(例如更邻近焊盘的MOSFET)处于接近数字Vdd(例如DVdd)的电位以及容许底部MOSFET(例如更邻近接地的MOSFET)连接至接地。在另一方面，在ESD事件期间，中间结控制电路造成顶部栅极截断，所以提供提升的ESD性能。或者，在ESD事件期间，中间结控制电路也可控制底部栅极而使其部分地开启，以对于堆叠栅极电路更进一步地提升ESD性能。此外，一个或多个二极管可被提供于中间结控制电路以精细调节在ESD事件期间供应的电压。通过这样的方式，本发明的方案针对堆叠MOSFET提供提升的ESD性能。
图1示出一种堆叠MOSFET保护电路10。本发明于此仅针对包括N通道的MOSFET(NFET)的堆叠MOSFET保护电路作说明。然而，本发明并非限定于NFET。请参考图1，堆叠MOSFET保护电路10包括I/O焊盘15、接地20、顶部NFET 25与底部NFET 30。顶部电阻35配置于焊盘15与顶部NFET 25之间，底部电阻40配置于底部NFET 30与接地20之间。焊盘15、顶部电阻35与顶部NFET 25，以及底部NFET 30、底部电阻40与接地20的串联配置可已知为堆叠MOSFET保护电路(也可称为堆叠NFET保护电路或堆叠NFET ESD保护电路等等)。就5V操作而言，顶部NFET 25与底部NFET 30分别为2.5V NFET，本发明并非限定这些装置具有这样特定的电压，且被设计为不同的电压的其它装置也视为在本发明的范围内。
如图1所示，顶部NFET 25的栅极连接至数字Vdd(DVdd)，其对应于外部逻辑电源。然而，在ESD事件期间，各个NFET 25、30的开/关状态是无法控制的。在上述的配置中，在针对5V容限设计的正常电路操作期间(例如，当DVdd被提供至操作电压时)堆叠MOSFET保护电路10操作良好，但是，在针对5V故障安全设计的期间(例如，当DVdd未被供电或低至0V时)堆叠MOSFET保护电路10操作不佳。此外，当输出级共享与ESD保护装置相似的拓朴时，堆叠MOSFET保护电路10的ESD性能较差。
图2至图4为对应于图1的堆叠MOSFET保护电路10的一种半导体结构的典型配置的俯视示意图。在图2至图4中，栅极55对应于顶部NFET25的栅极且栅极60对应于底部NFET 30的栅极。有源区65是晶体管的有源区。此外，第一硅化物块75对应于顶部电阻35，且第二硅化物块80对应于底部电阻40。
就堆叠场效晶体管而言，图2的栅极硅化(GS)结构是最一般的设计配置。图3示出一种部分栅极非硅化结构(部分GNS)，其中第一硅化物块75部分延伸至栅极55的上方。图4示出一种GNS结构，其中第一与第二硅化物块75、80覆盖栅极55、60以及栅极55、60之间的空间(例如，中间结)。与图2的GS结构相比，图3的部分GNS结构与图4的GNS结构具有较佳的ESD性能。然而，很不利的是，位于栅极上方的硅化物块会增加栅极电阻，降低装置的整体速度。因此，就图1的电路10的自我保护的配置而言，阻碍中间结的硅化物并非为较佳的选择。
具有图1至图4所示的配置的芯片内部的装置的速度与ESD性能是无法兼得。因此，为了检测堆叠NFET保护电路内的控制NFET的开/关状态的效应，本发明的实施例包括图5所示的测试电路100。测试电路100包括堆叠NFET，其具有阻性网络，连接至堆叠NFET的不同的栅极。更具体地，测试电路100包括焊盘115、接地120、顶部NFET 125、底部NFET 130、顶部漏极电阻135与底部源极电阻140，其可相似于关于图1描述的焊盘15、接地20、NFET 25、NFET 30、电阻35与电阻40。
测试电路100也包括分压器150，其包括具有电阻值R1的第一电阻155与具有电阻值R2的第二电阻160。测试电路100还包括开关(switch)165。分压器150与开关165操作以施加焊盘电压(例如VPAD)的一部分于NEFT 125(或130)的其中一个，且NEFT 130(或125)的另一个接地。例如，施加于这些栅极的其中一个的电压等于焊盘电压乘以R2/(R1+R2)，且另一栅极接地。通过施加测试人体模型电压(HBM)于焊盘115，测试电路100能被用来评估控制NFET 125、130的各个开/关状态对于电路的ESD性能所产生的效应。
图6为通过使用图5的测试电路100而经验获得的数据的示意图。第一轴175代表测试电路100故障的电压且对应于施加于焊盘115的电压值(例如VPAD)。第二轴180代表焊盘电压(VPAD)的比例值(例如，从0.0至1.0)，其经由分压器150与开关165而施加于NFET 125与130其中一个的栅极。
第一数据标示185对应于接地的底部栅极(例如底部NFET130)且顶部栅极(例如顶部NFET125)为焊盘电压(VPAD)的一部分的情况。所以，例如，如同数据点185a所示，当底部栅极为接地且顶部栅极为焊盘电压的0％时，测试电路100在焊盘电压为2500V左右故障。同理，如同数据点185b所示，当底部栅极为接地且顶部栅极为焊盘电压的50％左右时，测试电路100在3700V左右故障。此外，如同数据点185c所示，当底部栅极为接地且顶部栅极为焊盘电压的100％左右时，测试电路100在1000V左右故障。
第二数据标示190对应于接地的顶部栅极(例如顶部NFET125)且焊盘电压(VPAD)的一部分施加于底部栅极(例如底部NFET130)。所以，例如，如同数据点190a所示，当顶部栅极为接地且底部栅极为焊盘电压的0％时，测试电路100在焊盘电压为2500V左右故障。同理，如同数据点190b所示，当顶部栅极为接地且底部栅极为焊盘电压的25％左右时，测试电路100在3900V左右故障。此外，如同数据点190c所示，当顶部栅极为接地且底部栅极为焊盘电压的75％左右时，测试电路100在4000V左右故障。
从图6所示的经验数据可知，为了提升ESD性能，在ESD事件期间，顶部NFET应该截断(例如接地)。甚至为了更加提升ESD性能，在ESD事件期间，顶部NFET应该截断且底部NFET应该部分地开启。此外，为了正常的电路操作(例如非ESD发生时)，顶部栅极应该处于接近DVdd的电位(potential)，然而底部栅极为接地。这些较佳的操作状态在此的前并未被了解。
图7示出本发明实施例的保护电路200。在实施例中，保护电路200包括焊盘215、接地220、顶部NFET 225、底部NFET 230、顶部电阻235、与底部电阻240，其可相似于关于图1描述的焊盘15、接地20、NFET 25、NFET 30、电阻器35与电阻器40。在实施例中，保护电路200也包括中间结控制电路250，其在ESD事件期间操作以控制顶部NFET 225的开/关状态。更具体地，如同于此更为详尽的描述所示，在ESD事件期间，中间结控制电路250操作以截断顶部NFET 225，所以在正常操作期间中间结控制电路250允许顶部NFET 225处于接近DVdd的电位且底部NFET240为接地。在此方式的下，与传统堆叠NFET保护电路相比，保护电路200提供提升的ESD性能。
在实施例中，中间结控制电路250包括到Vdd(例如内部逻辑电源、模拟Vdd等等)与DVdd(例如数字I/O连接电源)的连接。根据本发明实施例，此Vdd净电压可用来决定ESD事件发生的时间。例如，在ESD放电至此焊盘的管脚期间，Vdd典型地具有零数值(例如低、接地等等)；然而，在正常操作期间，Vdd典型地具有高数值(例如装置的额定电压)。在实施例中，电平偏移器(未示出)可用来调整相对于DVdd的Vdd的电平。电平偏移器的使用为本领域技术人员所已知，故于此不再赘述。
根据本发明实施例，中间结控制电路250包括逆变器265。在实施例中，Vdd电压被施加于逆变器265的输入端。逆变器265例如包括NFET 270与PFET 275。逆变器265的输出被施加于控制开关280的栅极。在实施例中，控制开关280为NFET，其在高电压(例如额定电压)施加于控制开关280的栅极时为闭合，且在低电压(例如为零)施加于控制开关280的栅极时为打开。控制开关280的输入连接至DVdd，然而控制开关280的输出连接至中间结285，其位于保护电路200的顶部NFET 225与底部NFET 230之间。因此，当控制开关280为闭合时，中间结285被偏置至DVdd。在实施例中，中间结285电连接至顶部NFET 225的源极连接290，且DVdd连接至顶部NFET 225的栅极295。
在操作状态下，在ESD事件期间，DVdd净值从二极管和/或寄生电容而被部分地充电。当在ESD事件期间Vdd的数值为低(例如为0)时，逆变器265的输入也为低，如此导致逆变器265的输出为高，进而闭合开关280。当控制开关280为闭合时，中间结285(且因此，顶部NFET源极连接处290)被偏置至实质上和顶部NFET栅极295相同的电压(例如DVdd)。这样会截断顶部NFET 225，且根据图6的数据，此为较佳状态。当ESD事件期间顶部NFET 225为截断时，根据已知的突崩击穿与突返(snapback)现象，ESD电压通过寄生双极性结晶体管而经由顶部NFET225被传导。
在另一方面，在正常操作期间(例如，非ESD事件期间)，Vdd的数值为高(例如额定电压)，如此导致逆变器265的输出为低(例如0)，进而打开控制开关280。随着控制开关280为打开，中间结控制电路250不会偏置中间结285。相反地，在正常操作期间，中间结285被允许浮动(例如，不被中间结控制电路250偏置至DVdd)。同样在正常操作期间，顶部NFET 225的栅极被偏置至DVdd，然而，底部NFET 240连接至接地220。
在实施例中，如同图8所示，一个或多个二极管300可插入在DVdd来源与中间结控制电路250之间。在ESD事件期间，此一个或多个二极管300选择性地被用来精细调节供应给中间结控制电路250的电压。此一个或多个二极管300的数量和/或大小(例如电压降的量)可依据系统的期望终端使用而有所选择。例如，三个二极管300示出于图8，然而本发明并非限定于这样的数目，任何二极管300的数量都可被使用。
图9示出在ESD事件期间用来控制顶部NFET 225与底部NFET 230两者的开/关状态的中间结控制电路250’的一种配置。在图9中，相同的标号参照上述图7所讨论过的相同的构件。在实施例中，中间结控制电路250’包括额外的开关305，其连接于逆变器265的输出与底部NFET 230的栅极之间。开关305可相似于上述的控制开关280。
因此，当在ESD事件期间Vdd为低时，逆变器265的输出为高，其闭合开关280与305。当控制开关280为闭合时，中间结285被偏置至和顶部NFET 225的栅极相同的电压(例如DVdd)，所以截断顶部NFET 225。此外，当开关305为闭合时，DVdd被施加于底部NFET 230的栅极，所以开启底部NFET 230。在这样的方式的下，在ESD事件期间，中间结控制电路250’操作以截断顶部NFET 225且开启底部NFET 230，根据图6所示，在ESD事件期间，上述即为较佳状态。在另一方面，在正常操作期间(例如非ESD事件期间)，由于Vdd的高电位状态，开关280与305为打开，使得中间结控制电路250’不偏置于中间结285或底部NFET 230的栅极。
本方法的实践可用来针对5V容限与故障安全的设计而提供健全的2.5V ESD保护电路。针对5V容限/故障安全的I/O，本发明的实践可用来增进HBM ESD保护电平至2500V。同样地，上述的实践能够用来针对自我保护与非自我保护的I/O的输出配置。此外，实施例所提供的提升的ESD性能不需要位于堆叠装置的栅极之间的额外的硅化物块区域，所以可提供较小的足印(foot print)与I/O大小。另外，实施例可被实践而不需要额外的过程改变(例如，不需要额外的光罩、额外的掺杂等等)。此外，可调谐的控制电压通过所选择的二极管而允许使用于其它的输出配置。
图10示出多个设计结构，其包括输入设计结构920，设计结构920较佳地被设计过程910所处理。设计结构920可为被设计过程910所产生与处理的逻辑仿真设计结构，以产生硬件装置的逻辑等价功能性代表。设计结构920也可或选择性地包括数据和/或程序指令，当数据和/或程序指令被设计过程910所处理时，数据和/或程序指令产生硬件装置的物理结构的功能性代表。不论代表功能的和/或结构的设计特征，设计结构920可通过使用例如由核心开发者/设计者实现的电子计算机辅助设计(ECAD)而被产生。当设计结构920被编码于机器可读数据传输、栅极阵列或存储介质时，设计结构920可于设计过程910中被一个或多个硬件和/或软件模块所存取与处理，以仿真或以其它方式功能性地代表电子组件、电路、电子或逻辑模块、设备、装置或系统，例如示出于图8至10的诸如此类。就其本身而言，设计结构920可包括文件或其它的数据结构，其包括人类和/或机器可读的原代码、编译结构与计算机可执行的程序代码结构。当这些文件或其它的数据结构被设计或仿真数据处理系统所处理时，这些文件或其它的数据结构功能性地仿真或以其它方式代表电路或其它硬件逻辑设计的层级。这样的数据结构可包括硬件描述语言(HDL)设计实体或其它遵守和/或兼容于低级HDL设计语言(例如Verilog与VHDL)和/或高级设计语言(例如C或C++)的数据结构。
设计过程910较佳地采用与合并硬件和/或软件模块，以合成、转译或其它方式处理图8至10所示的组件、电路、装置或逻辑结构的设计/仿真功能性等价物，进而产生网表(netlist)980，其可包括例如设计结构920的设计结构。网表980例如包括编译过的或其它处理过的数据结构，其代表线路、分离的组件、逻辑门、控制电路、I/O装置、模型等等的列表，此列表描述集成电路设计中和其它构件与电路的连接关系。网表980可通过迭代过程(iterative process)而被合成处理，其中网表980被再次或多次合成处理，依据针对装置的设计规格与参数而定。如同在此所描述的其它设计结构类型，网表980可存储于机器可读的数据存储介质或被编程至可编程栅极阵列。此介质可为非挥发性存储介质，例如磁性或光学磁盘装置，可编程栅极阵列、微型快闪或其它闪存。此外，或者选择性地，介质可为系统或高速缓存、缓冲空间、或者电性或光学传导装置与工具，其中数据封包可通过因特网或其它合适的网络工具被传输且立即存储于上述电性或光学传导装置与工具。
设计过程910可包括硬件与软件模块，以处理多种输入数据结构类型，其包括网表980。对于给定的制造技术(例如不同技术节点，32nm、45nm、90nm等等)，这样的数据结构类型可例如存在于库构件930并且包括一组共同使用的构件、电路与装置，其包括模型、布局与符号表征。此数据结构类型可还包括设计规格940、特征数据950、确认数据960、设计规则970与测试数据文件985，且测试数据文件985可包括输入测试型态、输出测试结果与其它测试信息。设计过程910可例如还包括标准机械设计过程，例如应力分析、热力分析、机械事件模拟、针对例如为铸造、模制、压铸成型等等的操作的过程模拟。机械设计领域的技术人员能够理解使用在设计过程910的可能的机械设计工具与的应用的范围，而不会背离本发明的精神与范围。设计过程910也可包括模块，以实行标准电路设计过程，例如时序分析、确认、设计规则的检查、安置与路由操作等等。
设计过程910采用与合并逻辑的与实体的设计工具，例如HDL编译器与仿真模型建立工具，以与所述的这些支持数据结构的一部分或整体以及任何额外的机械设计或数据(若可应用)一起处理设计结构920，进而产生第二设计结构990。设计结构990以数据格式存在于存储介质或可编程栅极阵列，此数据格式(例如用来存储或呈现这样的机械设计结构而以IGES、DXF、Parasolid XT、JT、DRG或其它适合形式而存储的信息)用来和机械装置与结构的数据作交换。相似于设计结构920，设计结构990较佳地包括一个或多个文件、数据结构，或其它计算机编码的数据或指令，其存于传输或数据存储介质且当被ECAD系统处理时会产生本发明的一个或多个图8至图10所示的实施例的逻辑性或其它功能性等价物形式。在一实施例中，设计结构990可包括编译的且可执行的HDL仿真模型，其功能性地仿真图8至图10所示的装置。
设计结构990也可采用一种数据格式(其用来和集成电路的布局数据作交换)和/或符号数据格式(例如用来存储这样的设计数据结构而以GDSII(GDS2)、GL1、OASIS、地图文件、或其它适合格式而存储的信息)。设计结构990可包括以下信息，例如符号数据、地图文件、测试数据文件、设计内容文件、制造数据、布局参数、线路、金属层、通道、形状、经由生产线发送的数据，以及任何其它被制造者或其它设计者/发展者要求的数据，以产生图8至图10所示的上述的装置或结构。设计结构990可接着进行至层级995，举例而言，在层级995那里，设计结构990：进行投片(tape-out)、被发放去制造、被发放至光罩室、被送至其它设计室、被送回至顾客，等等。
上述的方法和/或设计结构用于集成电路芯片的制作。所产出的集成电路芯片能以原始晶圆的形式(即，具有多个未封装芯片的单一晶圆)、裸晶(bare die)的形式或被封装完成的形式而被制造者分配。就被封装完成的形式而言，芯片是被安置在单一芯片封装体(例如为塑料承载器，其具有固定于主机板的引脚(lead)，或是其它高级承载器)内，或者在多芯片封装体(例如陶瓷承载器，其具有表面互联与嵌入互联的其中任一个或其中两者)内。在任何情况下，芯片接着和其它芯片、分离的电路构件，和/或其它信号处理装置集成，而作为中间产品(例如主机板)或终端产品的一部分。终端产品可为任何包括集成电路芯片的产品。
以上所用的专门用语仅是为了描述特定的实施例且并非用以限定本发明。于此所使用的单数形式，其也意涵也包括多数形式，除非本文上下文中有清楚地限定指示。也必须理解的是，在说明书中所使用的包括和/或包含的词汇详细指定所提及的特征、完整的事物、步骤、操作、构件、和/或组件，但是并未排除其它单一或更多的特征、完整的事物、步骤、操作、构件、组件，和/或群组的出现或附加。
如果对应的结构、工具、行动、与所有方法或步骤与功能构件的相等物出现在后述的权利要求，则其包括任何结构、工具或行动，以实行与其它明确主张的构件所结合的功能。本发明的叙述是为了举例与描述，而非意图穷尽或限定本发明所揭示的形式。任何为本领域技术人员所明显可理解的修改或变化仍在本发明的精神与范围内。所选择与所描述的实施例是为了对于本发明的原则与实施的应用作最好的解释，且让本领域其他技术人员能够理解本发明以基于特殊使用的需求而进行不同修改的多种实施例。
Claims (25)
1.一种电路，包括：
中间结控制电路，其在静电放电(ESD)事件期间，截断堆叠NFET ESD保护电路的顶部NFET。
2.如权利要求1所述的电路，其中该堆叠NFET ESD保护电路包括串联在I/O焊盘与接地之间的该顶部NFET与底部NFET。
3.如权利要求2所述的电路，其中该堆叠NFET ESD保护电路包括：
顶部电阻，串联于该I/O焊盘与该顶部NFET之间；
底部电阻，串联于该底部NFET与该接地之间；以及
中间结，在该顶部NFET与该底部NFET之间，其中该中间结连接至该顶部NFET的源极。
4.如权利要求3所述的电路，其中该中间结控制电路通过将该中间结偏置为实质上和该顶部NFET的栅极相同的电压来截断该顶部NFET。
5.如权利要求4所述的电路，其中，在除了ESD事件的操作期间，该中间结控制电路允许该中间结浮动。
6.如权利要求1所述的电路，其中该中间结控制电路包括：
逆变器，具有第一电压作为输入；以及
开关，具有该逆变器的输出作为开关输入，其中该开关的输出连接至该堆叠NFET ESD保护电路的该顶部NFET与底部NFET之间的中间结。
7.如权利要求6所述的电路，其中该中间结连接至该顶部NFET的源极。
8.如权利要求7所述的电路，其中：
当该第一电压是低状态时，该开关为闭合；
当该开关为闭合时，该中间结与该顶部NFET的栅极接收第二电压；
当该第一电压是高状态时，该开关为打开；以及
当该开关是打开时，该中间结被允许浮动。
9.如权利要求8所述的电路，其中：
该第一电压为Vdd；以及
该第二电压为DVdd。
10.如权利要求6所述的电路，其中：
该中间结控制电路包括第二开关；
该第二开关的输入连接至该逆变器的该输出；以及
该第二开关的输出连接至该堆叠NFET ESD保护电路的该底部NFET的栅极。
11.如权利要求10所述的电路，其中在ESD事件期间，该中间结控制电路开启该底部NFET。
12.如权利要求6所述的电路，其中该中间结控制电路还包括至少一个二极管，其在ESD事件期间调整DVdd，所述至少一个二极管位于DVdd来源与该逆变器与该开关之间。
13.一种电路，包括：
堆叠NFET ESD保护电路，其包括串联于I/O焊盘与接地之间的顶部NFET与底部NFET；以及
中间结控制电路，其在ESD事件期间，截断该顶部NFET。
14.如权利要求13所述的电路，其中在ESD事件期间，该中间结电路至少部分地开启该底部NFET。
15.如权利要求13所述的电路，其中：
该中间结控制电路包括逆变器与开关；
该逆变器的输入连接至第一电源；
该逆变器的输出连接至该开关的栅极；
该开关的输入连接至第二电源；
该顶部NFET的栅极连接至该第二电源；以及
该开关的输出通过该顶部NFET与该底部NFET之间的中间结而连接至该顶部NFET的源极。
16.如权利要求15所述的电路，其中：
该中间结控制电路包括第二开关；
该第二开关的栅极连接至该逆变器的该输出；
该第二开关的输入连接至该第二电源；以及
该第二开关的输出连接至该底部NFET的栅极。
17.如权利要求15所述的电路，还包括至少一个二极管，配置于该第二电源与该中间结控制电路之间。
18.如权利要求15所述的电路，其中：
该第一电源为Vdd；以及
该第二电源为DVdd。
19.一种提供静电放电保护的方法，包括：
在ESD事件期间，通过将堆叠NFET ESD保护电路的顶部NFET与底部NFET之间的中间结偏置为实质上和该顶部NFET的栅极相同的电压来截断该顶部NFET。
20.如权利要求19所述的方法，还包括在ESD事件期间，开启该底部NFET。
21.如权利要求18所述的方法，还包括使用至少一个二极管调谐该电压。
22.一种有形机器可读介质中实现的设计结构，用于设计、制造、或测试集成电路，该设计结构包括：
中间结控制电路，其在ESD事件期间，截断堆叠NFET静电放电(ESD)保护电路的顶部NFET。
23.如权利要求22所述的设计结构，其中该设计结构包括网表。
24.如权利要求22所述的设计结构，其中该设计结构作为用于集成电路的布局数据的交换的数据格式存在于存储介质上。
25.如权利要求22所述的设计结构，其中该设计结构存在于可编程栅极阵列。
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