CN101930973B - 静电放电结构及其制造方法 - Google Patents
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Abstract
本发明提供具有与晶片通孔结构的连接的静电放电(ESD)结构及其制造方法。该结构包括被串联电连接到晶片通孔的静电放电(ESD)网络。更具体地，ESD电路包括接合衬垫和位于该接合衬垫下方的ESD网络。该ESD电路还包括晶片通孔结构，该晶片通孔结构被直接串联电连接到ESD网络且还被电连接到VSS。
Description
技术领域
本发明一般地涉及静电放电(ESD)结构及其制造方法，更具体地，涉及具有与晶片通孔结构的连接的ESD结构及其制造方法。
背景技术
静电放电(ESD)事件是半导体器件中的常见问题。例如，集成电路封装的一个或多个引脚的ESD事件可损伤或破坏半导体器件。更具体地，与ESD相关的失效呈现为多种方式，例如，结泄露、短路或烧毁；电介质开裂；电阻器-金属界面开裂；以及电阻器/金属熔化，等等。例如，这些失效在诸如具有薄栅极氧化物的MOS器件的敏感器件中尤其如此。
在集成电路中存在三种主要的ESD模型。这些模型包括人体模型(HBM)、充电器件模型(CDM)和机器模型(MM)。HBM模拟当带正电势或负电势的人接触处于不同电势的集成电路时的ESD事件。另一方面，CDM模拟当器件充电至特定电势且与处于不同电势的导电表面接触时发生的ESD事件。MM模拟当设备或工具的一部分与处于不同电势的器件接触时发生的ESD事件。
为了防止ESD发生，将ESD器件与半导体器件一起形成且连接到这些半导体器件，以保护器件。这些ESD器件用于吸收静电放电且使其接地，以避免损伤或破坏半导体器件。然而，ESD器件典型地是非常大的器件，其利用芯片上的宝贵空间。在当前技术中，特别是在90nm和更低的节点，由于这样的芯片空间非常珍贵，这带来问题。并且，已知的ESD器件在ESD事件期间由于薄的下穿式连接(underpass connection)而具有失效的倾向。
因此，在现有技术中存在克服上述缺点和限制的需要。
发明内容
在本发明的第一方面中，一种结构包括串联且电连接到晶片通孔的静电放电(ESD)网络。
在本发明的另一方面中，一种ESD电路包括接合衬垫和位于所述接合衬垫之下的ESD网络。所述ESD电路还包括晶片通孔结构，所述晶片通孔结构直接串联电连接到所述ESD网络且还电连接到VSS。
在本发明的又一方面中，一种制造ESD网络的方法包括：在级间电介质层上方形成接合衬垫；在所述级间电介质层中形成在所述接合衬垫下方具有电感线圈的ESD元件；以及通过光刻、蚀刻和沉积工艺，形成通孔结构。所述通孔结构被电连接到所述电感线圈。
在本发明的另一方面中，提供一种在机器可读介质中有形地体现的设计结构，其用于设计、制造、或测试集成电路。所述设计结构包括本发明的方法步骤和/或结构。
附图说明
在下面的通过本发明的示例性实施例参考所述多个附图进行的详细描述中，对本发明进行说明。
图1-3示出根据本发明的各方面的电路图；
图4-7示出根据本发明的各方面的结构；以及
图8是在半导体设计、制造和/或测试中使用的设计过程的流程图。
具体实施方式
本发明一般地涉及静电放电(ESD)结构及其制造方法，更具体地，涉及具有与晶片通孔结构的连接的ESD结构及其制造方法。有利地，本发明提供一种面积小、电阻低的电感旁路ESD网络，其使用例如在接合衬垫下方的结构，该接合衬垫通过晶片通孔结构而被直接连接到衬底。
在更具体的实施例中，该ESD网络包括ESD电感器，该电感器通过晶片通孔结构而被连接到衬底。在实施例中，ESD电感器可以为电感线圈，该电感线圈被连接到晶片通孔结构以提供对地的低电阻路径。在实施例中，对于诸如RF ESD应用的应用，该电感线圈提供低电流密度和低电阻路径。在另外的实施例中，在晶片接合衬垫下方提供ESD结构，这消除了使用附加的宝贵的芯片空间的必要。在更另外的实施例中，该ESD结构包括电感器屏蔽结构使周围区域与可从ESD电感器结构产生的涡电流隔离。
图1示出根据本发明的一方面的电路图。更具体地，图1示出具有ESD器件12(也称为ESD网络)的结构10，该ESD器件12通过晶片通孔结构14而被串联电连接到VSS(接地)。ESD器件还被串联电连接到VDD(例如，电力轨(power rail))，在实施例中，ESD器件12可以为例如MOSFET、二极管、或一连串二极管。晶片通孔14可以是晶片硅通孔结构。结构10还包括受到ESD器件12保护的电路18(例如，硅电路)。
本领域技术人员应认识到，ESD器件12被设置为基本上平行于衬底，且位于接合衬垫16下方。因此，与常规电路相比，现在利用在接合衬垫16下方的区域，从而更有效地使用可用空间。这样，ESD器件12是用于ESD事件的电流分配的背侧电学膜。
更具体地且有利地，通过晶片通孔结构14与VSS(例如，接地或衬底轨)的电连接消除了对附加的硅元件的需求，这转而保留了宝贵的芯片空间。(在常规ESD网络中，通过硅器件连接VDD和VSS；这与消除了对这种连接的需求的本发明形成对比)。并且，晶片通孔结构14提供了通往衬底的低电阻路径，由此增强了ESD器件12的坚固性。在实施例中，这可归因于这样的实施，即，晶片通孔结构14具有极低的电阻，其可将电流导入地，而与衬底电阻无关。由此，在实施例中，晶片通孔结构14将显著降低向衬底的放电。
图2示出根据本发明的一方面的另一电路图。更具体地，图2示出具有ESD器件12的结构10’，该ESD器件12具有电感线圈20。电感线圈20被直接串联电连接到晶片通孔结构14，该晶片通孔结构14又被串联电连接到VSS。ESD器件还被串联电连接到VDD。在实施例中，ESD器件12可以包括例如MOSFET、二极管、或一连串二极管。ESD器件12还可以被设置在接合衬垫16下方，其中通过ESD器件12保护的电路18。
如参考图1所述，晶片通孔结构14提供了通往衬底的低电阻路径，由此增强了ESD器件12的坚固性。但在图2的实施例中，电感线圈20的添加同样将增强ESD器件12的坚固性。由此，电感线圈20与晶片通孔结构14的组合将有效地提供改善的ESD坚固性，因为VSS旁路通过低电阻路径。
在实施例中，电感线圈20具有低电阻(例如，小于约10欧姆)，并且，在实施例中，电感线圈20被构造为承载约1安培到约10安培的电流。在特定实施例中，电感线圈20是金属或金属合金，并且更优选铜或铝。在实施例中，铜具有好于铝的优点，因为铜具有较高的熔点(例如，约1200℃与600℃的对比)和较低的电阻率。在实施例中，电感线圈20的截面积应为这样的尺寸，以防止在施加电流时熔化。
在特定实施例中，对于1600伏特的人体模型，电感线圈20(例如，铜)可以为约2微米宽乘约4微米厚。在另外的实施例中，电感线圈20的截面积的范围可以为约2微米宽至约8微米宽以及约0.5微米厚至约4微米厚，但本发明还预期其他尺度。例如，铜电感器的截面积可以为约4微米宽和约4微米厚。铝或其他电感材料的截面积可以具有类似的截面积，例如，4微米宽乘4微米厚，这依赖于器件的具体ESD要求。
本领域技术人员应理解，本发明的旁路阻抗应尽可能大。具体地，在约5GHz或更大的频率下，ESD器件应起开路的作用。也就是，在约5GHz或更大的频率下，对地的旁路应看起来无限大。
根据具体应用，电感线圈20的长度可以变化。例如，可以基于所设计的或所需的电感线圈20的电流密度来计算该长度。例如，总电阻等于电感线圈的截面积乘以电感线圈的长度，其中截面积与线圈的圈数成比例。
图3示出根据本发明的一方面的另一电路图。在图3的实施例中，结构10”包括添加了电感器屏蔽结构22的结构10’的元件。在实施例中，电感器屏蔽结构22可以为例如在接合衬垫16下方的金属栅。金属栅，即，电感器屏蔽结构，将防止由电感器线圈20感应的磁场引起的在衬底中的涡电流。电感器屏蔽结构22还可以用于图1的实施例中。
图4示出根据本发明的一方面的结构。更具体地，图4示出通过晶片通孔结构14而被串联电连接到VSS的ESD器件12。在实施例中，在薄晶片膜中设置晶片通孔结构14。更具体地，可以通过使用常规的光刻和蚀刻工艺在衬底(电介质层)中打开过孔，并且，例如，在过孔中沉积金属，形成晶片通孔结构14。
在实施例中，ESD器件12是形成在衬底中的一连串的二极管(或其他ESD元件)，其通过布线总线12a而被直接电连接到晶片通孔结构14。通过布线总线12a，ESD器件12还被电连接到VDD。更具体地，上二极管通过一个或多个阴极连接12b而被电连接到VDD，且通过一个或多个阳极连接12c而被电连接到输入节点24。下二极管通过一个或多个阴极连接12d而被电连接到输入节点24，且通过一个或多个阳极连接12e而被电连接到晶片通孔结构14。晶片通孔结构14又被直接电连接到VSS(串联)，以将电流释放到地或衬底轨。
图4还示出包围电路的多个晶片通孔结构14a。可以通过使用常规的光刻和蚀刻工艺在衬底中打开过孔，并且，例如，在过孔中沉积金属，形成晶片通孔结构14a。所述多个晶片通孔结构14a可以起隔离源的作用，以防止电流注入衬底中。例如，这又可防止噪声、电路之间的容性耦合、闩锁问题以及衬底噪声。
在图5的实施例中，由单个二极管和电感线圈20表示ESD器件12。电感线圈20可以为以常规方式沉积在器件上的低电阻厚膜。更具体地，可以使用常规的光刻、蚀刻和沉积步骤，在级间电介质中形成电感线圈20。例如，电感线圈20可以为在通过蚀刻工艺(例如，RIE)形成的开口中沉积的诸如铜或铝的金属。
电感线圈20所具有的宽度提供低电阻且提供低电流密度以避免在ESD事件期间熔化。电感线圈20通过接触20a而被电连接到输入节点24。接触20a可以表示在电感线圈20的中央的过孔叠层结构，其形成垂直叠层。电感线圈20还通过晶片通孔结构14而被串联电连接到VSS。在实施例中，ESD器件12的二极管部分通过阴极连接12b而被连接到VDD且通过阳极连接12c而被连接到输入节点24。晶片通孔结构14又被连接到VSS，以将电流释放到地或衬底轨。
与图4非常相似地，图5的实施例示出包围电路的多个晶片通孔结构14a。所述多个晶片通孔结构14a可以起隔离源的作用，以防止电流注入衬底中。例如，这又可防止噪声、电路之间的容性耦合、闩锁问题以及衬底噪声。
图6示出在接合衬垫16下方的图5的结构。更具体地，图6所示的实施例示出了将ESD器件12设置在接合衬垫下方，以节省芯片面积。这样，ESD器件12是用于ESD事件的电流分配的背侧电学膜。
图7示出添加有屏蔽结构22的图6的结构。如图7所示，屏蔽结构22被设置在接合衬垫16与图5的结构之间。在另外的实施例中，屏蔽结构22可以在电感器20的上方或下方以改善电感器的“Q”。在更另外的实施例中，晶片通孔结构被连接到可以穿透屏蔽结构22的过孔叠层。
图8示出例如在半导体IC逻辑设计、模拟、测试、版图和制造中使用的示例性设计流程900的框图。设计流程900包括用于处理设计结构或器件的方法、机器和/或机理，以产生上述和示于图1-7的设计结构和/或器件的逻辑上或者功能上等价的表示。通过设计流程900处理和/或产生的设计结构被编码在机器可读传输或存储介质上，以包括这样的数据和/或指令，当在数据处理系统上被执行或处理时，这些数据和/或指令产生硬件部件、电路、器件或系统的逻辑上、结构上、机械上或功能上等价的表示。机器包括但不限于在诸如设计、制造或模拟电路、部件、器件或系统的IC设计过程中使用的任何机器。例如，机器可以包括：光刻机、用于产生掩模的机器和/或设备(例如，电子束写入机)、用于模拟设计结构的计算机或设备、在制造或测试过程中使用的任何装置、或者用于将设计结构的在功能上等价的表示编程到任何介质中的任何机器(例如，用于编程可编程门阵列的机器)。
设计流程900可以根据被设计的表示的类型而变化。例如，用于构造专用IC(ASIC)的设计流程900不同于用于设计标准部件的设计流程900或者不同于用于将设计例示为可编程阵列的设计流程900，所述可编程阵列为例如由Altera
Inc.或Xilinx
Inc.提供的可编程门阵列(PGA)或现场可编程门阵列(FPGA)。
图8示例出优选通过设计过程910处理的包括输入设计结构920的多种这样的设计结构。设计结构920为通过设计过程910产生和处理的逻辑模拟设计结构，以制造硬件器件的逻辑等价功能表示。设计结构920还可以或可替代地包括数据和/或程序指令，当通过设计过程910处理时，这些数据和/或程序指令产生硬件器件的物理结构的功能表示。无论表示功能性和/或结构性设计特征，可以使用诸如通过芯开发者/设计者实施的电子计算机辅助设计(ECAD)而产生设计结构920。当被编码在机器可读的数据传送、门阵列或存储介质上时，设计结构920可以在设计过程910内被一个或多个硬件和/或软件模块访问和处理，以模拟或在功能上表示诸如在图1-7中所示的电子部件、电路、电子或逻辑模块、装置、设备或系统。因此，设计结构920包括文件或其他数据结构，所述文件或数据结构包括人类和/或机器可读的源代码、编译结构以及计算机可执行代码结构，当通过设计或模拟数据处理系统进行处理时，其在功能上模拟或表示硬件逻辑设计的电路或其他水平。这样的数据结构包括硬件描述语言(HDL)设计实体或其他数据结构，其遵照诸如Verilog和VHDL的较低级HDL设计语言和/或诸如C或C++的较高级设计语言，和/或与这些设计语言兼容。
设计过程910优选采用且并入用于分析、转译或处理在图1-7中所示的部件、电路、器件或逻辑结构的设计/模拟功能等价物的硬件和/或软件模块，以产生网表980，该网表980可包含诸如设计结构920的设计结构。网表980包括，例如，表示布线、分立部件、逻辑门、控制电路、I/O设备、模型等的列表的经编译的或经处理的数据结构，该列表描述与集成电路设计中的其他元件和电路的连接。使用迭代过程综合网表980，在该迭代过程中，依赖于器件的设计规格和参数，再次综合网表980一次或多次。与在此描述的其他设计结构类型一样地，网表980可以被记录在机器可读的数据存储介质上或者被编程到可编程的门阵列中。该介质可以为非易失性存储介质，例如磁盘或光盘驱动器、可编程的门阵列、紧凑式闪存或其他闪存。附加地或替代地，该介质可以为系统或高速缓冲存储器、缓冲空间、或者电学或光学传导性设备以及在其上可经由互联网或其他适宜的网络手段传送和中间存储数据包的材料。
设计过程910包括用于处理各种输入数据结构类型(包括网表980)的硬件和软件模块。这样的数据结构类型存在于例如库元件930中且包括一组常用的元件、电路和器件，包括模型、版图和符号表示，用于给定的制造技术(例如，不同的技术节点，32nm、45nm、90nm等等)。这些数据结构类型还包括设计规格940、特征数据950、校验数据960、设计规则970和测试数据文件985，其中测试数据文件985包括输入测试图形、输出测试结果、以及其他测试信息。例如，设计过程910还包括标准机械设计处理，例如，应力分析、热分析、机械事件模拟、对于诸如浇铸、模制和模压成形等等的操作的处理模拟。在不偏离本发明的范围和精神的情况下，机械设计领域的普通技术人员可以理解在设计过程910中使用的可能的机械设计工具和应用的程度。设计过程910还包括用于执行诸如时序分析、校验、设计规则检验、位置和路线操作等等的标准电路设计过程的模块。
设计过程910采用且并入诸如HDL编译程序的逻辑和物理设计工具以及模拟建模工具，以与部分或全部所示出的支持数据结构以及任何附加的机械设计或数据(如果适用)一起处理设计结构920，从而产生第二设计结构990。设计结构990以用于机械设备和结构的数据交换的数据格式存在于存储介质或可编程的门阵列上(例如，以IGES、DXF、Parasolid XT、JT、DRG或任何其他合适的格式存储的信息，以存储或反映这种机械设计结构)。与设计结构920相似，设计结构990优选包括一个或多个文件、数据结构、或其他计算机编码的数据或指令，其存在于传输或数据存储介质上，且当通过ECAD系统进行处理时，其产生在逻辑上或功能上与图1-7中所示的本发明的一个或多个实施例等效的形式。在一个实施例中，设计结构990包括编译的可执行HDL模拟模型，其在功能上模拟在图1-7中所示的器件。
设计结构990还采用用于交换集成电路的版图数据的数据格式和/或符号数据格式(例如，以GDSII(GDS2)、GL1、OASIS、图文件或者用于存储这样的设计数据结构的任何其他适宜的格式存储的信息)。例如，设计结构990包括信息，例如符号数据、图文件、测试数据文件、设计内容文件、制造数据、版图参数、布线、金属级、过孔、形状、贯穿制造线的路线数据以及制造商和/或其他设计者/开发者为了制造如上所述且在1-7中所示的器件或结构所需的任何其他数据。然后设计结构990进行到阶段995，其中，例如，设计结构990：进行到流片(tape-out)、投入制造、投入掩模室、发送到另一设计室、发回到客户等等。
如上所述的方法用于制造集成电路芯片。制造商以原晶片形式(即，作为具有多个未封装的芯片的单晶片)、作为裸芯或以封装形式发送所产生的集成电路芯片。在后一情况下，芯片被安装在单芯片封装(例如塑料载体，其中引线被附到母板或其他更高级载体)中或者被安装在多芯片封装(例如陶瓷载体，其具有任一或两个表面互连或掩埋的互连)中。在任何情况下，芯片接着与其他芯片、分立电路元件和/或其他信号处理器件集成来作为(a)中间产品(例如母板)或(b)最终产品的一部分。最终产品可以为包括集成电路芯片的任何产品，其范围从玩具和其他低端应用到具有显示器、键盘或其它输入装置以及中央处理器的高端计算机产品。
在此使用的术语是仅仅用于描述具体实施例的目的，而不旨在限制本发明。在此使用的单数形式的“一个”和“该”旨在也包括复数形式，除非上下文中明确地另有规定。还应理解，在用于该说明书中时，术语“包括”规定所述特征、整体、步骤、操作、元件和/或部件的存在，而不排除一个或多个其他特征、整体、步骤、操作、元件、部件和/或其组合的存在或附加。
下面的权利要求中的对应的结构、材料、动作、所有装置或步骤加功能要素的等价物(如果适用)旨在包括用于如所具体要求保护的要素那样与其他要求保护的要素组合而执行功能的任何结构、材料或动作。本发明的说明书是为了示例和说明的目的而给出的，而不旨在以所公开的形式穷举或限制本发明。只要不脱离本发明的范围和精神，多种修改和变体对于本领域的技术人员是显而易见的。为了最好地解释本发明的原理和实际应用，且为了使本领域的其他普通技术人员能够理解本发明，选择和描述了实施例，具有各种修改的各种实施例适合所预期的具体用途。因此，虽然关于实施例描述了本发明，但本领域技术人员将意识到，可以以修改和在所述权利要求的精神和范围内实施本发明。
Claims (14)
1.一种静电放电结构，包括静电放电网络且被串联电连接到晶片通孔，其中所述静电放电网络包括位于接合衬垫下方的电感线圈，所述电感线圈具有小于10欧姆的电阻且被构造为承载1安培到10安培的电流，其中所述晶片通孔被直接电连接到VSS。
2.根据权利要求1的静电放电结构，其中所述VSS是地和衬底轨中的一个。
3.根据权利要求1的静电放电结构，其中所述静电放电网络位于所述接合衬垫下方。
4.根据权利要求1的静电放电结构，其中所述静电放电网络被电连接到电力轨。
5.根据权利要求1的静电放电结构，其中所述静电放电网络包括二极管和MOSFET中的至少一种。
6.根据权利要求1的静电放电结构，还包括包围所述静电放电网络的多个晶片通孔结构。
7.根据权利要求1的静电放电结构，还包括导体屏蔽以使周围区域与注入电流绝缘。
8.一种静电放电电路，包括：
接合衬垫；
位于所述接合衬垫下方的静电放电网络，所述静电放电网络包括静电放电元件和电感线圈；以及
晶片通孔结构，其被直接串联电连接到所述静电放电网络且还被电连接到VSS，
其中所述电感线圈具有小于10欧姆的电阻且被构造为承载1安培到10安培的电流。
9.根据权利要求8的静电放电电路，其中所述电感线圈是位于所述接合衬垫下方的铜和铝中的一种且被直接串联电连接到所述晶片通孔结构。
10.根据权利要求8的静电放电电路，还包括位于所述接合衬垫下方的导体屏蔽，以使周围区域与从所述电感线圈产生的注入电流绝缘。
11.根据权利要求8的静电放电电路，还包括包围所述静电放电网络的多个晶片通孔结构。
12.根据权利要求8的静电放电电路，其中所述电感线圈为2微米宽到8微米宽和0.5微米厚到4微米厚。
13.根据权利要求11的静电放电电路，其中所述静电放电网络包括静电放电元件和通过输入节点而被串联电连接的电感线圈。
14.一种制造静电放电网络的方法，包括：
在级间电介质层上方形成接合衬垫；
在所述级间电介质层中形成在所述接合衬垫下方的具有电感线圈的静电放电元件；以及
通过光刻、蚀刻和沉积工艺，形成通孔结构，所述通孔结构被电连接到所述电感线圈，其中通过在所述级间电介质层中沉积导电材料薄膜来形成所述电感线圈，其中所述通孔结构被直接电连接到VSS。
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