CN110729285A - 静电放电保护电路 - Google Patents

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Abstract

本发明提供一种静电放电保护电路，用以保护耦接于一I/O接合垫与一接地端之间的一标的NMOS晶体管，包括：一第一放电装置，设于该I/O接合垫与该接地端之间，具有低于该NMOS晶体管的击穿电压的触发导通电压；一放电NMOS晶体管，耦接该接地端与该标的NMOS晶体管的栅极；一第一PMOS晶体管连接该标的NMOS晶体管的栅极与一连接节点；以及一第一NMOS晶体管连接该连接节点与该接地端。其中，该连接节点连接该放电NMOS晶体管的栅极，且该第一PMOS晶体管和该第一NMOS晶体管的栅极互相连接。当静电放电事件发生时，通过一栅极电压控制装置将标的NMOS晶体管的栅极接地，以确保标的NMOS晶体管为关闭状态。

Description

静电放电保护电路
技术领域
本发明关于静电放电(ESD)保护电路，特别是使用一栅极电压控制装置，将一标的NMOS晶体管的栅极接地，以确保该NMOS晶体管在静电放电事件发生时为关闭状态。
背景技术
随着半导体制造工艺技术的演进，将(双极性晶体管(Bipolar transistor)、互补型金属氧化物半导体场效应晶体管(CMOS transistor)，以及扩散式金属氧化物半导体场效晶体管(DMOS transistor)整合成一颗功率元件已是现有的趋势。在上述BCD制造工艺中，为了节省静电放电保护电路的面积，通常会将PNP或NPN双极性晶体管当作静电放电保护元件，并且将上述静电放电保护电路的触发导通电压(trigger-on voltage)调低于被保护元件，例如横向双扩散N型场效应(LDNMOS)晶体管(Lateral Double-Diffused NMOStransistor)的击穿电压(breakdown voltage)。
然而，当静电放电事件发生时，该被保护元件(例如LDNMOS晶体管)的栅极电压会受到静电放电的影响而不为0V。当该LDNMOS晶体管的栅极耦合有静电放电电压时，该LDNMOS晶体管会导通，使得静电放电电流直接流过该LDNMOS晶体管，而直接损坏该LDNMOS晶体管。在上述状态下，不管上述静电保护电路的该触发导通电压有多低，都无法保护该被导通的LDNMOS晶体管。
发明内容
有鉴于此，本发明揭露一静电放电保护电路，当静电放电事件发生时，透过一栅极电压控制装置，将一标的(subject)NMOS晶体管的栅极接地，以确保该标的NMOS晶体管为关闭状态。
依据本发明一实施例的静电放电保护电路，用以保护耦接于一I/O(输入/输出)接合垫(pad)与一接地端之间的一标的NMOS晶体管，包括：一第一放电装置，设于该I/O接合垫与该接地端之间，具有低于该NOMS晶体管的击穿电压(breakdown voltage)的触发导通电压(trigger-on voltage)；以及一栅极电压控制装置，包括：一放电NMOS晶体管，耦接该接地端与该标的NMOS晶体管的栅极；一第一PMOS晶体管连接该标的NMOS晶体管的栅极与一连接节点；以及一第一NMOS晶体管连接该连接节点与该接地端。其中，该连接节点连接该放电NMOS晶体管的栅极，且该第一PMOS晶体管和该第一NMOS晶体管的栅极互相连接。当静电放电事件发生且该标的NMOS晶体管的栅极上耦合有静电放电电压时，该第一PMOS晶体管导通，使该静电放电电压将该放电NMOS晶体管导通而将该NMOS晶体管的栅极接地，以确保该NMOS晶体管为关闭状态。
如上所述的静电放电保护电路，更包括一溯高电路(高电平跟踪电路，trace-highcircuit)，包括：一第二PMOS晶体管，连接于一电源节点与一第一输出节点TH；以及一第三PMOS晶体管，连接于该标的NMOS晶体管的栅极与该第一输出节点。其中，该第一输出节点耦接该第一PMOS晶体管的基极；该第二PMOS晶体管的栅极连接该标的NMOS晶体管的栅极，该第三PMOS晶体管的栅极连接该电源节点。
如上所述的静电放电保护电路，更包括一电压箝制装置，至少包括一电阻器具有第一端和第二端，该电阻器的第一端连接该电源节点，该电阻器的第二端耦接该第一PMOS晶体管的栅极；以及一电容器具有第一端和第二端，该电容器的第一端直接连接该电阻器的第二端，该电容器的第二端连接该接地端。
如上所述的静电放电保护电路，更包括由偶数个缓冲器串联连接而成的一缓冲装置；其中，该缓冲装置的输入端连接该电阻器的第二端，该缓冲装置的输出端连接该第一PMOS和第一NMOS晶体管的栅极。该缓冲装置中的每个缓冲器的电源输入端耦接该溯高电路的该第一输出节点。
如上所述的静电放电保护电路，更包括一传输门(transmission gate)，包括一第二NMOS晶体管，连接于一信号节点与一第二输出节点；一第四PMOS晶体管，连接于该信号节点与该第二输出节点；以及一反相器，具有一输入端及一输出端。其中，该第二输出节点耦接该标的NMOS晶体管的栅极；该第二NMOS晶体管的基极连接接地端，该第四PMOS晶体管的基极连接该电源节点；该第二NMOS晶体管的栅极连接该反相器的输入端，该第四PMOS晶体管的栅极连接该反相器的输出端。
为让本发明的上述和其他目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附图式，作详细说明如下。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本揭露实施例的静电放电保护电路示意图；
图2为本揭露实施例静电放电保护电路的溯高电路(trace-high circuit)示意图；
图3为本揭露实施例静电放电保护电路的电压箝制装置示意图；
图4为本揭露实施例静电放电保护电路的缓冲装置示意图；
图5为本揭露实施例静电放电保护电路的传输门(transmission gate)示意图。
附图标号：
100～静电放电保护电路；
102～I/O接合垫；
104～第一放电装置；
106～标的NMOS晶体管；
108～栅极电压控制装置；
110～放电NMOS晶体管；
112～第一PMOS晶体管；
114～第一NMOS晶体管；
D1、D2～二极管；
G0～标的NMOS晶体管106的栅极；
G1～放电NMOS晶体管110的栅极；
G3～第一PMOS晶体管112的栅极；
TH～第一输出节点；
C～连接节点；
200～溯高电路；
202～第二PMOS晶体管；
204～第三PMOS晶体管；
Pr～电源节点；
300～电压箝制装置；
302(R1)～电阻器；
304(C1)～电容器；
306～第五PMOS晶体管；
308～第三NMOS晶体管；
310～第四NMOS晶体管；
C2～第二连接节点；
D3～二极管；
G2～节点；
400～缓冲装置；
402、404～缓冲器；
500～传输门；
502～第二NMOS晶体管；
504～第四PMOS晶体管；
506～反相器；
S～信号节点；
C3～第三输出节点。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
图1为本揭露实施例的静电放电保护电路示意图。如图1所示，静电放电保护电路100，用以保护耦接于I/O接合垫102与一接地端之间的一标的NMOS晶体管106。该静电放电保护电路100包括：该I/O(输入/输出)接合垫102、一第一放电装置104、以及一栅极电压控制装置108。其中，该栅极电压控制装置108包括一放电NMOS晶体管110、一第一PMOS晶体管112，以及一第一NMOS晶体管114。二极管D1为该标的NMOS晶体管内部源极-漏极之间的一寄生二极管。第一放电装置104，设置于I/O接合垫102与该接地端之间，包括二极管D2，其中二极管D2具有低于标的NMOS晶体管106的击穿电压(breakdown voltage)的触发导通电压(trigger-on voltage)。静电放电事件发生时，静电由I/O接合垫102进到该静电放电保护电路100，若该标的NMOS晶体管106为完全关闭的状态下，静电会经由第一放电装置104，作为放电的路径，故静电放电电流不会流经该标的NMOS晶体管106。因此本发明利用该栅极电压控制装置108来确保标的NMOS晶体管106在静电放电过程中为完全关闭的状态。
在该栅极电压控制装置108中，该放电NMOS晶体管110耦接该接地端与该标的NMOS晶体管106的栅极(标示为G0)。该第一PMOS晶体管112耦接该标的NMOS晶体管106的栅极G0与一连接节点C；以及该第一NMOS晶体管114连接该连接节点C与该接地端。其中，该连接节点C连接该放电NMOS晶体管110的栅极(标示为G1)，且该第一PMOS晶体管112和该第一NMOS晶体管114的栅极互相连接(标示为G3)。当静电放电事件发生且该标的NMOS晶体管106的栅极(G0)上耦合有静电放电电压时，使得该第一PMOS晶体管112开启，该第一NMOS晶体管114关闭，于该标的NMOS晶体管106栅极(G0)上所耦合的该静电放电电压，经由该第一PMOS晶体管112，而被传导至该连接节点C，促使该放电NMOS晶体管110的栅极(G1)的电压为高准位，该放电NMOS晶体管110因此导通，进而将该标的NMOS晶体管106的栅极(G0)接地，进而确保该标的NMOS晶体管106为关闭状态，避免有静电放电电流流过该标的NMOS晶体管106。
图2为本揭露实施例的溯高电路(trace-high circuit)示意图。本揭露实施例的静电放电保护电路100可更包括如图2所示的溯高电路200。该溯高电路200包括一第二PMOS晶体管202，以及一第三PMOS晶体管204。该第二PMOS晶体管202连接于一电源节点Pr与一第一输出节点TH；以及该第三PMOS晶体管204连接于该标的NMOS晶体管106的栅极(G0)与该第一输出节点TH。其中，该第一输出节点TH耦接该第一PMOS晶体管112的基极(body)；该第二PMOS晶体管202的栅极连接该标的NMOS晶体管106的栅极，该第三PMOS晶体管204的栅极连接该电源节点Pr。在静电放电事件发生时，若该电源节点Pr耦合的(静电放电)电压大于该标的NMOS晶体管106栅极(G0)的(静电放电)电压，则该溯高电路200的该第二PMOS晶体管202导通以将该电源节点Pr的电压传送至该第一输出节点TH；若该电源节点Pr的电压小于该标的NMOS晶体管106栅极(G0)的电压，则该溯高电路200的该第三PMOS晶体管204导通以将该标的NMOS晶体管106栅极(G0)的电压传送至该第一输出节点TH。藉由将该第一输出节点TH耦接至该第一PMOS晶体管112的基极，可避免第一PMOS晶体管112在静电放电事件中受到基体效应(body effect)的影响。
图3为本揭露实施例的电压箝制装置示意图。如图3所示，本揭露实施例的静电放电保护电路100可以更包括一电压箝制装置300，包括一电阻器(R1)302、一电容器(C1)304、一第五PMOS晶体管306、一第三NMOS晶体管308，以及一第四NMOS晶体管310。电阻器302具有第一端和第二端，其第一端连接该电源节点Pr，其第二端耦接该第一PMOS晶体管112和该第一NMOS晶体管114的栅极(G3)。电容器304具有第一端和第二端，其第一端直接耦接该电阻器302的第二端，其第二端连接该接地端。第五PMOS晶体管306连接该电源节点Pr与一第二连接节点C2；第三NMOS晶体管308连接该第二连接节点C2与该接地端；第四NMOS晶体管310耦接该接地端与该电源节点Pr。其中，二极管D3为该第四NMOS晶体管310内部源极-漏极之间的一寄生二极管。当在一般工作状态时(电源节点Pr有提供电压时)，电阻器302的第二端的电压为高准位，因此第五PMOS晶体管306关闭(OFF)，第三NMOS晶体管308导通(ON)，使得节点G2的电压为低准位，而让第四NMOS晶体管310关闭。因此在上述一般工作状态时，该电压箝制装置300并不影响电路的正常运作。但当静电放电事件发生时(例如静电放电电压瞬间出现在电源节点Pr时)，由于电容器304两端的电压并不会瞬间改变，故电阻器第二端的电压可保持在0V，使得第五PMOS晶体管306开启导通，于该电源节点Pr上所耦合的静电放电电压传导至节点G2，使得节点G2的电压为高准位，将第四NMOS晶体管310导通开启，而将该静电放电电流导通至该接地端。此外，藉由将电阻器302的第二端耦接至该第一PMOS晶体管112的栅极(G3)，可确保在静电放电事件发生时的当下，栅极G3的电压为0V，使得图1的第一PMOS晶体管112与放电NMOS晶体管110开启，而将该标的NMOS晶体管106的栅极(G0)连接至该接地端。
图4为本揭露实施例的缓冲装置示意图。如图4所示，本揭露实施例的静电放电保护电路100更包括一缓冲装置400，系由一个缓冲器构成、或多个缓冲器串联连接而成；且每个缓冲器亦可由偶数个反相器串联连接而成。举例来说，在图4中，缓冲装置400包括由反相器402、反相器404串联连接所构成的一个缓冲器，但是本发明并非限定于此。其中该缓冲装置400的输入端连接图3电压箝制装置300的该电阻器302的第二端，该缓冲装置400的输出端连接图1第一PMOS晶体管112与第一NMOS晶体管114的栅极(G3)。该缓冲装置400中的缓冲器的电源输入端(亦即反相器402、404的电源输入端)耦接图2的该溯高电路200的该第一输出节点TH。在静电放电事件时，该溯高电路200的该第一输出节点TH的输出电压可以提供缓冲装置400运作所需。缓冲装置400用以增加耦合至第一PMOS晶体管112的栅极(G3)的静电放电电压的上升或下降边缘的斜率，使得栅极电压控制装置108对标的NMOS晶体管106栅极接地的控制更为灵敏。
图5为本揭露实施例的传输门(transmission gate)示意图。如图5所示，本揭露实施例的静电放电保护电路100更包括一传输门500，包括一第二NMOS晶体管502，连接于一信号节点(S)与第三输出节点(C3)；一第四PMOS晶体管504，连接于该信号节点(S)与该第三输出节点(C3)；以及一反相器506，具有一输入端及一输出端。其中，该第三输出节点(C3)耦接图1该标的NMOS晶体管106的栅极(端点G0)；该第四PMOS晶体管504的基极连接该电源节点Pr；该第二NMOS晶体管502的栅极连接该反相器506的输入端、并且连接该第一PMOS晶体管112与该第一NMOS晶体管114的栅极(G3)；此外，该第四PMOS晶体管504的栅极连接该反相器506的输出端。该传输门500依据该第一PMOS晶体管112与该第一NMOS晶体管114的栅极(G3)的电压为高准位或低准位，以判断是否切断该信号节点(S)与该标的NMOS晶体管106的栅极之间的连接。举例来说，当在一般工作状态时，栅极G3的电压为逻辑高准位，因此第二NMOS晶体管502开启，栅极G3的电压经过反相器506后，成为逻辑低准位，使得第四PMOS晶体管504开启，因此信号节点(S)与该标的NMOS晶体管106的栅极之间为导通状态，而不影响正常的运作。当静电放电事件发生时，栅极G3为逻辑低准位，因此第二NMOS晶体管502关闭，栅极G3的电压经过反相器506后，成为逻辑高准位，使得第四PMOS晶体管504关闭，因此切断了信号节点(S)与该标的NMOS晶体管106的栅极之间的连接，用以保护该信号节点(S)不受在该标的NMOS晶体管106的栅极上所耦合的静电放电电压的影响。
虽然本发明的实施例如上述所描述，我们应该明白上述所呈现的只是范例，而不是限制。依据本实施例上述示范实施例的许多改变是可以在没有违反发明精神及范围下被执行。因此，本发明的广度及范围不该被上述所描述的实施例所限制。更确切地说，本发明的范围应该要以权利要求及其相等物来定义。

Claims (5)

1.一种静电放电保护电路，其特征在于，用以保护耦接于一I/O接合垫与一接地端之间的一标的NMOS晶体管，包括：
一第一放电装置，设于所述I/O接合垫与所述接地端之间，具有低于所述标的NOMS晶体管的击穿电压的触发导通电压；以及
一栅极电压控制装置，包括：
一放电NMOS晶体管，耦接所述接地端与所述标的NMOS晶体管的栅极；
一第一PMOS晶体管连接所述标的NMOS晶体管的栅极与一连接节点；以及
一第一NMOS晶体管连接所述连接节点与所述接地端；
其中，所述连接节点连接所述放电NMOS晶体管的栅极，且所述第一PMOS晶体管和所述第一NMOS晶体管的栅极互相连接；
当静电放电事件发生且所述标的NMOS晶体管的栅极上耦合有静电放电电压时，所述第一PMOS晶体管导通，使所述静电放电电压将所述放电NMOS晶体管导通而将所述标的NMOS晶体管的栅极接地，以确保所述标的NMOS晶体管为关闭状态。
2.根据权利要求1所述的静电放电保护电路，其特征在于，更包括一溯高电路，包括：
一第二PMOS晶体管，连接于一电源节点与一第一输出节点；以及
一第三PMOS晶体管，连接于所述标的NMOS晶体管的栅极与所述第一输出节点；
其中，所述第一输出节点耦接所述第一PMOS晶体管的基极；所述第二PMOS晶体管的栅极连接所述标的NMOS晶体管的栅极，所述第三PMOS晶体管的栅极连接所述电源节点。
3.根据权利要求2所述的静电放电保护电路，其特征在于，更包括：
一电压箝制装置，至少包括：
一电阻器具有第一端和第二端，所述电阻器的第一端连接所述电源节点，所述电阻器的第二端耦接所述第一PMOS晶体管与所述第一NMOS晶体管的栅极；以及
一电容器具有第一端和第二端，所述电容器的第一端直接连接所述电阻器的第二端，所述电容器的第二端连接所述接地端。
4.根据权利要求3所述的静电放电保护电路，其特征在于，更包括：由一个缓冲器或多个缓冲器串联连接而成的一缓冲装置；
其中，所述缓冲装置的输入端连接所述电阻器的第二端，所述缓冲装置的输出端连接所述第一PMOS晶体管和所述第一NMOS晶体管的栅极；
所述缓冲装置中的每个缓冲器的电源输入端耦接所述溯高电路的所述第一输出节点。
5.根据权利要求4所述的静电放电保护电路，其特征在于，更包括：一传输门，包括：
一第二NMOS晶体管，连接于一信号节点与一第二输出节点；
一第四PMOS晶体管，连接于所述信号节点与所述第二输出节点；以及
一反相器，具有一输入端及一输出端；
其中，所述第二输出节点耦接所述标的NMOS晶体管的栅极；所述第二NMOS晶体管的基极连接接地端，所述第四PMOS晶体管的基极连接所述电源节点；所述第二NMOS晶体管的栅极连接所述反相器的输入端、并且耦接所述第一PMOS晶体管与所述第一NMOS晶体管的栅极，所述第四PMOS晶体管的栅极连接所述反相器的输出端。
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