CN102270620A - 在边缘引脚具有凹槽的半导体封装结构 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 132
- 238000000576 coating method Methods 0.000 claims description 59
- 239000011248 coating agent Substances 0.000 claims description 54
- 229910052751 metal Inorganic materials 0.000 claims description 53
- 239000002184 metal Substances 0.000 claims description 53
- 238000004806 packaging method and process Methods 0.000 claims description 50
- 239000004020 conductor Substances 0.000 claims description 23
- 230000002093 peripheral effect Effects 0.000 claims description 9
- 238000005530 etching Methods 0.000 claims description 6
- 238000005520 cutting process Methods 0.000 claims description 5
- 239000000758 substrate Substances 0.000 description 17
- 238000000034 method Methods 0.000 description 12
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 6
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 description 6
- 238000007772 electroless plating Methods 0.000 description 6
- 239000000463 material Substances 0.000 description 5
- 229910000679 solder Inorganic materials 0.000 description 5
- 238000007689 inspection Methods 0.000 description 4
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 3
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 3
- 239000000853 adhesive Substances 0.000 description 3
- 238000004026 adhesive bonding Methods 0.000 description 3
- 230000001070 adhesive effect Effects 0.000 description 3
- 229910052802 copper Inorganic materials 0.000 description 3
- 239000010949 copper Substances 0.000 description 3
- 230000008878 coupling Effects 0.000 description 3
- 238000010168 coupling process Methods 0.000 description 3
- 238000005859 coupling reaction Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000009713 electroplating Methods 0.000 description 3
- 230000007613 environmental effect Effects 0.000 description 3
- 239000003822 epoxy resin Substances 0.000 description 3
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 3
- 229910052737 gold Inorganic materials 0.000 description 3
- 239000010931 gold Substances 0.000 description 3
- 238000000465 moulding Methods 0.000 description 3
- 229910052759 nickel Inorganic materials 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 229910052763 palladium Inorganic materials 0.000 description 3
- 229920000647 polyepoxide Polymers 0.000 description 3
- 230000006378 damage Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000005476 soldering Methods 0.000 description 2
- 230000002153 concerted effect Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000003466 welding Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/93—Batch processes
- H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48257—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a die pad of the item
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- H—ELECTRICITY
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/06—Polymers
- H01L2924/078—Adhesive characteristics other than chemical
- H01L2924/07802—Adhesive characteristics other than chemical not being an ohmic electrical conductor
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- Microelectronics & Electronic Packaging (AREA)
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Abstract
一种在边缘引脚具有凹槽的半导体封装结构。半导体封装结构包括一芯片承座、多个边缘引脚、一半导体芯片以及一封装体。多个边缘引脚位于该芯片承座的周围。其中每个边缘引脚具有一凹处，凹处位于一转角区域。转角区域界于每个边缘引脚的一下表面与一外部侧表面之间。半导体芯片安装于芯片承座上且电性连接至边缘引脚。封装体部分地封装芯片承座、边缘引脚以及半导体芯片并使凹处暴露出来，且边缘引脚从封装体向下凸出。其中，每个边缘引脚的下表面低于封装体的一底面，且每个边缘引脚的外部侧表面实质上对齐封装体的一侧面。
Description
技术领域
本发明是有关于一种半导体封装结构，且特别是有关于一种改善焊接可靠性的半导体封装结构。
背景技术
四侧无引脚扁平封装(Quad Flat No-lead，QFN)被广泛的使用，因为此封装体相较于具有引脚从侧表面伸出的封装体可减少平面大小。然而，四侧无引脚扁平封装具有焊点的可靠性不佳的问题，因为封装体上的可焊面积是有限的。因此，改善半导体封装体的焊点可靠性实为业界一致努力的目标。
发明内容
本发明有关于一种半导体封装结构，其利用凹处的设定以改善焊接可靠性的问题。
根据本发明的第一方面，提出一种半导体封装结构。
半导体封装结构包括一芯片承座(die pad)、多个边缘引脚(edged leads)、一半导体芯片以及一封装体。多个边缘引脚(edged leads)位于该芯片承座的周围。其中每个边缘引脚具有一凹处(recess)，该凹处位于一转角区域。转角区域界于每个边缘引脚的一下表面与一外部侧表面之间。半导体芯片安装于芯片承座上且电性连接至边缘引脚。封装体部分地封装芯片承座、边缘引脚以及半导体芯片并使凹处暴露出来，且边缘引脚从封装体向下凸出。其中，每个边缘引脚的下表面低于封装体的一底面，且每个边缘引脚的外部侧表面实质上对齐封装体的一侧面。
根据本发明的第二方面，提出一种半导体封装结构。
半导体封装结构包括一芯片承座、多个引脚、一半导体芯片以及一封装体。多个引脚位于芯片承座的周围。其中，每个引脚具有一外部凹处与一内部凹处。外部凹处位于一外部转角区域，外部转角区域界于每个引脚的一下表面与一外部侧表面之间。内部凹处位于一内部转角区域，内部转角区域界于每个引脚的下表面与一内部侧表面之间。半导体芯片安装于芯片承座上且电性连接至此些引脚。封装体部分地封装芯片承座、此些引脚以及半导体芯片并使外部凹处与内部凹处暴露出来。其中，封装体的一侧面实质上对齐于每个引脚的外部侧表面。
根据本发明的第三方面，提出一种半导体封装结构。
半导体封装结构包括一芯片承座、多个引脚、一半导体芯片以及一封装体。多个引脚位于芯片承座的周围。其中，每个引脚具有一凹处，凹处位于一转角区域。转角区域界于每个引脚的一下表面与一外部侧表面之间。半导体芯片安装于芯片承座上且电性连接至此些引脚。封装体部分地封装芯片承座、此些引脚以及半导体芯片并使凹处在封装体中暴露出来。其中，凹处具有一凹处墙，凹处墙连接封装体的相邻的二内侧墙。
为了对本发明的上述及其它方面有更佳的了解，下文特举较佳实施例，并配合附图，作详细说明如下：
附图说明
图1A绘示根据本发明的实施例的半导体封装结构的截面图。
图1B绘示根据本发明的另一实施例的半导体封装结构的截面图。
图1C绘示根据本发明的再一实施例的半导体封装结构的截面图。
图2A-2F绘示制造图1A中的半导体封装结构的方法的各步骤截面图。
图3A-3G绘示制造图1B与图1C中的半导体封装结构的方法的各步骤截面图。
图4绘示根据本发明的另一实施例的半导体封装结构的截面图。
图5A-5F绘示制造图4中的半导体封装结构的方法的各步骤截面图。
图6A与图6B绘示根据本发明的另一实施例的半导体封装结构的截面图。
图7A-7F绘示制造图6A中的半导体封装结构的方法的各步骤截面图。
主要组件符号说明：
10a、10b、10c、20、30：半导体封装结构
11、21：基板
110、210、310：芯片承座
110a、124、134、215、223、315、323：上表面
111：外围边缘区域
112：凹座
113、121、131、213、221、313、321：下表面
114、123、132、133：倾斜侧表面
114a、123a、132a：上倾斜侧表面
114b、123b、132b：下倾斜侧表面
120：边缘引脚
122、222、322：外部侧表面
125、325：转角区域
126、327：凹处
127：转角区域表面
130：内部引脚
140、240、340：半导体芯片
141、241、341：主动表面
150、250、350：封装体
151：底面
152、252：侧面
160、260、360：导电线
171、172、175、370：金属涂层
180：开口
211、311：嵌入式转角区域
212、312：嵌入式凹处
214、314：侧表面
220、320：引脚
224：内部侧表面
225：外部转角区域
226：内部转角区域
227：外部凹处
227a：外部凹处墙
228：内部凹处
228a：内部凹处墙
250：封装体
270：金属涂层
327a：凹处墙
350a：内部侧墙
380：核心阻块
具体实施方式
请参照图1A，其绘示根据本发明的实施例的半导体封装结构的截面图。一半导体封装结构10a包括一芯片承座(die pad)110、多个边缘引脚120、一半导体芯片140以及一封装体150。边缘引脚120位于芯片承座110的周围。其中每个边缘引脚120具有一凹处(recess)126，凹处126位于一转角区域125。转角区域125界于每个边缘引脚120的一下表面121与一外部侧表面122之间。半导体芯片140安装于芯片承座110上且电性连接至边缘引脚120。封装体150部分地封装芯片承座110、边缘引脚120以及半导体芯片140并使凹处126暴露出来，且边缘引脚120从封装体150向下凸出。其中，每个边缘引脚120的下表面121低于封装体150的一底面151，且每个边缘引脚120的外部侧表面122实质上对齐封装体150的一侧面152。
在绘示的实施例中，芯片承座110具有一外围边缘区域111、凹座(cavity)112、下表面113与倾斜侧表面114。倾斜侧表面114可完全或部分地位于芯片承座110的周围。倾斜侧表面114邻近位于外围边缘区域111的上表面110a与芯片承座110的下表面113。倾斜侧表面114背向凹座112且面向边缘引脚120。倾斜侧表面114的轮廓可为线性或曲线。在一实施例中，倾斜侧表面114可具有凹面形状的上倾斜侧表面114a与下倾斜侧表面114b。上倾斜侧表面114a比下倾斜侧表面114b更凹，以产生封胶体固定(mold lock)的效应。芯片承座110的倾斜侧表面114为半蚀刻表面。
在本实施例中，芯片承座110具有外围边缘区域111，外围边缘区域111在凹座112的周围。半导体芯片140设置于凹座112中。外围边缘区域111可完全围绕凹座112，亦可在某些实施例中部分地围绕凹座112。半导体芯片140经由一黏接层(未绘示)黏接在凹座112中。黏接层可为导电黏接层或非导电黏接层，例如为非导电环氧树脂。
在本实施例中，边缘引脚120具有一下表面121、一外部侧表面122、一倾斜侧表面123与一上表面124。边缘引脚120具有的倾斜侧表面123可完全或部分地位于边缘引脚120的周围。倾斜侧表面123邻近位于边缘引脚120的下表面121与上表面124。倾斜侧表面123面向芯片承座110。倾斜侧表面123的轮廓可为线性或曲线。在一实施例中，倾斜侧表面123可具有凹面形状的一上倾斜侧表面123a与下倾斜侧表面123b。上倾斜侧表面123a与下倾斜侧表面123b皆为凹面形状的。上倾斜侧表面123a比下倾斜侧表面123b更凹，以产生封胶体固定(mold lock)的效应。边缘引脚120的倾斜侧表面123为半蚀刻表面。此外，一转角区域125位于边缘引脚120的下表面121与外部侧表面122之间。一凹处126形成于转角区域125中，且由转角区域表面127形成。凹处126的形状可为立方体、长方体、球体、圆柱体或椭圆体的一部份。凹处126可增加焊锡(未绘示)与边缘引脚之间的接触面积，用以改善焊点的可靠性，亦可实行焊接外观检查。
在本实施例中，半导体封装结构10a更包括内部引脚130。内部引脚130具有一下表面131、倾斜侧表面132与133、以及上表面134。倾斜侧表面132与133可完全或部分地位于内部引脚130的周围。倾斜侧表面132与133邻近位于内部引脚130的下表面131与上表面134。内部引脚130的倾斜侧表面132面向芯片承座110。内部引脚130的倾斜侧表面133背向芯片承座110且面向与此内部引脚130相对应的边缘引脚120其中之一。倾斜侧表面132可具有凹面形状的上倾斜侧表面132a与下倾斜侧表面132b。上倾斜侧表面132a比下倾斜侧表面132b更凹，以严生封胶体固定(mold lock)的效应。倾斜侧表面133与上述的倾斜侧表面132相似。内部引脚130设置于芯片承座110与边缘引脚120之间，其中内部引脚130从封装体150向下凸出且电性连接至半导体芯片140。
半导体封装结构10a更包括至少一导电线160。半导体芯片140具有主动表面141，主动表面141经由导电线160电性耦合至边缘引脚120或内部引脚130。换句话说，导电线160电性连接至金属涂层171与主动表面141。封装体150形成于半导体芯片140、芯片承座110、边缘引脚120与内部引脚130之上，以使封装体150实质上填充凹座112。
半导体封装结构10a更包括金属涂层171与172。金属涂层171设置于外围边缘区域111的上表面111a、边缘引脚120的上表面124与内部引脚130的上表面134上。金属涂层172设置于芯片承座110的下表面113、边缘引脚120的下表面121与内部引脚130的下表面131之上。半导体封装结构10a更包括金属涂层173，金属涂层173设置于转角区域表面127上且电性连接至金属涂层172。金属涂层172与173可同时或分别形成。金属涂层172与173的材料可为相同或不同。此些金属涂层171、172与173可使用技术，例如是电解电镀(electrolytic plating)与化学电镀(electroless plating)，来设置。此些金属涂层预期良好地附着于芯片承座110、边缘引脚120与内部引脚130的表面，以有效的与导电线160接合，且保护被金属涂层171、172与173涂布的表面免于氧化与其它环境条件破坏。金属涂层171、172与173可包括一合金层，此合金层的材质可例如为镍，与金或钯两者或其中之一。
请参照图1B，其绘示根据本发明的另一实施例的半导体封装结构的截面图。半导体封装结构10a与10b的不同之处，在于半导体封装结构10b不具有半导体封装结构10a的金属涂层173。其它半导体封装结构10a与10b相似之处，不再赘述。请参照图1C，其绘示根据本发明的再一实施例的半导体封装结构的截面图。半导体封装结构10b与10c的不同之处，在于半导体封装结构10c更包括金属涂层175。金属涂层175设置于金属涂层172与转角区域表面127上。金属涂层172与175的材料可为相同或不同。其它半导体封装结构10b与10c相似之处，不再赘述。
图2A-2F绘示制造图1A中的半导体封装结构的方法的各步骤截面图。在图2A中，准备一基板11，可由铜制成。在图2B中，经由微影技术(photolithography)可分别形成一凹座112、在基板11的上表面形成多个开口180，以及在基板11的下表面形成多个凹处126。在图2C中，涂布金属涂层172于基板11的部分下表面上，位在稍后将定义的凹座112、内部引脚130与部分边缘引脚120下。涂布金属涂层173于转角区域表面127上。金属涂层171涂布于基板11的部分上表面上，位于稍后将经由半蚀刻过程定义的内部引脚130的上表面134与边缘引脚120的上表面124上。在图2D中，在凹座112中安装半导体芯片140，且经由导电线160接合半导体芯片140至位于基板11的上表面上的金属涂层171。在第2E图中，模塑(mold)封装体150于基板11上以完全或部分地覆盖半导体芯片140、金属涂层171与导电线160。在第2F图中，在基板11的下表面上执行半蚀刻程序。金属涂层172与173可做为硬屏蔽(hard mask)以避免部分基板11被蚀刻。基板11未被金属涂层172与173涂布的其它部分下表面被蚀刻，直到部分封装体150暴露出来。亦可在半蚀刻程序其间，形成边缘引脚120的凹处126。在半蚀刻程序完成后，定义出芯片承座110、边缘引脚120与内部引脚130。经由上述的程序，半导体封装结构10a可形成多行(multi-rows)。
半导体封装结构10b与10c的制造程序相似于半导体封装结构10a。图3A-3G绘示制造图1B与图1C中的半导体封装结构的方法的各步骤截面图。除了凹处在图3E形成，以及在图3F中未形成金属涂层173之外，图3A-3F的程序分别相似于图2A-2F的程序。因此，图3F可为半导体封装结构10b。更进一步，在图3G中，金属涂层175设置于金属涂层172以及转角区域表面127上。因此，半导体封装结构10c形成于图3G中。
请参照图4，其绘示根据本发明的另一实施例的半导体封装结构的截面图。半导体封装结构20包括芯片承座210、多个引脚220、半导体芯片240与封装体250。引脚220设置于芯片承座210的周围，其中每个引脚220具有一外部凹处227与一内部凹处228。外部凹处227形成于外部转角区域225中，内部凹处228形成于内部转角区域226中。半导体芯片240安装于芯片承座210上且电性连接至引脚220。封装体250部分地封装芯片承座210、引脚220与半导体芯片240，以使外部凹处227与内部凹处228暴露出来。封装体250的侧面252实质上对齐于每个引脚220的外部侧表面222。
在实施例中，芯片承座210具有嵌入式(embedded)转角区域211、嵌入式凹处212、下表面213、侧表面214与上表面215。嵌入式凹处212形成于嵌入式转角区域211中，且被封装体250填充。嵌入式转角区域211位于芯片承座210的下表面213与侧表面214之间。半导体芯片240经由黏接层(未绘示)黏接在芯片承座210上。黏接层可为导电黏接层或非导电黏接层，例如为非导电环氧树脂。
在实施例中，引脚220具有下表面221、外部侧表面222、内部侧表面224、外部转角区域225、内部转角区域226、外部凹处227与内部凹处228。每个引脚220具有外部凹处227形成于外部转角区域225，外部转角区域225界于引脚220的下表面221与外部侧表面222之间。每个引脚220具有内部凹处228形成于内部转角区域226，内部转角区域226界于引脚220的下表面221与内部侧表面224之间。外部凹处227与内部凹处228经由切割程序形成。因此，外部凹处227具有一外部凹处墙227a实质上垂直于引脚220的下表面221，且内部凹处228具有内部凹处墙228a实质上垂直于引脚220的下表面221。外部凹处227与内部凹处228可增加焊锡(未绘示)与引脚220之间的接触面积，用以改善焊点的可靠性，亦可实行焊接外观检查。外部凹处227的深度与内部凹处228的深度实质上等于引脚220的深度的一半。
在实施例中，半导体封装结构20更包括至少一导电线260。半导体芯片240具有主动表面241，主动表面241经由导电线260电性耦合至引脚220。封装体250形成于半导体芯片240、芯片承座210与引脚220之上。
半导体封装结构20更包括金属涂层270。金属涂层270设置于芯片承座210的上表面215与引脚220的上表面223。此些金属涂层可使用技术，例如是电解电镀(electrolytic plating)与化学电镀(electroless plating)，来设置。此些金属涂层预期良好地附着于芯片承座210与引脚220的表面，以有效的与导电线260接合，且保护被金属涂层涂布的表面免于氧化与其它环境条件破坏。金属涂层可包括一合金层，此合金层的材质可例如为镍，与金或钯两者或其中之一。
图5A-5F绘示制造图4中的半导体封装结构的方法的各步骤截面图。在图5A中，准备基板21，可由铜制成。在图5B中，举例来说，经由微影技术程序以图案化基板来定义芯片承座210与引脚220。在芯片承座210的上表面215与引脚220的上表面223上涂布金属涂层270。在图5C中，在芯片承座210上附着半导体芯片240，且经由导电线260结合(bonding)半导体芯片240至金属涂层270，金属涂层270设置于基板21的上表面上。在图5D中，模塑(mold)封装体250部分地覆盖半导体芯片240、芯片承座210、引脚220与导电线260。在图5E中，执行第一切割程序以形成凹处227与228。在图5F中，执行第二切割程序以切割出半导体封装结构20。
图6A与图6B绘示根据本发明的另一实施例的半导体封装结构的截面图。半导体封装结构30包括芯片承座310、多个引脚320、半导体芯片340与封装体350。引脚320设置于芯片承座310的周围，其中每个引脚320具有凹处327形成于转角区域325中，转角区域325界于引脚320的下表面321与外部侧表面322之间。半导体芯片340安装于芯片承座310上且电性连接至引脚320。封装体350部分地封装芯片承座310、引脚320与半导体芯片340以使凹处327暴露出来。凹处327具有凹处墙327a封装体350的相邻的二内侧墙350a连接。
在实施例中，芯片承座310具有嵌入式转角区域311、嵌入式凹处312、下表面313、侧表面314。嵌入式凹处312形成于嵌入式转角区域311中，且被封装体350填充。嵌入式转角区域311位于芯片承座310的下表面313与侧表面314之间。半导体芯片340经由黏接层(未绘示)黏接在芯片承座310上。黏接层可为导电黏接层或非导电黏接层，例如为非导电环氧树脂。
在实施例中，引脚320具有下表面321、外部侧表面322、上表面323、转角区域325与凹处327。每个引脚320具有凹处327形成于转角区域325中，转角区域325界于引脚320的下表面321与外部侧表面322之间。凹处327的凹处墙327a实质上垂直于引脚320的下表面321。凹处327的形状可为立方体、长方体、球体、圆柱体或椭圆体的一部份。凹处327可增加焊锡(未绘示)与引脚220之间的接触面积，用以改善焊点的可靠性，亦可实行焊接外观检查。
半导体封装结构30更包括至少一导电线360。半导体芯片340具有主动表面341，主动表面341经由导电线360电性耦合至引脚320。封装体350形成于半导体芯片340、芯片承座310与引脚320之上。
半导体封装结构30更包括一金属涂层370。金属涂层370设置于芯片承座310的上表面315与引脚320的上表面323上。此些金属涂层可使用技术，例如是电解电镀(electrolytic plating)与化学电镀(electroless plating)，来设置。此些金属涂层预期良好地附着于芯片承座310与引脚320的表面，以有效的与导电线360接合，且保护被金属涂层涂布的表面免于氧化与其它环境条件。金属涂层可包括一合金层，此合金层的材质为镍，与金或钯两者或其中之一。
图7A-7F绘示制造图6A中的半导体封装结构的方法的各步骤截面图。在图7A中，准备基板31，可由铜制成。在图7B中，举例来说，经由微影技术程序以图案化基板来定义芯片承座310与引脚320。在芯片承座310的上表面315与引脚320的上表面323上涂布金属涂层370。在图7C中，在芯片承座310上附着半导体芯片340，且经由导电线360结合半导体芯片340至金属涂层370，金属涂层370设置于基板31的上表面上。在图7D中，设置核心阻块(core block)380于凹处327上以避免封装体350填充凹处327。模塑(mold)封装体350以完全或部分地覆盖半导体芯片340、芯片承座310、引脚320与导电线360。在图7E中，移除核心阻块380。在图7F中，执行切割程序以使半导体封装结构30分离出来。
在实施例中提供如上具有不同结构的多个半导体封装结构。经由在引脚中形成一些凹处以改善焊点的可靠性，亦可实行焊接外观检查。
综上所述，虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视权利要求书所界定者为准。
Claims (20)
1.一种半导体封装结构，包括：
一芯片承座；
数个边缘引脚，位于该芯片承座的周围，其中，各该边缘引脚具有一凹处，该凹处位于一转角区域，该转角区域界于各该边缘引脚的一下表面与一外部侧表面之间；
一半导体芯片，安装于该芯片承座上且电性连接至该些边缘引脚；以及
一封装体，部分地封装该芯片承座、该些边缘引脚以及该半导体芯片并使该凹处暴露出来，且该些边缘引脚从该封装体向下凸出；
其中，各该边缘引脚的该下表面低于该封装体的一底面，且各该边缘引脚的该外部侧表面实质上对齐该封装体的一侧面。
2.如权利要求1所述的半导体封装结构，其中该芯片承座具有面向该些边缘引脚的一倾斜侧表面，各该边缘引脚具有面向该芯片承座的一倾斜侧表面。
3.如权利要求2所述的半导体封装结构，其中该芯片承座的该倾斜侧表面以及各该边缘引脚的该倾斜侧表面为半蚀刻表面。
4.如权利要求1所述的半导体封装结构，其中该芯片承座具有一凹座以及一外围边缘区域，该外围边缘区域在该凹座周围，且该半导体芯片设置于该凹座中。
5.如权利要求1所述的半导体封装结构，其中该凹处为半蚀刻凹处。
6.如权利要求1所述的半导体封装结构，更包括一第一金属涂层，该第一金属涂层设置于该芯片承座的一底面上，以及该些边缘引脚的该些下表面上。
7.如权利要求6所述的半导体封装结构，更包括一第二金属涂层，设置于形成该凹处的表面上。
8.如权利要求7所述的半导体封装结构，其中该第二金属涂层设置于该第一金属涂层上。
9.如权利要求1所述的半导体封装结构，更包括至少一导电线，该导电线电性连接于该半导体芯片以及该些边缘引脚其中之一。
10.如权利要求1所述的半导体封装结构，更包括数个内部引脚设置于该芯片承座与该些边缘引脚之间，其中该些内部引脚从该封装体向下凸出，且电性连接至该半导体芯片。
11.一种半导体封装结构，包括：
一芯片承座；
数个引脚，位于该芯片承座的周围，其中，各该引脚具有一外部凹处与一内部凹处，该外部凹处位于一外部转角区域，该外部转角区域界于各该引脚的一下表面与一外部侧表面之间，该内部凹处位于一内部转角区域，该内部转角区域界于各该引脚的该下表面与一内部侧表面之间；
一半导体芯片，安装于该芯片承座上且电性连接至该些引脚；以及
一封装体，部分地封装该芯片承座、该些引脚以及该半导体芯片并使该些外部凹处与该些内部凹处暴露出来；
其中，该封装体的一侧面实质上对齐于各该引脚的该外部侧表面。
12.如权利要求11所述的半导体封装结构，其中该芯片承座具有一嵌入式凹处位于一嵌入式转角区域，该嵌入式转角区域位于该芯片承座的一下表面与一侧表面之间。
13.如权利要求11所述的半导体封装结构，其中各该外部凹处的深度与各该内部凹处的深度实质上等于各该引脚的深度的一半。
14.如权利要求11所述的半导体封装结构，其中各该外部凹处与各该内部凹处为切割凹处。
15.如权利要求11所述的半导体封装结构，其中各该外部凹处具有一外部凹处墙，该外部凹处墙实质上垂直于该引脚的该下表面，且各该内部凹处具有一内部凹处墙，该内部凹处墙实质上垂直于该引脚的该下表面。
16.如权利要求11所述的半导体封装结构，更包括至少一导电线，该导电线电性连接于该半导体芯片以及该些引脚其中之一。
17.一种半导体封装结构，包括：
一芯片承座；
数个引脚，位于该芯片承座的周围，其中，各该引脚具有一凹处，该凹处位于一转角区域，该转角区域界于各该引脚的一下表面与一外部侧表面之间；
一半导体芯片，安装于该芯片承座上且电性连接至该些引脚；以及
一封装体，部分地封装该芯片承座、该些引脚以及该半导体芯片并使该些凹处在该封装体中暴露出来；
其中，该凹处具有一凹处墙，该凹处墙与该封装体的相邻的二内侧墙连接。
18.如权利要求17所述的半导体封装结构，其中该芯片承座具有一嵌入式凹处，该嵌入式凹处位于一嵌入式转角区域，该嵌入式转角区域位于该芯片承座的一下表面与一侧表面之间。
19.如权利要求17所述的半导体封装结构，其中该凹处墙实质上垂直于该引脚的该下表面。
20.如权利要求17所述的半导体封装结构，更包括至少一导电线，该导电线电性连接于该半导体芯片以及该些引脚其中之一。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW100112344A TW201241970A (en) | 2011-04-08 | 2011-04-08 | Semiconductor package with recesses in the edged leadas |
| TW100112344 | 2011-04-08 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN102270620A true CN102270620A (zh) | 2011-12-07 |
Family
ID=45052859
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN2011102038086A Pending CN102270620A (zh) | 2011-04-08 | 2011-07-11 | 在边缘引脚具有凹槽的半导体封装结构 |
Country Status (2)
| Country | Link |
|---|---|
| CN (1) | CN102270620A (zh) |
| TW (1) | TW201241970A (zh) |
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| CN109243988A (zh) * | 2018-09-14 | 2019-01-18 | 上海凯虹科技电子有限公司 | 封装体及其封装方法 |
| CN110120376A (zh) * | 2019-04-30 | 2019-08-13 | 深圳市广和通无线股份有限公司 | 无针脚模块 |
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-
2011
- 2011-04-08 TW TW100112344A patent/TW201241970A/zh unknown
- 2011-07-11 CN CN2011102038086A patent/CN102270620A/zh active Pending
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| Publication number | Publication date |
|---|---|
| TW201241970A (en) | 2012-10-16 |
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| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
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| WD01 | Invention patent application deemed withdrawn after publication |
Application publication date: 20111207 |