CN102227778B - 非易失性半导体存储装置及其驱动方法 - Google Patents

非易失性半导体存储装置及其驱动方法 Download PDF

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Abstract

提供一边能够以位单位进行改写，一边可实现存储器单元的寿命的延长的非易失性半导体存储装置。在命令信息表示写入的情况下，比较部（37）对在对象存储器单元中写入的已写入数据和写入对象数据进行比较，将比较结果赋予到写入/读出控制部（40），在比较结果相同的情况下，所述写入/读出控制部（40）对译码器部（51A、51B、53）不赋予写入指示，在所述比较结果相异的情况下，所述写入/读出控制部（40）对所述译码器部赋予对对象存储器单元将写入对象数据写入的写入指示。

Description

非易失性半导体存储装置及其驱动方法
技术领域
本发明涉及非易失性半导体存储装置及其驱动方法，特别涉及对改写次数有限制的非易失性半导体装置及其驱动方法。
背景技术
近年来，作为应该称为后期闪速存储器（post flash memory）的非易失性存储器，使用通过施加电压脉冲而电阻可逆地变化的可变电阻元件的电阻性非易失性存储器RRAM（Resistive Random Access Memory；RRAM是本申请人即夏普株式会社的注册商标）正在不断实用化。
图15表示该RRAM的概略结构图。图15所示的RRAM100是将成为第2电极的下部电极103和可变电阻体102、和成为第1电极的上部电极101依次层叠了的极其单纯的结构。作为可变电阻体102，例如能够利用作为过渡金属的氧化物的氧化钛（TiO2）膜、氧化镍（NiO）膜、氧化锌（ZnO）膜、氧化铌（Nb2O5）膜（参照下述专利文献1、非专利文献1）。而且，该RRAM通过对上部电极101和下部电极103之间施加电压脉冲，能够使可变电阻体102的电阻值可逆地变化。而且，是通过读出该可逆的电阻变化工作的电阻值，能够实现电阻性非易失性存储器的结构。
RRAM的写入（擦除）特性与闪速存储器的差别大。例如在称为双极开关的模式中，电阻增加、电阻减少这2个电阻变化均能够通过1.5V到3V的低电压的电压施加而在数10纳秒中实现。由此，能够实现同时进行信息“1”的写入（擦除工作）、和信息“0”的写入（写入工作），即能够能够实现数据的重写，能够以高速实现位单位的改写工作。该RRAM的目的在于能够实现与DRAM（Dynamic Random Access Memory，动态随机存取存储器）同等的读写速度。
现有的DRAM具有通过开关MISFET和串联连接于该开关MISFET的电容器构成的存储器单元（memory cell），通过在该电容中蓄积电荷来进行信息的存储。因此，从通过在电容器蓄积电荷来存储信息的特性出发，具有对改写次数几乎没有限制的长处。
另一方面，在RRAM的情况下，是通过使可变电阻体的电阻值变化来进行信息的改写的结构。而且，认为在该可变电阻体的电阻值的变化中，构成可变电阻体的金属氧化物中的氧的行动对电阻变化起较大的作用。即，认为当金属氧化物中产生缺氧时，金属氧化物的电阻低电阻化，相反，通过再次以氧填补该缺氧，从而高电阻化。而且，具体地，认为该缺氧的发生是通过对高电阻状态的元件施加高电场，氧离子（O2-）在电场施加方向移动，在由于该氧离子的移动而缺失氧离子之处产生缺氧，在通过该缺氧而发生的定域能级间通过载流子进行传导的漂移电导，电阻变低。此外，关于低电阻化了的元件的高电阻化，认为是通过对低电阻部流过电流，以焦耳热对其加热，当变为某个阈值电流以上时，缺氧部再次被氧填补，再次高电阻化。
因此，RRAM中的信息的写入是与金属氧化物中的氧离子的移动这一物理变化相伴的电阻变化而导致的，因此与通过电荷的蓄积、移动来写入信息的DRAM相比，信息存储部（即可变电阻体）受到的物理损伤大。即，通过在RRAM中反复进行改写工作（使电阻变化），产生不能实现缺氧的产生、氧的再结合的存储器单元。在这样的存储器单元的情况下，即使为了改写而施加电压也不能使电阻状态变化，这意味着不能正确地执行信息的改写。
也就是说，RRAM的情况下，与DRAM相比，存在对改写次数有限度的问题。受其影响，在RRAM中，需要用于抑制对同一存储器单元的改写次数，延长各存储器单元的寿命的方法。
历来，作为延长非易失性存储器的寿命的方法，使用在存储器芯片内对存储器单元的使用次数进行平均化的损耗均衡法。在该方法中，通过以块单位管理改写次数、改写顺序，从而延长寿命。
例如，在下述专利文献2中，记载了对块设置擦除次数计数器，通过从擦除次数计数器的值小的块起优先进行利用，对全部的块的擦除次数进行平均化，从而延长非易失性存储器的寿命的方法。此外，在下述专利文献3中，记载了与从FILO（First in Last Out，先进后出）读出的空物理地址值进行交换，以使进行数据的改写的物理地址不偏向，由此延长非易失性存储器的寿命的方法，其中，所述FILO将逻辑地址变换为物理地址的表的物理地址值写入空物理地址值。
现有技术文献
专利文献
专利文献1：日本特表2002-537627号公报；
专利文献2：日本特开平9-97218号公报；
专利文献3：日本特开2001-67258号公报，
非专利文献
非专利文献1：H.Pagnia等、“Bistable Switching in Electroformed Metal-Insulator-MetalDevices”,Phys.Stat.Sol.(a),vol.108,pp.11-65,1988年。
发明内容
发明要解决的问题
如上所述，作为现有的改写次数有限制的存储器的寿命延长方法，使用损耗均衡法。可是，在使用该损耗均衡法时，需要管理改写次数。
如闪速存储器那样，在以原来（某种程度大的容量）块单位进行改写的器件的情况下，块单位的改写次数的管理也容易，损耗均衡也作为非常有效的寿命延长方法而发挥功能。可是，在如RRAM那样能够以位单位自由地进行改写的非易失性存储器中采用同样的方法的情况下，产生不能发挥能以该位单位进行改写的特长的问题。
在闪速存储器的情况下，是在进行改写时，在以块单位进行擦除之后进行写入的结构。即，即使在成为劣化原因的改写时，通过按每个块管理该改写次数就足够了。可是，在RRAM那样能以位单位自由地进行改写的存储器的情况下，如果要发挥其特性的话，就产生以位单位（或字等的汇总地进行存取的单位）进行改写次数的管理的需要。结果，仅记录改写次数就耗费庞大的容量。此外，在与闪速存储器同样地以块单位汇总地进行管理的情况下，发生实际的存储器单元的改写次数和作为块整体的改写次数不匹配的情况。
本发明鉴于上述问题，其目的在于提供一种不进行改写次数的管理，能够实现存储器单元的寿命的延长化的非易失性半导体存储装置。
用于解决课题的方案
为了实现上述目的的本发明的非易失性半导体存储装置，其特征在于，具备：存储器单元阵列，其构成为具备第1子库和第2子库，该第1子库构成为将多个非易失性的存储器单元排列为矩阵状，将同一行的所述存储器单元的第1端子连接于共同的字线，将同一列的所述存储器单元的第2端子连接于共同的位线，该第2子库是与所述第1子库相同的结构；写入/读出控制部，进行向与指定地址对应的对象存储器单元的写入或读出的控制；译码器部，通过基于来自所述写入/读出控制部的指示对所述位线以及所述字线施加电压，从而对所述对象存储器单元施加写入电压或读出电压；读出电路，进行在施加了所述读出电压的所述对象存储器单元中写入的已写入数据的读出；以及比较部，进行输入的多个数据的比较，在对位于所述第1子库内和所述第2子库内的多个所述对象存储器单元进行各个个别地指定的写入对象数据的写入时，所述译码器部在同一时间带执行第1工作和第2工作，所述第1工作对所述第1子库内的第1对象存储器单元施加读出电压，所述第2工作仅在所述第2子库内的第2对象存储器单元的所述已写入数据和向该第2对象存储器单元的所述写入对象数据的根据所述比较部的比较结果相异的情况下，对所述第2对象存储器单元施加写入电压。
根据本发明的非易失性半导体存储装置的上述特征，在写入处理时，在实际进行写入处理之前，通过比较部执行在与写入目的地地址对应的选择存储器单元中已经写入的已写入数据和写入对象数据的比较处理。而且，仅在比较结果相异的情况下，对同存储器单元施加用于将写入对象数据写入的写入电压，在比较结果相同的情况下不施加写入电压。
现有的损耗均衡法是通过对存储器单元的使用次数进行平均，谋求作为存储器芯片整体的寿命延长的方法，因此在重写同一数据的情况下也进行向存储器单元的重写，结果不能避免存储器单元的劣化发展。可是，根据本发明结构，与该现有的方法相比较，实际上对同一存储器单元施加写入用电压来进行写入处理的次数减少。由此，能够使各存储器单元寿命延长。
而且，单纯地在进行写入处理时，仅通过进行与写入目的地地址对应的选择存储器单元的已写入数据和写入对象数据的比较，就能够实现使存储器单元延长寿命的措施。即，不需要像现有技术那样管理写入次数、写入顺序。因此，例如对于能够以位单位进行写入（改写）的RRAM也能够容易地应用。
进而，根据上述特征，在对1个子库进行已写入数据和写入对象数据的比较的期间，能够对其它的子库施加写入用电压进行写入处理。因此，在写入处理中不会产生时滞。即，不会像现有方法那样延长写入处理需要的时间，能够使各子库内的存储器单元延长寿命。
再有，在上述特征中，能够设为对一个子库（第1子库）分配偶数地址，对另一个子库（第2子库）分配奇数地址。在这样的情况下，连续的地址在子库之间交替地被分配。因此，在进行突发写入的情况下，在对一个子库内的与写入目的地地址对应的存储器单元将写入对象数据写入的时间内，能够进行在其它子库内存在的与所述写入目的地地址的下一个地址对应的存储器单元的已写入数据的读出。
此外，本发明的非易失性半导体存储装置在上述特征之外，其特征在于，在对位于所述第1子库内和所述第2子库内的多个所述对象存储器单元进行各个个别地指定的所述写入对象数据的写入时，所述译码器部构成为一边使所述第1对象存储器单元和所述第2对象存储器单元变化，一边多次执行以所述第1工作和所述第2工作构成的工作步骤，所述各工作步骤中的所述第2对象存储器单元，是在与该工作步骤相比之前已经执行了的所述工作步骤内的所述第1对象存储器单元。
在采用这样的结构时，作为第2工作的执行对象的第2对象存储器单元，由于在之前进行的工作步骤内作为第1对象存储器单元读出了已写入数据，所以在第2工作中，不再次读出第2对象存储器单元的已写入数据，能够仅在写入对象数据与已写入数据相异的情况下进行写入。
此外，本发明的非易失性半导体存储装置在上述特征之外，其特征在于，所述译码器部具备：行译码器，对于所述第1子库和所述第2子库共同地设置，并且对所述第1子库和所述第2子库各自对应的所述字线同时施加电压；第1列译码器，对所述第1子库的所述位线施加电压；以及第2列译码器，对所述第2子库的所述位线施加电压，所述第1工作是在所述行译码器对与所述第1对象存储器单元连接的所述字线施加了电压的状态下，所述第1列译码器对与所述第1对象存储器单元连接的位线施加读出电压的工作，所述第2工作是仅在所述第2对象存储器单元的所述已写入数据与向该第2对象存储器单元的所述写入对象数据的比较结果相异的情况下，所述第2列译码器对与所述第2对象存储器单元连接的位线施加写入电压的工作，该第2对象存储器单元与所述第1对象存储器单元位于同一行。
此外，在上述特征之外，本发明的非易失性半导体存储装置的特征在于，所述存储器单元阵列构成为具备多个由所述第1子库和所述第2子库构成的存储器单位，所述译码器部按所述各存储器单位的每一个设置，在对跨多个所述存储器单位而配置的多个所述对象存储器单元进行各个个别地指定的所述写入对象数据的写入时，在所述对象存储器单元存在的所述存储器单位中具备的所述各译码器部分别在同一时间带执行所述第1工作和所述第2工作。
通过像这样构成，即使在多位结构的写入对象数据的写入时，也不会招致写入所要的时间的增大、必要的管理量的增大，能够使向各存储器单元的写入次数减少，能够谋求存储器单元的寿命延长。
再有，本发明的非易失性半导体存储装置在上述任一个特征之外，其特征在于，所述存储器单元以对应于施加电压而使电阻值可逆地变化的可变电阻元件构成，是对应于该可变电阻元件的电阻值而存储信息的结构。
此外，本发明的非易失性半导体存储装置的驱动方法，其特征在于，所述非易失性半导体存储装置，具备：存储器单元阵列，其构成为具备第1子库和第2子库，该第1子库构成为将多个非易失性的存储器单元排列为矩阵状，将同一行的所述存储器单元的第1端子连接于共同的字线，将同一列的所述存储器单元的第2端子连接于共同的位线，该第2子库是与所述第1子库相同的结构，在对位于所述第1子库内和所述第2子库内的多个对象存储器单元进行各个个别地指定的所述写入对象数据的写入时，在同一时间带执行第１工作和第２工作，所述第1工作对所述第1子库内的第1对象存储器单元施加读出电压，所述第2工作仅在所述第2子库内的第2对象存储器单元的所述已写入数据和向该第2对象存储器单元的所述写入对象数据的比较结果相异的情况下，对所述第2对象存储器单元施加写入电压。
此外，本发明的非易失性半导体存储装置的驱动方法在上述特征之外，其特征在于，在对位于所述第1子库内和所述第2子库内的多个所述对象存储器单元进行各个个别地指定的所述写入对象数据的写入时，一边使所述第1对象存储器单元和所述第2对象存储器单元变化，一边多次执行以所述第1工作和所述第2工作构成的工作步骤，所述各工作步骤中的所述第2对象存储器单元，是在与该工作步骤相比之前已经执行了的所述工作步骤内的所述第1对象存储器单元。
此外，本发明的非易失性半导体存储装置的驱动方法在上述特征之外，其特征在于，所述存储器单元阵列构成为具备多个由所述第1子库和所述第2子库构成的存储器单位，在对跨多个所述存储器单位而配置的多个所述对象存储器单元进行各个个别地指定的所述写入对象数据的写入时，在所述对象存储器单元存在的所述存储器单位的每一个中，在同一时间带执行所述第1工作和所述第2工作。
此外，本发明的非易失性半导体存储装置，具备存储器单元阵列，该存储器单元阵列构成为将具有通过电阻的变化而存储信息的可变电阻元件的存储器单元在行方向和列方向分别排列多个，将同一行的所述存储器单元的第1端子连接于共同的字线，将同一列的所述存储器单元的第2端子连接于共同的位线，其特征在于，具备：写入/读出控制部，进行向与指定地址对应的对象存储器单元的写入或读出的控制；译码器部，通过基于来自所述写入/读出控制部的指示对所述位线以及所述字线施加电压，从而对所述对象存储器单元施加写入电压或读出电压；读出电路，进行在施加了所述读出电压的所述对象存储器单元中写入的已写入数据的读出；以及比较部，进行输入的多个数据的比较，在对所述对象存储器单元进行写入对象数据的写入时，所述译码器部基于来自所述写入/读出控制部的指示，对所述对象存储器单元施加读出电压，所述比较部对所述写入对象数据和通过所述读出电路读出的所述已写入数据进行比较，将比较结果对所述写入/读出控制部赋予，所述写入/读出控制部仅在所述比较结果相异的情况下，对所述译码器部赋予对所述对象存储器单元写入所述写入对象数据的指示。
根据本发明的非易失性半导体存储装置的上述特征，在写入处理时，在实际进行写入处理之前，通过比较部执行在与写入目的地地址对应的选择存储器单元中已经写入的已写入数据和写入对象数据的比较处理。而且，仅在比较结果相异的情况下，对同存储器单元施加用于将写入对象数据写入的写入电压，在比较结果相同的情况下不施加写入电压。
现有的损耗均衡法是通过对存储器单元的使用次数进行平均，谋求作为存储器芯片整体的寿命延长的方法，因此在重写同一数据的情况下也进行向存储器单元的重写，结果不能避免存储器单元的劣化发展。可是，根据本发明结构，与该现有方法相比较，实际上对同一存储器单元施加写入用电压来进行写入处理的次数减少。由此，能够使各存储器单元寿命延长。
而且，单纯地在进行写入处理时，仅进行与写入目的地地址对应的存储器单元的已写入数据和写入对象数据的比较，就能够实现使存储器单元延长寿命的措施。即，由于不需要像现有技术那样管理写入次数、写入顺序，因此对于能够以位单位进行写入（改写）的RRAM也能够应用。
此外，本发明的非易失性半导体存储装置的驱动方法，该非易失性半导体存储装置具备存储器单元阵列，该存储器单元阵列构成为将具有通过电阻的变化而存储信息的可变电阻元件的存储器单元在行方向和列方向分别排列多个，将同一行的所述存储器单元的第1端子连接于共同的字线，将同一列的所述存储器单元的第2端子连接于共同的位线，其特征在于，在对与指定地址对应的对象存储器单元进行写入对象数据的写入工作时，首先，进行在所述对象存储器单元中写入的已写入数据的读出，接着，进行所述已写入数据和所述写入对象数据的比较，在比较结果相同的情况下不进行向所述对象存储器单元的写入，在所述比较结果相异的情况下对所述对象存储器单元进行所述写入对象数据的写入。
发明的效果
根据本发明，不进行改写次数的管理，就能够实现可延长存储器单元的寿命的非易失性半导体存储装置。
附图说明
图1是表示第1实施方式的非易失性半导体存储装置的概念性结构的框图。
图2是表示第1实施方式的非易失性半导体存储装置的其它的概念性结构的框图。
图3是表示子库的一个结构例的电路图。
图4是对第1实施方式的非易失性半导体存储装置进行突发写入的情况下的时间图。
图5是对第1实施方式的非易失性半导体存储装置进行突发读出的情况下的时间图。
图6是表示存储器单元的一个结构例的概略图。
图7是对第2实施方式的非易失性半导体存储装置进行突发写入的情况下的时间图。
图8是对第2实施方式的非易失性半导体存储装置进行突发读出的情况下的时间图。
图9是表示第3实施方式的非易失性半导体存储装置的概念性结构的框图。
图10是表示第3实施方式的非易失性半导体存储装置的其它的概念性结构的框图。
图11是对第3实施方式的非易失性半导体存储装置进行写入的情况下的时间图。
图12是对第3实施方式的非易失性半导体存储装置进行读出的情况下的时间图。
图13是表示第3实施方式的非易失性半导体存储装置的其它的概念性结构的框图。
图14是表示通过软件实现第3实施方式的非易失性半导体存储装置的写入处理的情况下的处理过程的流程图。
图15是RRAM的概略结构图。
具体实施方式
针对本发明的非易失性半导体存储装置及其驱动方法的各实施方式参照附图进行说明。
在本实施方式中，作为存储器单元是具备RRAM元件的结构进行说明。如在背景技术的部分中叙述的那样，RRAM是通过电压的施加而使电阻值（或电阻特性）可逆地变化，由此进行信息的存储的结构。因此，写入工作和擦除工作除了在变化后的各电阻值相异的方面之外，工作原理是相同的。更具体而言，为了变化到某个第1电阻值（第1电阻特性）而设定电压条件并施加电压是“写入工作”，为了变化到其它的第2电阻值（第2电阻特性）而设定电压条件并施加电压是“擦除工作”。也就是说，擦除工作和写入工作可以说除了电压条件相异之外，实际上对存储器单元进行的工作是相同的。因此，在以下将“擦除工作”考虑成“写入工作”的一个方式，在没有特别指出的情况下，在语句上不区别“写入工作”和“擦除工作”。
相对于此，“读出工作”是不使RRAM元件的电阻值（或电阻特性）变化，而仅是读出当前时刻的RRAM元件的电阻值（或电阻特性）的工作，与作为使电阻值（或电阻特性）变化的工作的写入工作的工作内容不同。因此，区别“读出工作”与“写入工作”而表现。
[第1实施方式]
针对本发明的第1实施方式（以下，适宜地称为“本实施方式”），参照图1~图6的各图进行说明。
图1是表示本实施方式的非易失性半导体存储装置的概念性结构的框图。图1所示的非易失性半导体存储装置1具备：存储器存取控制部20、存储器控制部30、译码器部（行译码器53、列译码器51A、51B）、存储器单元阵列（52A、52B）。在本实施方式中，对于1个存储器控制部30配备2个子库（sub bank）52A、52B，各子库个别地具备列译码器（51A、51B），另一方面共有行译码器（53）。
再有，图1中的译码器部（行译码器53、列译码器51A、51B）以及子库52A、52B（存储器单位）为了便于说明，图示为假设对于1个地址具有1位（bit）的数据的方式。在处理多位数据的情况下，它们采用图2所示那样的结构。换句话说，图1的结构是将图2所示的多个的各存储器单位、各译码器部汇总为一个进行图示的结构。
在以下，首先为了使说明简单，假定对1个地址具有1位的数据的方式进行说明。然后，一边参照图2一边说明处理对1个地址具有多位（j位）（j是2以上的自然数）的数据的方式的情况。
再次返回图1进行说明。存储器控制部30具备：指令解释部31、缓冲器32、输出控制部33、缓冲器34、行地址缓冲器35、比较部37、写入/读出控制部40（读出控制部36、缓冲器38、写入控制部39）、读写切换控制部41、子库更换部42、以及读出电路43。
再有，存储器存取控制部20是在与CPU10之间能够发送接收信号的结构。CPU10是中央运算装置（Central Processing Unit），经由能够传送命令、地址以及数据的总线（CPU总线11）与存储器存取控制部20连接。该CPU总线11除了CPU10、存储器存取控制部20以外，也可以与网络、外部存储器（storage）、图形卡等许多硬件模块（未图示）连接。
存储器存取控制部20识别从CPU赋予的各信息，经由存储器总线21按每个信息赋予到存储器控制部30内的适合的要素。更具体说，存储器存取控制部20对指令解释部31赋予命令信息，对缓冲器32赋予地址信息，对缓冲器34赋予数据（写入对象数据）。
存储器控制部30将由存储器存取控制部20提供的各信息（命令、地址）变换为相对于子库52A、52B的命令（写入，擦除）、地址（行/列地址），控制列译码器51A、51B和行译码器53。
子库52A、52B是存储器单元阵列，通过从列译码器51A、51B和行译码器53对存储器单元阵列内的各存储器单元施加规定的电压，进行读出或写入（擦除）处理。
在这里，各子库52A、52B均是将具有RRAM元件的存储器单元在行方向和列方向分别排列多个而构成。此外，具备在行方向延伸的多个字线、以及在列方向延伸的多个位线，在同一行配置的所述存储器单元分别将RRAM元件的一端侧经由选择晶体管连接于同一所述字线，在同一列配置的所述存储器单元分别将RRAM元件的另一端侧连接于同一所述位线。作为子库52A、52B的一例，在图3示出在各存储器单元由RRAM元件和在同元件串联连接晶体管而构成的1T1R型结构。
图3是表示子库52B的一个结构例的电路图，各存储器单元由1个选择晶体管和1个可变电阻元件R构成，即所谓的1T1R结构。在图3中，各存储器单元的选择晶体管的栅极连接于字线（W1~Wn），各字线与行译码器53连接。此外，各存储器单元的选择晶体管的源极经由源极线SL连接于共同的源极线。此外，各存储器单元的每一个的可变电阻元件R的一方（上部电极侧）连接于位线（B1~Bm），各位线连接于列译码器51B。n和m是自然数。此外，子库52A也是同样的结构。
再有，在本实施方式中，子库52A和52B以存储器地址在子库间交替地连续的方式进行地址分配。更具体地，对子库52A分配偶数地址，对子库52B分配奇数地址。
再次返回图1，指令解释部31将输入的命令变换为符合本实施方式的形式，送到读出控制部36、读写切换控制部41、以及行地址缓冲器35。具体地，在输入了写入（擦除）命令“W”的情况下，指令解释部31对读出控制部36、以及读写切换控制部41，通过信号ComC赋予读出命令“R”，并且使信号R/W为活动（High状态），对输出控制部33和比较部37赋予。此外，在输入了读出命令“R”的情况下，指令解释部31对读出控制部36、以及读写切换控制部41，通过信号ComC赋予读出命令“R”，并且使信号R/W为非活动（Low状态）。即，指令解释部31是在赋予了写入（擦除）命令“W”的情况下，在被赋予了读出命令“R”的情况下，都对行地址缓冲器35、读出控制部36、以及读写切换控制部41通过信号ComC赋予读出命令“R”的结构。此外，除此之外，也对指令解释部31输入“行地址指定”命令（以下，称为“A”命令）。该“A”命令是在对缓冲器32输入行地址值时，从存储器存取控制部20输入的命令。在输入该“A”命令时，指令解释部31对行地址缓冲器35通过信号ComC赋予“A”命令。
缓冲器32是RIFO（First In First Out，先入先出）缓冲器，对输入的地址信息临时储存。而且，指令解释部31与输出信号ComC同步地，对行地址缓冲器35和读出控制部36输出表示地址信息的信号AddC。再有，该缓冲器32不必须是FIFO，也可以作为1个地址量的缓冲器，仅在输入命令时导入地址值。
再有，为了与指令解释部31输出命令的定时同步，也可以采用如下结构，即，指令解释部31和缓冲器32以信号线（未图示）连接，当指令解释部31输出命令时，该信号线变为活动（active）。在该情况下，起因于该信号的上升，缓冲器32输出表示地址信息的信号AddC也可。
缓冲器34与缓冲器32同样是FIFO缓冲器。在本实施方式中，如后述那样，从输入写入命令起，到实际进行向子库52A、52B的写入为止需要（固定的）时间。缓冲器34在从输入写入命令起，到实际进行向子库52A、52B的写入为止所需要（固定的）时间中，发挥保持写入对象数据的功能。在通过缓冲器34将写入对象数据保持固定期间之后，从缓冲器34作为信号DatO对比较部37和写入控制部39输出。
读出控制部36在通过信号ComC从指令解释部31赋予的命令是“R”的情况下，基于通过信号AddC从缓冲器32指定的地址，对数据的读出地址AddCr进行运算，输出到子库更换部42。存储器存取的设定在变为突发（对多个地址连续地读写数据）的情况下，对从所述缓冲器32指定的1个地址，依次计算设定的突发长度（连续地读写数据的次数）的量的地址并进行输出。再有，所述突发长度是通过与本存储器连接的CPU10等的主机（host）对本存储器设定的值。此外，针对设定该突发长度的方法，使用任何方法均可，由于脱离了本发明的主旨，所以省略说明。
读出控制部36还将在对子库更换部42输出有效的地址值的期间中为“High”，在不是这样的情况下为“Low”的信号RE对子库更换部42赋予。
比较部37从指令解释部31接收所述R/W信号，在其为活动的情况下，对从缓冲器34赋予的DatO和从读出电路43赋予的DatC进行比较，将其结果Comp对写入控制部39赋予。如后述的那样，在DatC和DatO为多位的情况下，比较以位单位进行，将位单位的一致/不一致对写入控制部39赋予。也就是说，如果数据的位宽为8位，则Comp的位宽也为8位，如果数据的位宽为32位，则Comp的位宽也为32位。在R/W信号为非活动的情况下，不进行任何工作。
读写切换控制部41当接收到通过信号ComC从指令解释部31赋予的命令“R”时，生成用于切换子库52A和子库52B的读出和写入的信号SBSel，对子库更换部42和行译码器53供给。如上述那样，在本实施方式中，对子库52A分配偶数地址，对子库52B分配奇数地址。也就是说，连续的地址在子库52A、52B之间交替地被分配。
在这里，所述信号SBSel在从子库52A进行读出时将信号电平设为“Low”，在从子库52B进行读出时将信号电平设为“High”。也就是说，在所述信号SBSel为“Low”的情况下，对成为读出对象的子库52A进行读出处理，对与所述子库52A不同的其它子库52B进行写入处理。相反地，在所述信号SBSel为“High”的情况下，对成为读出对象的子库52B进行读出处理，对与所述子库52B不同的其它子库52A进行写入处理。
行地址缓冲器35当从指令解释部31赋予“A”命令时，在内部保持从缓冲器32赋予的地址值。而且，在此稍后，当接收读出命令“R”或写入命令“W”时，将保持的地址值作为信号Row在适合的定时向行译码器53输出。再有，在这里的适合的定时指的是与对由所述行地址表示的子库52A、52B中的存储器单元进行存取的时刻匹配的定时。
缓冲器38是用于将从读出控制部36输出的信号AddCr表示的地址值作为信号AddCd在适合的定时交给写入控制部39的FIFO缓冲器。在这里的适合的定时是与后述的比较部37将比较结果作为信号Comp进行输出的定时同步的定时。
写入控制部39接收来自比较部37的比较结果（信号Comp），对子库更换部42输出对需要改写的位的写入指示（信号WE、AddOw、DatOw）。信号DatOw表示写入对象数据，是表示与从缓冲器34赋予的DatO同样的内容的数据。此外，信号WE是表示是否需要写入的信号。此外，信号AddOw表示列地址，是表示与从缓冲器38赋予的地址值AddCd同样的内容的信号，是使输出定时与信号WE同步的信号。
输出控制部33是控制从读出电路43读出的数据（信号DatC）是否对存储器总线21输出的单元。更具体地，在从指令解释部31赋予的信号R/W是活动（High状态）的情况下，不将从读出电路43赋予的数据向存储器总线21输出。相反地，在从指令解释部31赋予的信号R/W是非活动（Low状态）的情况下，将从读出电路43赋予的数据向存储器总线21输出。换句话说，在从存储器存取控制部20赋予的命令是“W”的情况下，不将从读出电路43赋予的数据向存储器总线21输出，在命令为“R”的情况下，将从读出电路43赋予的数据向存储器总线21输出。再有，从读出电路43对DatC输出数据，以信号DE变为活动（High）来表示。
子库更换部42进行向子库52A、52B的写入和读出的切换。具体地，子库更换部42在从读写切换控制部41赋予的信号SBSel为“Low”的情况下，对子库52A赋予进行读出的指示，对子库52B赋予进行写入的指示，相反地在信号SBSel为“High”的情况下，对子库52B赋予进行读出的指示，对子库52A赋予进行写入的指示。这时，读出是基于来自读出控制部36的信号RE、AddCr而进行，写入是基于来自写入控制部39的信号WE、AddOw、DatOw而进行。
子库更换部42仅在从读出控制部36赋予的信号RE为“High”的情况下赋予读出指示。而且，如上述那样，根据从读写切换控制部41赋予的信号SBSel的值，决定从子库52A和子库52B的哪一方进行读出。也就是说，在信号SBSel为“Low”的情况下，通过对列译码器51A输出读出指示，从而通过读出电路43读出在子库52A中记录的数据，相反地在信号SBSel为“High”的情况下，通过对列译码器51B输出读出指示，从而读出在子库52B中记录的数据。这时，进行与通过从读出控制部36赋予的信号AddCr指定的地址对应的存储器单元的读出。
此外，子库更换部42在从写入控制部39赋予的信号WE中，仅对为“High”的位赋予写入指示，执行对该位的写入工作。而且，如上述那样，根据从读写切换控制部41赋予的信号SBSel的值，决定对子库52A和子库52B的哪一方进行写入。也就是说，在信号SBSel为“Low”的情况下，通过对列译码器51B输出写入指示，从而对子库52B进行数据的写入，相反地在信号SBSel为“High”的情况下，通过对列译码器51A输出写入指示，从而对子库52A进行数据的写入。这时，对与通过从写入控制部39赋予的信号AddOw指定的地址对应的存储器单元，写入通过从写入控制部39赋予的信号DatOw指定的写入对象数据。
行译码器53根据从读写切换控制部41赋予的信号SBSel的值，切换对子库52A和子库52B的控制。即，在信号SBSel为“Low”的情况下，进行用于对子库52A进行读出、对子库52B进行写入的控制，在为“High”的情况下，进行用于对子库52A进行写入、对子库52B进行读出的控制。
以下，使用图4的时间图，说明具体的写入工作的过程。
图4是表示向本实施方式的非易失性半导体存储装置（存储器）的突发写入处理的过程的时间图。在图4中，假想是时钟同步式的存储器，突发长度是4的情况。在图4的上部记载的t1~t20的号码，表示时钟的上升时刻。再有，关于从命令输入到向子库的读写为止的等待时间（latency）是设定事项，不是通过图4限定的要素。
当对存储器控制部30赋予行地址指定命令“A”和行地址“R1”时（时刻t2），接收了命令“A”的指令解释部31在适合的定时（例如t3~t4间），通过信号ComC对行地址缓冲器35发送命令“A”。行地址“R1”暂时被导入到缓冲器32之后，与作为信号ComC输出命令“A”同步地，作为信号AddC对行地址缓冲器35和读出控制部36输出。行地址缓冲器35将作为信号ComC输入的命令“A”作为触发（trigger），将作为信号AddC输入的行地址“R1”保持在内部的缓冲器。
接着，当对存储器控制部30赋予写入命令“W”和指定地址“C1”时（时刻t4），接收了命令“W”的指令解释部31在适合的定时（例如t5~t6间），对读出控制部36、读写切换控制部41作为信号ComC输出命令“R”。此外，地址“C1”暂时被缓冲器32保持之后，与作为信号ComC从指令解释部31输出命令“R”同步地，作为信号AddC对读出控制部36输出。读出控制部36将作为信号ComC输入的命令“R”作为触发，将作为信号AddC输入的地址“C1”保持在内部的缓冲器。此外，指令解释部31在适合的定时使信号R/W为“High”电平。在图4中，指令解释部31将对信号ComC输出命令“R”的定时作为触发，使信号R/W为“High”电平。
读出控制部36在每一次接收命令“R”时，将相当于突发长度的量的连续的地址值作为信号AddCr对子库更换部42输出。在这里，因为将突发长度设为4，所以4次量的连续的地址值作为信号AddCr从读出控制部36向子库更换部42输出。即，作为读出控制部36在上述t5~t6间接收了“R”命令的结果，在时刻t6~t10间，读出控制部36将地址“C1”、“C1+1”、“C1+2”、“C1+3”作为信号AddCr输出。此外，在输出该地址的期间，读出控制部36输出“High”电平的信号RE。
此外，存储器控制部30在与输入所述“W”命令的同时（时刻t4），受理写入对象数据的输入。在本实施方式中说明的实施例中，因为突发长度为4，所以对1个“W”命令输入4个写入对象数据（D0、D1、D2、D3）（时刻t4~t7）。输入的写入对象数据在时刻t8之后，在比较部37中与从子库52A或52B读出的已写入数据进行比较之前，在缓冲器34中被暂时保持。
在图4的时间图中，由于将向子库的存取开始设为时刻t7，所以在该时刻，行地址缓冲器35对行译码器53供给表示行地址“R1”的信号Row，使该地址线活动化。当然，在比该时刻t7早的定时使该地址线活动也可，但在同样的存取连续的情况下，上述定时能够缩短存取间隔，所以优选。
在时刻t7之后，基于从读出控制部36赋予的信号RE（相当于读出触发信号）、以及信号AddCr（相当于读出指定地址信号），子库更换部42经由列译码器51A、51B，开始向子库52A、52B的读出处理。子库更换部42根据从读写切换控制部41输入的信号SBSel的值（High/Low），将读出对象子库对子库52A、52B分配。通过该子库更换部42的处理，从各子库52A、52B交替地进行读出处理。即，在信号SBSel为“Low”的情况下，子库更换部42对列译码器51A进行读出指示，根据其读出电路43从子库52A进行已写入数据的读出。此外，在信号SBSel为“High”的情况下，子库更换部42对列译码器51B进行读出指示，根据其读出电路43从子库52B进行已写入数据的读出。
在本实施方式中，连续的地址交替地对子库52A和子库52B分配，因此地址C1和C1+2存在于同一子库内，地址C1+1和C1+3存在于另外的同一子库内。在这里，设为地址C1和C1+2存在于子库52A，地址C1+1和C1+3存在于子库52B内来进行说明。
在子库更换部42和列译码器51A之间，进行信号RWA、WEA、ADA、DWA、DRA的各信号的发送接收。信号RWA是表示读出或写入的信号，信号ADA是表示进行写入的列地址的信号，信号DWA是表示进行写入的数据（写入对象数据）的信号，信号WEA是表示是否进行数据的写入的信号。关于信号WEA，如在这里说明的那样，在对于1个地址，数据只有1位的情况下，没有信号WEA也可，但如后述那样，在数据为多位的情况下，发挥表示对哪位进行写入的作用。该4个信号从子库更换部42对列译码器51A输出。
此外，信号DRA是表示从子库52A读出的已写入数据的信号，从列译码器51A对子库更换部42输出。再有，该信号DRA是放大前的微弱信号，是之后通过读出电路43被放大，作为已写入数据DatC输出的结构。
列译码器51A在信号RWA是“R”的情况下，进行用于进行在通过信号ADA指定的地址中储存的已写入数据的读出的电压施加，已写入数据作为信号DRA向子库更换部42输出。此外，列译码器51A在信号RWA为“W”的情况下，对通过信号ADA指定的地址，为了写入作为信号DWA输入的写入对象数据而进行电压施加。这时，是否进行写入通过信号WEA而决定。例如，在信号DWA（写入数据）为8位宽的情况下，如果信号WEA是“00000001”的值的话，仅是信号DWA的最下位是进行写入的位，残余的7位是不进行写入的位。
在子库更换部42和列译码器5B之间，与和列译码器51A之间同样地，进行信号RWB、WEB、ADB、DWB、DRB的各信号的发送接收。信号RWB是表示读出或写入的信号，信号ADB是表示进行写入的列地址的信号，信号DWB是表示进行写入的数据（写入对象数据）的信号，信号WEB是表示是否进行数据的写入的信号。关于信号WEB，与信号WEA同样，如在这里说明的那样，在对于1个地址，数据只有1位的情况下，没有信号WEA也可，但如后述那样，在数据为多位的情况下，发挥表示对哪位进行写入的作用。该4个信号从子库更换部42对列译码器51B输出。再有，信号DRB是表示从子库52B读出的已写入数据的信号，从列译码器51B对子库更换部42输出。再有，该信号DRB是放大前的微弱信号，是之后通过读出电路43被放大，作为已写入数据DatC输出的结构。
此外，列译码器51A和51B均是具有相同功能的块。
子库更换部42在信号RE为“High”的期间，将读出指示向列译码器51A或51B赋予。首先，在时刻t7~t8，通过信号SBSel为“Low”，对列译码器51A，赋予通过信号AddCr指定的地址C1所对应的存储器单元的已写入数据的读出指示。这时，通过行译码器53指定的行地址（通过信号Row指定的行地址R1）变为活动。而且，在时刻t7~t8期间内，列译码器51A从子库52A将与地址C1对应的存储器单元的已写入数据作为信号DRA向子库更换部42送出。
接着，在时刻t8~t9，通过信号SBSel为“High”，子库更换部42对列译码器51B，赋予通过信号AddCr指定的地址C1+1所对应的存储器单元的已写入数据的读出指示。这时，通过行译码器53指定的行地址（通过信号Row指定的行地址R1）变为活动。而且，在时刻t8~t9期间内，列译码器51B从子库52B将与地址C1+1对应的存储器单元的已写入数据作为信号DRB向子库更换部42送出。
以下通过同样的过程，在时刻t9~t10，列译码器51A从子库52A将与地址C1+2对应的存储器单元的已写入数据作为信号DRA向子库更换部42送出。此外，在时刻t10~t11，列译码器51B从子库52B将与地址C1+3对应的存储器单元的已写入数据作为信号DRB向子库更换部42送出。
比较部37在从指令解释部31赋予的信号R/W为“High”的情况下，进行从读出电路43赋予的信号DatC表示的已写入数据、和从缓冲器34赋予的信号DatO表示的写入对象数据的比较，将比较结果作为信号Comp向写入控制部39输出。
在图4中，在时刻t8~t12，通过子库更换部42而被合并（merge）的读出数据（Q0~Q3）通过读出电路43作为信号DatC输出到比较部37。再有，在从信号DatC输出数据的期间，信号DE成为活动（High）。也就是说，通过该信号DE能够识别从信号DatC输出数据。此外，该信号DE被输入到缓冲器34，由此，与信号DatC输入到比较部37的定时同步地，从缓冲器34向比较部37输入写入对象数据DatO（t8~t12）。信号DE也被输入到比较部37，比较部37在该信号DE是活动时，进行写入对象数据DatO和已写入数据DatC的比较运算，将比较结果作为信号Comp输出。即，在时刻t8~t9间，比较已写入数据“Q0”和写入对象数据“D0”，将表示其结果的数据“G0”输出到写入控制部39。
以下，进行将地址1个1个地移动而读出的已写入数据、和对应的地址的写入对象数据的比较。即，在时刻t9~t10间比较“D1”和“Q1”，将比较结果设为“G1”，在时刻t10~t11间比较“D2”和“Q2”，将比较结果设为“G2”，在时刻t11~t12间比较“D3”和“Q3”，将比较结果设为“G3”。即，比较部37在时刻t8~t12，将已写入数据DatC(Q0~Q3)和写入对象数据DatO(D0~D3)的比较结果作为信号Comp(G0~G3)输出到写入控制部39。
写入控制部39基于从比较部37输入的信号Comp的数据，对子库更换部42进行数据的写入控制。具体地，发出如下指示，即对缓冲器38保持的地址，将在缓冲器34中保持的写入对象数据中的、从比较器37指定的位写入。这时，写入控制部39对子库更换部42通过信号AddOw指定地址，通过信号WE指定写入位，通过信号DatOw指定写入对象数据（时刻t9~t13间）。再有，表示写入位的信号WE基于从比较部37赋予的信号Comp生成，如后述那样在数据为多位的情况下，仅是已写入数据和写入对象数据的比较结果不同的位作为写入位而被指定。
子库更换部42当从写入控制部39接收所述数据写入指示时，对列译码器51A、51B进行写入指示（时刻t10~t14间）。这时，在对1个列译码器进行读出处理的期间，对与其不同的其它的列译码器赋予写入指示。更具体地，例如在时刻t10~t11间对列译码器51A赋予写入指示，在时刻t11~t12间对列译码器51B赋予写入指示。由此，成为在对列译码器51B赋予读出指示的时刻t10~t11间，对列译码器51A赋予写入指示的结构。此外，成为在对列译码器51A赋予读出指示的时刻t11~t12间，对列译码器51B赋予写入指示的结构。
像这样，与在时刻t4输入的“W”命令对应的写入对象数据（D0~D3）在时刻t10~t14间完成向各子库内写入（或直接利用同一已写入数据）。对于与在时刻t8输入的“W”命令对应的写入对象数据（D4~D7），也进行与上述同样的处理。这时，参照图4，接着数据D3的写入完成的时刻t13~t14间的定时，在时刻t14~t15间进行数据D4的向子库51A的写入。即，即使在写入命令“W”（以突发长度的间隔）连续地输入存储器控制部30的情况下，在写入中也不产生时滞，由此不会发生写入速度变慢的情况。
接着，使用图5的时间图，说明具体的读出工作的过程。再有，在图5的情况下，与图4同样，例示突发长度为4的情况。读出工作考虑成在图4所示的写入工作过程中，不进行根据比较部37的比较处理、根据写入控制部39和子库更换部42的写入指示、根据两列译码器51A、51B的写入处理的工作。
当对存储器控制部30赋予行地址指定命令“A”和行地址“R1”（时刻t2）时，与写入工作的情况同样地，接收了命令“A”的指令解释部31在适合的定时（例如t3~t4间），将命令“A”作为信号ComC对行地址缓冲器35发送。行地址“R1”暂时被缓冲器32导入之后，与作为信号ComC输出命令“A”同步地，作为信号AddC对行地址缓冲器35和读出控制部36输出。行地址缓冲器35将作为信号ComC输入的命令“A”作为触发，将作为信号AddC输入的行地址“R1”保持在内部的缓冲器。
接着，当对存储器控制部30赋予读出命令“R”和指定地址“C1”时（时刻t4），接收了命令“R”的指令解释部31在适合的定时（例如t5~t6间），对读出控制部36、读写切换控制部41作为信号ComC输出命令“R”。此外，地址“C1”暂时被缓冲器32保持之后，与作为信号ComC输出命令“R”同步地，作为信号AddC对读出控制部36输出。读出控制部36将作为信号ComC输入的命令“R”作为触发，将作为信号AddC输入的地址“C1”保持在内部的缓冲器。但是，指令解释部31由于输入的命令是读出命令“R”，所以与写入时不同，输出“Low”电平的信号R/W。该信号R/W例如在对指令解释部31输入写入命令“W”之前的期间，作为“Low”电平而被维持也可。
读出控制部36与写入时同样，在每一次接收命令“R”时，将相当于突发长度的量的连续的地址值作为信号AddCr对子库更换部42输出。与写入时同样地，当将突发长度设为4时，相对于在上述t5~t6间接收的“R”命令，在时刻t6~t10间，输出地址“C1”、“C1+1”、“C1+2”、“C1+3”。在输出该地址的期间，读出控制部36输出“High”电平的信号RE。
而且在时刻t7之后，与写入处理时的情况同样地，基于从读出控制部36赋予的信号RE（相当于读出触发信号）、以及信号AddCr（相当于读出指定地址信号），经由子库更换部42和列译码器51A、51B，开始向子库52A、52B的读出处理。子库更换部42根据从读写切换控制部41输入的信号SBSel的值（High/Low），将读出对象子库在子库52A、52B间进行分配，由此，从各子库52A、52B交替地进行读出处理。而且，读出的数据经由子库更换部42对读出电路43赋予，在这里被施加放大处理之后，作为信号DatC送至输出控制部33（时刻t8~t12）。从信号DatC输出数据，以信号DE变为活动（High）来表示。输出控制部33对输入的信号R/W为“Low”电平的情况进行识别，将输入的信号DatC向存储器总线21送出。
另一方面，比较部37当识别到输入的信号R/W是“Low”电平时，不执行比较处理。再有，由于是读出处理，所以当然是没有输入写入对象数据的状态，所以是对比较部37不输入信号DatO的结构。
再有，即使接着时刻t4，在时刻t8输入了读出命令“R”、以及读出用行地址“C2”的情况下，在时刻t11~t15对各子库进行与地址“C2”、“C2+1”、“C2+2”、“C2+3”相关的存储器单元的读出指示，由此在时刻t12~t16，进行该地址位置的数据读出。也就是说，即使在读出命令“R”（以突发长度的间隔）连续地输入存储器控制部30的情况下，在读出中也不产生时滞，由此不会发生读出速度变慢的情况。同样地，在读出命令“R”后输入了写入命令“W”的情况下，在其相反的情况下，也不会产生时滞。
如上所述，通过采用本实施方式那样的结构，在赋予写入命令“W”的情况下，实际上在进行对存储器单元的写入处理之前，进行从写入对象的存储器单元的已写入数据的读出，进行与写入对象数据的比较。而且，仅在比较结果相异的情况下进行对该存储器单元的写入对象数据的写入处理，在比较结果相同的情况下不进行写入处理。因此，与现有的写入处理相比较，实际上对同一存储器单元施加写入用电压来进行写入处理的次数减少。由此，能够使各存储器单元寿命延长。
而且，如上述的那样，由于是在对1个子库进行已写入数据和写入对象数据的比较的期间，能够对其它的子库施加写入用电压进行写入处理的结构，所以在写入处理中不会发生时滞。因此，不会像现有方法那样延长写入处理需要的时间，有能够使存储器单元延长寿命的效果。
此外，在本实施方式的结构中，单纯地在进行写入处理时，仅通过进行与写入对象的地址相关的存储器单元的已写入数据和写入对象数据的比较，就能够实现使存储器单元延长寿命的措施。即，由于不需要像现有技术那样管理写入次数、写入顺序，因此对于能够以位单位进行写入（改写）的RRAM也能够容易地应用。
在上述本实施方式中，设为分别对子库52A分配偶数地址，对52B分配奇数地址，但奇偶相反也可。进而，不需要按连续的每一个地址在各子库即按交替地分配地址，也可以按每2个地址、每4个地址等的按每多个地址在子库间交替地分配地址。在该情况下，上述多个地址的数量是突发长度的约数即可。在以下的第2实施方式中也是同样。
在上述本实施方式中，各信号电平是“High”还是“Low”仅是一个例子，该电平反转也可。例如，在信号SBSel为“Low”的情况下，赋予从子库52B进行读出、对子库52A进行写入的指示，相反地在信号SBSel为“High”的情况下，赋予对子库52A进行读出、对子库52B进行写入的指示也可。关于其它的信号也是同样的。
再有，在上述的实施方式中，基于图1说明了工作的概略。在以下，参照图2，针对具有j位的数据的情况下的操作进行说明。
在图2所示的结构中，代替图1中的译码器部（行译码器53、列译码器51A、51B）以及子库52A、52B，具备j组将行译码器、列译码器A、列译码器B、子库A、子库B作为1组的单位（以下称为存储器单位）。
在图2中，符号52A0、52A1、52A2、52A3、52B0、52B1、52B2、52B3表示子库，符号51A0、51A1、51A2、51A3、51B0、51B1、51B2、51B3表示列译码器，符号530、531、532、533表示行译码器。此外，将各子库52A0、52A1、52A2、52A3称为子库A，将各子库52B0、52B1、52B2、52B3称为子库B。同样地，将列译码器51A0、51A1、51A2、51A3称为列译码器A，将列译码器51B0、51B1、51B2、51B3称为列译码器B。再有，在图2中，符号501、502、503、504表示将子库A和B作为1组的存储器单位。
首先如图2所示，针对在搭载有j组的存储器单位的装置中，在图1的存储器控制部30内进行多为化的信号进行叙述。基本上数据总线的位宽被多位化为j位。此外其控制信号也多位化为j位。具体地，与存储器总线21连接的数据、缓冲器34的输出信号DatO、从读出电路43输出的DatC、作为将DatO和DatC比较后的结果的比较部37的输出Comp、写入控制部39的输出DatOw及其写入激活WE、子库更换部42的输出（写入）数据DWA、DWB和各个写入激活（enable）WEA、WEB、子库更换部42的输入（读出）数据DRA、DRB被多位化。Comp、WE、WEA、WEB的各位，与对应的数据DatO和DatC、DatOw、DWA、DWB的各位对应。也就是说，Comp的最下位表示DatO和DatC的最下位彼此的比较结果，WEA的最上位表示DatOw的最上位的写入激活。
接着，针对图2中的各信号线的连接进行说明。对第1到第j的全部的行译码器，连接信号线Row和SBSel（流过信号Row和SBSel的信号线）。这即表示在各存储器单位间，基于同一信号进行行地址和读写的切换控制。此外，对第k（1到j的自然数）个列译码器A，连接流过读写命令RWA、写入激活WEA[k]、列地址ADA、写入数据DWA[k]、读出数据DRA[k]的各数据的信号线。这表示对全部的列译码器A赋予相同的读写命令RWA、列地址ADA，在读写命令RWA表示“W（写入）”的情况下，仅对WEA[k]为活动的存储器单位将写入数据DWA[k]写入，在读写命令RWA表示“R（读出）”的情况下，仅从WEA[k]为活动的存储器单位将读出数据DRA[k]读出。关于列译码器B，与列译码器A同样。也就是说，第1到第j个的各存储器单位与各数据和数据控制线的第1到第j个分别对应。
上述的图1的结构是仅图示图2中的j=1的结构，图4和图5中的时间图也是与j=1的情况相关地进行图示的图。反之而言，在图2的结构中，图1的时间图中表示的那样的工作在各存储器单位的每一个中执行。
以下，关于对本实施方式的非易失性半导体存储装置的写入/读出工作的方法、以及制造方法简单地进行说明。再有，这些方法在以下的第2、第3实施方式中也是同样的，在这些实施方式内省略说明。
此外，在以下，作为一个例子对各子库是图3所示的电路结构的情况进行说明。进而，在本实施方式的以下的说明内，对“写入”和“擦除”进行区别来说明。而且，将可变电阻元件R处于低电阻状态的情况定义为“写入状态”，将处于高电阻状态的情况定义为“擦除状态”。
进而，构成各存储器单元的RRAM是图15所示的结构，具有通过以从下部电极103朝向上部电极101的极性对两端施加电压，从而向低电阻状态迁移，通过施加反极性的电压，从而向高电阻状态迁移的性质。而且，采用在该上部电极101连接有位线，在下部电极103连接有源极线的结构。
首先，针对对于存储器单元的写入工作（可变电阻元件的低电阻化）进行说明。当写入对象存储器单元被指定时，行译码器53对与该存储器单元（选择存储器单元）连接的字线（选择字线）施加+2V，对所述选择字线以外的字线（非选择字线）施加0V。而且，对源极线S施加0V。进而，列译码器（51A、51B）对与选择存储器单元连接的位线（选择位线）施加+2V，对所述选择位线以外的位线（非选择位线）施加0V。这时，在写入时，对构成选择存储器单元的可变电阻元件R的上部电极施加正极性的电压（一方下部电极接地），因此该可变电阻元件R迁移至低电阻状态，由此写入数据。另一方面，因为对非选择单元的可变电阻元件R不施加电压，因此不进行数据的写入（没有数据的变动）。
再有，对选择字线施加的电压在上述说明中采用+2V，但该值仅是一个例子，实际上只要是对于选择晶体管导通是充分的电压（即所谓的晶体管阈值电压）以上即可。此外，对选择位线施加的电压在上述说明中采用+2V，但该值仅是一个例子，实际上只要是对于通过与对源极线施加的电压的电位差使可变电阻元件的电阻状态迁移是充分的电压（开关工作的阈值电压）以上的话即可。
再有，在存储器单元的擦除工作（可变电阻元件的高电阻化）时，使对擦除对象存储器单元内的可变电阻元件的两端施加的电压的极性相对于写入时反转即可。即，与写入时同样地，为了使选择晶体管导通，行译码器（53）对选择位线施加0V，对非选择位线施加+2V，进而对源极线S施加+2V。由此，因为对构成选择存储器单元的可变电阻元件R的下部电极施加正极性的电压（一方上部电极接地），因此该可变电阻元件R迁移至高电阻状态，由此擦除数据。另一方面，因为对非选择单元的可变电阻元件R不施加电压，因此不进行数据的擦除（没有数据的变动）。
接着，针对存储器单元的读出工作进行说明。当读出对象存储器单元被指定时，行译码器53对与存储器单元连接的选择字线施加+2V，对所述选择字线以外的非选择字线施加0V。而且，对源极线S施加0V。进而，列译码器（51A、51B）对与选择存储器单元连接的位线（选择位线）施加+1V，对所述选择位线以外的位线（非选择位线）施加0V。由此，在连接于选择存储器单元的选择晶体管导通的状态下，对位线-源极线之间施加读出用的电压1V。实际上，由于存在布线电阻、选择晶体管的导通电阻，所以通过这些电阻产生电压降，因此成为对选择存储器单元内的可变电阻元件R的两端施加比1V低的电压（例如0.7V左右）的状态。
在该状态下，检测在选择位线中流过的电流（读出电流），通过读出电路43进行放大，变换为电压信号，作为信号DatC输出到比较部37或者输出控制部33。在读出对象的选择存储器单元的可变电阻元件是高电阻状态的情况下，读出电流小，相反在低电阻状态的情况下，读出电流大，因此通过判断信号DatC的大小，能够检测读出对象存储器单元内的可变电阻元件的电阻状态。也就是说，在信号DatC小的情况下，识别为对象存储器单元是高电阻状态、即“擦除状态”，相反在信号DatC大的情况下，识别为对象存储器单元是低电阻状态，即“写入状态”。
再有，在读出工作时，对选择字线施加的电压在上述说明中采用+2V，但该值仅是一个例子，实际上只要是对于选择晶体管导通是充分的电压（即所谓的晶体管阈值电压）以上即可。此外，对选择位线施加的电压在上述说明中采用+1V，但该值仅是一个例子，实际上只要是对于通过与对源极线施加的电压的电位差能够检测可变电阻元件的状态、且是同电阻状态不变化的范围内（不发生改写工作的范围内）的电压的话即可。
接着，针对具备图3所示的1T1R型的存储器单元的非易失性半导体存储装置的制造方法简单地进行说明。图6是这样的存储器单元的概略剖面结构图。再有，图6是概念地图示的图，图上的尺寸比和实际的尺寸比并不一定一致。
首先，在半导体衬底60形成选择晶体管T。即，在形成有元件分离区域61的半导体衬底60上形成由栅极绝缘膜62、栅极电极63、以及漏极扩散区域64和源极扩散区域65构成的选择晶体管T。这时，虽然没有图示，但一起形成存储器单元以外的外围电路（上述的存储器控制部30等）。
接着，在形成由BPSG(Boron Phosphorous Silicate Glass，硼磷硅玻璃)构成的层间绝缘膜66之后，通过公知的光刻法和干法蚀刻法对到达选择晶体管T的漏极区域64的接触孔67进行开口。然后，通过公知的方法形成以W等的导电性的金属材料仅掩埋该接触孔67内的接触栓塞。
接着，作为用于稳定地确保埋入接触孔67内的导电性接触栓塞和形成可变电阻元件R的下部电极69的电连接的欧姆接触层68，通过溅射法以厚度100nm/50nm的厚度形成TiN/Ti膜。然后在欧姆接触层68的上部，通过以膜厚200nm对TiN膜进行成膜，形成下部电极69。
进而，在该下部电极（TiN膜）69上以膜厚5~50nm通过磁控管溅射法或CVD法形成成为可变电阻体膜70的氧化钛。接着，作为上部电极71形成厚度100nm的TiN膜。之后，通过公知的光刻法和干法蚀刻法，依次加工上部电极71、可变电阻体膜70、下部电极69，完成可变电阻元件R。
再有，可变电阻体膜70不限于氧化钛膜，也能够利用氧化钴、氧化镍、氧化锌、氧化铌等的迁移金属元素的氧化物。此外，在形成迁移金属之后，通过施加氧化处理，形成可变电阻体膜70也可。
此外，上部电极和下部电极均以TiN（氮化钛膜）形成，但电极材料不限定于氮化钛，也能够利用Ta、Pt、Ir、Os、Ru、Rh、Pd、Al、W等其它的金属材料。
在这样生成可变电阻元件R之后，在该可变电阻元件R上以膜厚50~60nm成膜层间绝缘膜72，对与可变电阻元件R（上部电极71）连接的接触孔74和与选择晶体管T的源极扩散区域65连接的接触孔73开口。
接着，作为布线材料对TiN/Al-Si/TiN/Ti进行成膜，通过公知的光刻法和干法蚀刻法进行加工，形成布线75和布线76。
接着，形成层间绝缘膜77，在形成到达布线75或者布线76的接触孔（未图示）之后，对TiN/Al-Si/TiN/Ti进行成膜，通过公知的光刻法和干法蚀刻法进行加工，形成布线78（加工图案未图示）。最后，通过等离子体CVD法作为表面保护膜79形成SiN膜，完成在存储器单元内具有可变电阻元件R和选择晶体管T的半导体存储装置。
再有，在上述的制造过程中，省略外围电路的接触孔的形成、布线加工等进行记述，但分别在存储器单元内的形成时一起形成也可。
此外，在上述中，针对1T1R结构的存储器单元的情况下的制造方法和驱动方法进行了说明，但存储器单元的结构不限于1T1R型。例如，作为其它的例子，也能够采用在上部电极或下部电极分别直接连接位线和字线，直接读出位于两电极间的交点（交叉点）的可变电阻体的数据的存储器单元结构，即所谓的交叉点型（1R型）的存储器单元。进而，为了降低交叉点结构的寄生电流，也能够采用将可变电阻元件R和二极管串联连接的1D1R结构的存储器单元。该二极管通常是相对于可变电阻体在上部电极或下部电极的外侧直接连接的结构，但也可以采用将二极管配置在可变电阻体和上部电极之间、或可变电阻体和下部电极之间的结构。作为二极管，使用表示PN二极管特性或肖特基二极管特性的材料，或者ZnO、Bi2O3等的压敏电阻等。
[第2实施方式]
针对本发明的第2实施方式（以下，适宜地称为“本实施方式”），参照图7~图8的各图进行说明。
本实施方式与第1实施方式相比，仅是写入和读出的处理过程不同，其结构要素与第1实施方式的情况（图1）是相同的。在以下，仅针对处理过程一边参照时间图一边进行说明，省略针对各结构要素的说明。再有，在本实施方式中，也假设数据为1位的情况进行说明，但如参照图2说明的那样，通过看作在存储器控制部30连接有多个存储器单位的结构，针对多位的数据也能够同样地进行操作。
本实施方式与第1实施方式的不同之处在于，在写入和读出处理时使用预取（prefetch）技术。预取是近年来由于读出/写入速度的高速化的要求，在DDR SDRAM（Double-Data-Rate Synchronous Dynamic Random Access Memory，双倍数据率同步动态随机存取存储器）等的高速存储器中使用的技术，是在读出时将从多个存储器单元并行地读出的数据暂时导入缓冲器，重新排列成1列而向存储器外部输出，由此谋求高速化，相反在写入时，将输入到存储器的数据列暂时导入缓冲器，并行地写入多个存储器单元，由此谋求高速化的技术
图7是表示向本实施方式的非易失性半导体存储装置（存储器）的突发写入处理的过程的时间图。在图7中，与图4的情况同样地，假想是时钟同步式的存储器，突发长度是4的情况。另一方面，在图7中，与图4的情况相异，应用2位预取。
当对存储器控制部30赋予行地址指定命令“A”和行地址“R1”（时刻t2）时，接收了命令“A”的指令解释部31在适合的定时（例如t3~t4间）将命令“A”作为信号ComC向行地址缓冲器35发送。行地址“R1”暂时被缓冲器32导入之后，与作为信号ComC输出命令“A”同步地，作为信号AddC对行地址缓冲器35和读出控制部36输出。行地址缓冲器35将作为信号ComC输入的命令“A”作为触发，将作为信号AddC输入的行地址“R1”保持在内部的缓冲器。
接着，当对存储器控制部30赋予写入命令“W”和指定地址“C1”时（时刻t4），接收了命令“W”的指令解释部31在适合的定时（例如t5~t6间），对读出控制部36、读写切换控制部41作为信号ComC输出命令“R”。此外，地址“C1”暂时被缓冲器32保持之后，与作为信号ComC输出命令“R”同步地，作为信号AddC对读出控制部36输出。读出控制部36将作为信号ComC输入的命令“R”作为触发，将作为信号AddC输入的地址“C1”保持在内部的缓冲器。此外，指令解释部31在适合的定时使信号R/W为“High”电平。
读出控制部36在每一次接收命令“R”时，将相当于突发长度的量（在这里是4次的量）的连续的地址值作为信号AddCr对子库更换部42输出。再有，由于在本实施方式中采用2位预取，所以按每2位指定地址输出信号AddCr。具体地，对于所述在t5~t6间接收的命令“R”，在时刻t6~t7间输出地址“C1”，在时刻t8~t9间输出地址“C1+2”。而且，在输出该地址的期间（时刻t6~t7间、时刻t8~t9间）以及其稍后的1循环期间（时刻t7~t8间、时刻t9~t10间），读出控制部36将“High”电平的信号RE输出到子库更换部42。这是由于在本实施方式中是以从子库的数据读出需要2循环（应用2位预取）为前提，所以需要使向子库的存取自身为2循环周期，读出/写入的切换也需要是2循环周期。因此，用于读出/写入的切换控制的信号RE也采用以2循环周期切换的信号。另外，在应用4位预取的情况下，采用4循环周期即可。
此外，与第1实施方式的情况同样地，存储器控制部30在与输入所述“W”命令的同时（时刻t4），也开始写入对象数据的输入。在本实施方式中说明的实施例中，因为突发长度为4，所以对1个“W”命令输入4个写入对象数据（D0、D1、D2、D3）（时刻t4~t7）。输入的写入对象数据在时刻t9之后，在比较部37中与从子库52A或52B读出的已写入数据进行比较之前，在缓冲器34中被暂时蓄积。
在图7的时间图中，与图4的情况同样地，由于将向子库的存取开始设为时刻t7，所以在该时刻，行地址缓冲器35对行译码器53供给表示行地址“R1”的信号Row，使该地址线活动化。当然，也可以在比该时刻t7早的定时使该行地址线为活动。
在时刻t7之后，基于从读出控制部36赋予的信号RE（相当于读出触发信号）、以及信号AddCr（相当于读出指定地址信号），子库更换部42经由列译码器51A、51B，开始向子库52A、52B的读出处理。子库更换部42在从读写切换控制部41输入的信号SBSel为“Low”的情况下，对列译码器51A进行读出指示，在信号SBSel为“High”的情况下，对列译码器51B进行读出指示。即，子库更换部42根据信号SBSel在52A和52B之间切换成为读出对象的子库。这时，如上所述，在本实施方式的情况下，由于需要使向子库的存取为2循环周期，所以根据信号SBSel的读出对象子库的切换定时也成为2循环周期。
而且，在本实施方式中，是连续的2个地址被分配到同一子库内，按每2个子库分配到不同的子库的结构。即，地址C1和C1+1在同一子库内存在，另一方面，地址C1+2和C1+3在另一个子库内存在。在这里，设为地址C1和C1+1存在于子库52A，地址C1+2和C1+3存在于子库52B内来进行说明。
子库更换部42在信号RE为“High”的期间，将读出指示向列译码器51A或51B赋予。首先，在时刻t7~t8，通过信号SBSel为“Low”，对列译码器51A，赋予通过信号AddCr指定的地址C1、以及与该地址C1连续的地址（即地址C1+1）所对应的存储器单元的已写入数据的读出指示。这时，在行地址中，通过行译码器53指定的行地址（通过信号Row指定的行地址R1）变为活动。而且，在时刻t7~t9期间内，列译码器51A从子库52A将与地址C1和C1+1对应的存储器单元的已写入数据作为信号DRA向子库更换部42送出（数据Q0、Q1）。
在第1实施方式的情况下，在时刻t7~t8间，当赋予读出命令“R”和读出指定地址“C1”时，读出与该地址C1对应的存储器单元的已写入数据。相对于此，在本实施方式的情况下，完全地完成已写入数据的读出需要时刻t7~t9的时间，另一方面，读出对象地址成为“C1”和“C1+1”的2个地址。也就是说，从向列译码器51A的读出命令输入起到读出数据DRA的输出需要2循环的时间，但相反地读出2地址的量的数据，由于是这样的结构，所以作为结果，与第1实施方式同样地，每1循环获得1地址的量的数据。
接着，在时刻t9~t10，通过信号SBSel为“High”，子库更换部42对列译码器51B，赋予通过信号AddCr指定的地址C1+2、和与该地址C1+2连续的地址（即地址C1+3）所对应的存储器单元的已写入数据的读出指示。这时，通过行译码器53指定的行地址变为活动（通过信号Row指定的行地址R1）。而且，在时刻t9~t11间，列译码器51B从子库52B将与地址C1+2和C1+3对应的存储器单元的已写入数据作为信号DRB向子库更换部42送出（数据Q2、Q3）。
而且，在时刻t9~t10间，通过子库更换部42而被合并的读出数据（Q0~Q1）在读出电路43中被放大后，作为信号DatC输出到比较部37。同样地，在时刻t11~t12间，通过子库更换部42而被合并的读出数据（Q2~Q3）在读出电路43中被放大后，作为信号DatC输出到比较部37。从信号DatC输出数据，以信号DE变为活动（High）来表示。
比较部37在从指令解释部31赋予的信号R/W是“High”的情况下，当信号DE为活动时进行比较运算。这时，将信号DE作为触发，进行所述信号DatC、和从缓冲器34输出的写入对象数据DatO的比较。具体地，比较部37在时刻t9~t10间比较作为写入对象数据的D0~D1、和从子库52A读出的Q0~Q1，将其结果作为数据G0~G1向写入控制部39输出（信号Comp）。同样地，比较部37在时刻t11~t12间比较作为写入对象数据的D2~D3、和从子库52B读出的Q2~Q3，将其结果作为数据G2~G3向写入控制部39输出（信号Comp）。
写入控制部39基于从比较部37输入的信号Comp的数据，对子库更换部42进行数据的写入控制。具体地，发出如下指示，即对缓冲器38保持的地址，将在缓冲器34中保持的写入对象数据中的、从比较器37指定的位写入。这时，写入控制部39对子库更换部42通过信号AddOw指定地址，通过信号WE指定写入位，通过信号DatOw指定写入对象数据（时刻t10~t11间、t12~t13间）。再有，表示写入位的信号WE基于从比较部37赋予的信号Comp生成，仅是已写入数据和写入对象数据的比较结果不同的位作为写入位而被指定。
子库更换部42当从写入控制部39接收所述数据写入指示时，对列译码器51A、51B进行写入指示（时刻t13~t17间）。这时，在对1个列译码器进行读出处理的期间，对与其不同的其它的列译码器赋予写入指示。更具体地，例如在时刻t13~t15间对列译码器51A赋予写入指示，在时刻t15~t17间对列译码器51B赋予写入指示。由此，成为在对列译码器51B赋予读出指示的时刻t13~t15间，对列译码器51A赋予写入指示的结构。此外，成为在对列译码器51A赋予读出指示的时刻t15~t17间，对列译码器51B赋予写入指示的结构。
再有，输出到列译码器51A的信号WEA、和输出到列译码器51B的信号WEB反映了根据所述的信号WE的写入位的指定，因此仅是根据所述比较部37的比较结果不同的位成为被指定的信号。即，在各子库52A、52B的双方中，仅是写入对象数据和已写入数据是不同的值的位被写入。
此外，在图7中，信号DWA、DWB一部分以虚线表示。这是由于本实施方式是向各存储器单元的写入需要2循环的方式，表示从1个循环前接着进行写入处理，在该第2循环完成写入处理。
在本实施方式中，对子库的存取是反复进行读出循环2循环、和写入循环2循环，所以在写入控制部39输出写入指示之后，到子库更换部42对列译码器51A、51B发出写入指示为止需要2循环的定时调整时间（参照图7中的信号RWA和RWB的定时）。该定时调整、其所需要的缓冲也在子库更换部42内进行即可。
像这样，与在时刻t4输入的“W”命令对应的写入对象数据（D0~D3）在时刻t13~t17间完成向各子库内写入（或直接利用同一已写入数据）。对于与在时刻t8输入的“W”命令对应的写入对象数据（D4~D7），也进行与上述同样的处理。这时，参照图7，接着数据D2和D3的写入完成的时刻t15~t17间的定时，在时刻t17~t19间进行数据D4和D5的向子库51A的写入。即，即使在写入命令“W”（以突发长度的间隔）连续地输入存储器控制部30的情况下，在写入中也不产生时滞，由此不会发生写入速度变慢的情况。而且，即使在像这样连续地输入写入命令“W”（以突发长度的间隔）的情况下，能够确保写入所需要的时间，不会成为写入错误。
接着，使用图8的时间图，说明具体的读出工作的过程。再有，在图8的情况下，与图7同样，例示突发长度为4的情况。读出工作考虑成在图7所示的写入工作过程中，不进行根据比较部37的比较处理、根据写入控制部39和子库更换部42的写入指示、根据两列译码器51A、51B的写入处理。
当对存储器控制部30赋予行地址指定命令“A”和行地址“R1”时（时刻t2），与写入工作的情况同样地，接收了命令“A”的指令解释部31在适合的定时（例如t3~t4间），将命令“A”作为信号ComC对行地址缓冲器35发送。行地址“R1”暂时被缓冲器32导入之后，与作为信号ComC输出命令“A”同步地，作为信号AddC对行地址缓冲器35和读出控制部36输出。行地址缓冲器35将作为信号ComC输入的命令“A”作为触发，将作为信号AddC输入的行地址“R1”保持在内部的缓冲器。
接着，当对存储器控制部30赋予读出命令“R”和指定地址“C1”时（时刻t4），接收了命令“R”的指令解释部31在适合的定时（例如t5~t6间），对读出控制部36、读写切换控制部41作为信号ComC输出命令“R”。此外，地址“C1”暂时被缓冲器32保持之后，与作为信号ComC输出命令“R”同步地，作为信号AddC对读出控制部36输出。读出控制部36将作为信号ComC输入的命令“R”作为触发，将作为信号AddC输入的地址“C1”保持在内部的缓冲器。但是，指令解释部31由于输入的命令是读出命令“R”，所以与写入时不同，输出“Low”电平的信号R/W。该信号R/W例如在对指令解释部31输入写入命令“W”之前的期间，作为“Low”而被维持也可。
读出控制部36与写入时同样，在每一次接收命令“R”时，将相当于突发长度的量的连续的地址值作为信号AddCr对子库更换部42输出。但是，由于在本实施方式的情况下采用2位预取，所以按每2位指定地址输出信号AddCr。具体地，对于所述在t5~t6间接收的命令“R”，在时刻t6~t7间输出地址“C1”，在时刻t8~t9间输出地址“C1+2”。而且，在输出该地址的期间（时刻t6~t7、时刻t8~t9间）以及其稍后的1循环期间（时刻t7~t8、时刻t9~t10间），读出控制部36将“High”电平的信号RE输出到子库更换部42。
而且在时刻t7之后，与写入处理时的情况同样地，基于从读出控制部36赋予的信号RE（相当于读出触发信号）、以及信号AddCr（相当于读出指定地址信号），经由子库更换部42和列译码器51A、51B，开始向子库52A、52B的读出处理。子库更换部42根据从读写切换控制部41输入的信号SBSel的值（High/Low），将读出对象子库在子库52A、52B间进行分配，由此，从各子库52A、52B交替地进行读出处理。而且，读出的数据（Q0~Q1）经由子库更换部42对读出电路43赋予，在这里被施加放大处理之后，作为信号DatC送至输出控制部33（时刻t9~t12）。从信号DatC输出数据，以信号DE变为活动（High）来表示。输出控制部33对输入的信号R/W为“Low”电平的情况进行识别，进而在信号DE为活动的情况下，将输入的信号DatC向存储器总线21送出。
再有，在本实施方式中，是2个数据（例如Q0和Q1）作为信号DatC从读出电路43被送至输出控制部33的结构。因此，将2个数据使用2循环时间作为信号DatC输出也可，按每1个循环1个1个地依次读出数据也可（图8是后者）。在后者的情况下，例如能够采用在时刻t9~t10间将数据Q0作为信号DatC输出，在时刻t10~t11间将数据Q0作为信号DatC输出的结构。在该情况下，输出控制部33成为能够对信号DatC表示的数据进行1循环时间缓冲的结构。
像这样，与地址C1~C1+3对应的存储器单元的数据（Q1~Q3）在时刻t10~t14被读出。
再有，即使接着时刻t4，在时刻t8输入了读出命令“R”、以及读出用行地址“C2”的情况下，在时刻t11~t15对各子库进行与地址C2~C2+3相关的存储器单元的读出指示，由此在时刻t14~t18从存储器控制部的数据总线输出该地址位置的数据。也就是说，即使在读出命令“R”（以突发长度的间隔）连续地输入存储器控制部30的情况下，在读出中也不产生时滞，由此不会发生读出速度变慢的情况。同样地，在读出命令“R”后输入了写入命令“W”的情况下，在其相反的情况下，也不会产生时滞。
以上，在本实施方式中，针对应用了2位预取的情况下的存储器的工作内容进行了说明，但在应用其以上的多位预取的存储器中也能够以同样的方法执行写入/读出。而且，本实施方式也与第1实施方式的情况同样是如下结构，即在被赋予写入命令“W”的情况下，在实际对存储器单元进行写入处理之前，从写入对象的存储器单元进行已写入数据的读出，与写入对象数据进行比较，仅在比较结果不同的情况下对该存储器单元进行写入对象数据的写入处理。因此，与现有的写入处理相比较，实际上对同一存储器单元施加写入用电压来进行写入处理的次数减少。由此，能够使各存储器单元寿命延长。
[第3实施方式]
针对本发明的第3实施方式（以下，适宜地称为“本实施方式”），参照图9~图14的各图进行说明。
本实施方式与第1和第2实施方式相比较，是具有1个子库（存储器单元阵列）的结构。即，是不能像第1和第2实施方式那样，进行在多个子库间并行地执行写入和读出的处理的结构。
即，本实施方式不能采用在读出已写入数据并与写入对象数据的比较结果不同的情况下，在对成为对象的存储器单元进行写入对象数据的写入的期间，读出其它的存储器单元的已写入数据，与写入对象数据进行比较的方式。因此，即使连续地输入写入对象数据，在一个写入处理完成之前，不能进行下一个写入对象数据与已写入数据的比较处理。即，在本实施方式的情况下，需要按每1个地址执行数据读出或写入的处理，因此不会使存储器存取为突发。因此，在以下，存储器存取的设定被作为没有突发来进行说明。
图9是表示本实施方式的非易失性半导体存储装置的概念性结构的框图，与图1所示的结构图相比，不具备子库52B、列译码器51B。即，由于是单独具备子库（存储器单元阵列）52A的结构，所以不需要一边切换读出和写入一边对其执行的控制。因此，不具备图1的读写切换控制部41。此外，由于不需要控制读出、写入的定时，所以也不需要读出控制部36、写入控制部39。进而，由于不进行更换多个子库的工作，所以当然也不具备子库更换部42。
此外，由于是不进行突发读出、突发写入的结构，所以不需要基于输入的1个地址，对相当于突发长度的量的连续的地址进行运算并展开。因此，不需要读出控制部36和缓冲器38。
因此，如图9所示，本实施方式的非易失性半导体存储装置的存储器控制部30构成为具备：指令解释部31、缓冲器32、输出控制部33、缓冲器34、行地址缓冲器35、比较部37、读出/写入控制部40、以及读出电路43。再有，读出/写入控制部40在内部具有地址缓冲器44。
再有，在本实施方式中，与第1实施方式同样地，图9中的译码器部（行译码器53、列译码器51A）以及子库52A为了便于说明，图示为假设对于1个地址具有1位的数据的方式。在处理多位数据的情况下，它们采用图10所示那样的结构。换句话说，图9的结构是将图10所示的多个的各存储器单位、各译码器部汇总为一个进行图示的结构。再有，图10是从在第1实施方式中说明的图2中删除了子库B和列译码器B的结构，因此为了避免说明的重复，省略各结构要素的连接关系等的说明。
针对本实施方式中的写入工作，参照图11的时间图进行说明。
当从CPU10向存储器存取控制部20发送CPU总线命令（写入）“CW”、CPU总线地址“CA1”、和CPU总线数据（写入对象数据）“CD1”时，存储器存取控制部20将其变换成适合于存储器控制部30的形式，经由存储器总线21向存储器控制部30送出。具体地，将CPU总线地址“CA1”分割为上位部分“AA1（行地址）”和下位部分“WA1（列地址）”，在对存储器总线21的命令输出“AC（行地址指定命令）”时，将行地址“AA1”向存储器总线21的地址输出，在对存储器总线21的命令输出“WC（写入命令）”时，将列地址“WA1”向存储器总线21的地址输出。结果，输出到存储器总线21的命令的“AC”和“WC”被赋予到指令解释部31，输出到存储器总线21的地址的“AA1”和“WA1”被赋予到缓冲器32。此外，在对存储器总线21的命令输出“WC”时，对存储器总线数据21的数据输出“WD1”，供给到缓冲器34。再有，所述“WD1”和所述“CD1”是相同值。
指令解释部31当识别到输入的命令是行地址指定命令“AC”时，将其作为信号ComC向行地址缓冲器35发送。与其同步地，从缓冲器32作为信号AddC向行地址缓冲器35发送行地址“AA1”，因此行地址缓冲器35将行地址指定命令“AC”作为触发，将行地址“AA1”作为信号Row向行译码器53发送。行译码器53使子库52A的以该信号Row指定的行地址为活动。
此外，指令解释部31当识别到输入的命令是写入命令“WC”时，将其作为信号ComC向读出/写入控制部40发送。与其同步地，从缓冲器32作为信号AddC向读出/写入控制部40发送列地址“WA1”，因此读出/写入控制部40将作为所述ComC发送来的“WC”作为触发，在内部的地址缓冲器44中存储该“WA1”。指令解释部31当接收到写入命令“WC”时，与第1实施方式同样地，使信号R/W为活动（High状态），对输出控制部33和比较部37赋予。
读出/写入控制部40如上述那样当通过写入命令“WC”，接收到写入处理的指示时，在对地址缓冲器44写入写入地址“WA1”之后，经由存储器总线25，对列译码器51A输出读出命令“RC”和读出地址。再有，在此时的读出地址值中，使用从缓冲器32作为信号AddC赋予的、在地址缓冲器44中存储的写入地址“WA1”。
列译码器51A当接收到所述读出命令“RC”和读出地址“WA1”时，以对与同地址对应的存储器单元（选择存储器单元）的两端施加读出用电压的方式，对位线施加规定电压。再有，字线、源极线在从行地址缓冲器35作为信号Row对行译码器赋予行地址“AA1”的时刻，对选择存储器单元施加规定电压（活动化）。而且，将在与所述存储器单元连接的电压线中流过的电流值，经由读出/写入控制部40通过读出电路43读出。由此，读出在所述选择存储器单元中储存的已写入数据RD1。
读出电路43将已写入数据RD1作为信号DatC输出到比较部37。此外，将表示所述数据RD1的输出定时的信号DE向比较部37输出。比较部37由于信号R/W是活动（High状态）的，所以当通过所述信号DE感测到读出数据RD1被输出时，进行该读出数据RD1和作为信号DatO从缓冲器34赋予的写入对象数据WD1的比较。而且，在比较的结果Comp（在图11上相当于Cmp1）不一致的情况下，对读出/写入控制部40指示写入处理的执行，通过读出/写入控制部40对同存储器单元赋予写入对象数据WD1的写入指示。另一方面，在所述比较结果Cmp1一致的情况下，不进行任何工作。
具体地，读出/写入控制部40当被指示所述写入处理的执行时，经由存储器总线25，对列译码器51A输出写入命令WC1、写入地址、以及写入对象数据。对于写入地址，使用从缓冲器32作为信号AddC赋予的、在地址缓冲器44中存储的地址WA1，对于写入对象数据，使用从缓冲器34作为信号DatO赋予的数据WD1。再有，缓冲器34是FIFO缓冲器，使输入的写入对象数据延迟固定期间并输出。在本实施方式中，如图11所示，因为从数据输入到缓冲器34到在比较部37中进行比较为止的时间间隔是固定的，所以仅使用FIFO进行延迟即可。列译码器51A当接收到所述写入命令、写入地址、和写入对象数据时，以对与同地址对应的存储器单元（选择存储器单元）的两端施加用于写入所述写入对象数据的写入用电压的方式，对位线施加规定电压。再有，字线、源极线与所述读出处理时同样地，在从行地址缓冲器35作为信号Row对行译码器赋予行地址“AA1”的时刻，对选择存储器单元施加规定电压（活动化）。如上所述，对所述选择存储器单元执行写入处理。
当从发行CPU总线命令起经过固定时间时，本实施方式的非易失性半导体存储装置受理新的命令输入。所述固定时间是不对稍前的命令处理造成影响的最短的时间。将其以图11为例进行说明。为了对从CPU输出的地址“CA1”写入数据“CD1”的命令CW正常地结束，到对存储器总线25的命令输入“WC”为止，需要对行译码器作为信号Row而输入的值持续是“AA1”。因此，下一个命令必须隔开满足其的时间、即图11中的“最小写入时间”的期间进行输入。
再有，同图中的第2次的写入处理，表示写入对象数据WD2（=CD2）和写入地址WA2的已写入数据一致的情况（比较部37中的比较结果Cmp2表示一致的情况）。在该情况下，在比较处理完成后，由于实际上不从读出/写入控制部40对存储器单元赋予写入处理的指示，所以在图11上，以虚线表示命令WC、地址WA2、数据WD2，表示实际上不进行写入处理。
再有，在写入处理时，由于从指令解释部31对输出控制部33赋予表示“High”状态的信号R/W，所以不为了比较处理而将通过读出电路43读出的已写入数据向数据总线21输出。
在本实施方式中，在向存储器单元的写入处理时，由于依次对以下各过程进行处理，即1）来自存储器单元的已写入数据的读出处理、2）已写入数据和写入对象数据的比较处理、3）对存储器的写入对象数据的写入处理，因此存储器写入所需要的时间与现有的存储器相比，以进行读出和比较处理的量变长。因此，CPU10需要在具有比对所述存储器单元的写入处理所需要的最大时间（即比较结果不同的情况下的写入处理完成为止的时间）长的时间后，输出各命令。这例如通过CPU10自身延长写入命令的输出间隔而能够应对。
接着，针对本实施方式中的读出工作，参照图12的时间图进行说明。
当从CPU10向存储器存取控制部20发送CPU总线命令（读出）CR、CPU总线地址CA1时，存储器存取控制部20将其变换成适合于存储器控制部30的形式，经由存储器总线21向存储器控制部30送出。具体地，将CPU总线地址“CA1”分割为上位部分“AA1（行地址）”和下位部分“RA1（列地址）”，在对存储器总线21的命令输出“AC（行地址指定命令）”时，将“AA1”向存储器总线21的地址输出，在对存储器总线21的命令输出“RC（读出命令）”时，将“RA1”向存储器总线21的地址输出。结果，输出到存储器总线21的命令的“AC”和“RC”被赋予到指令解释部31，输出到存储器总线21的地址的“AA1”和“RA1”被赋予缓冲器32。
指令解释部31当识别到输入的命令是行地址指定命令“AC”时，将其作为信号ComC向行地址缓冲器35发送。与其同步地，从缓冲器32作为信号AddC向行地址缓冲器35发送行地址“AA1”，因此行地址缓冲器35将行地址指定命令“AC”作为触发，将行地址“AA1”作为信号Row向行译码器53发送。行译码器53使子库52A的以该信号Row指定的行地址为活动。
此外，指令解释部31当识别到输入的命令是读出命令“RC”时，将其作为ComC向读出/写入控制部40发送。与其同步地，从缓冲器32作为信号AddC向读出/写入控制部40发送列地址“RA1”，因此读出/写入控制部40将作为所述ComC发送来的“RC”作为触发，在内部的地址缓冲器44中存储该“RA1”。进而，指令解释部31使R/W信号作为非活动(“Low”状态)，对输出控制部33和比较部37赋予。
读出/写入控制部40经由存储器总线25对列译码器51A输出读出命令RC和读出地址。作为读出地址值，使用从缓冲器32作为信号AddC赋予的、在地址缓冲器44中存储的读出地址值RA1。列译码器51A当接收到所述指示时，以对与读出地址值RA1对应的存储器单元（选择存储器单元）的两端施加读出用电压的方式，对位线施加规定电压。再有，字线、源极线在从行地址缓冲器35作为信号Row对行译码器赋予“AA1”的时刻，对选择存储器单元施加规定电压（活动化）。而且，将在与所述存储器单元连接的电压线中流过的电流值，经由读出/写入控制部40通过读出电路43读出。由此，读出在所述选择存储器单元中储存的已写入数据RD1。
读出电路43将表示所述数据RD1的输出定时的信号DE输出。输出控制部33由于被赋予的信号R/W是Low状态，所以将所述信号DE作为触发，将作为信号DatC从读出电路43发送来的已写入数据RD1经由数据总线21向存储器存取控制部20输出。存储器存取控制部20经由CPU总线11将该读出数据RD1向CPU10赋予。再有，由于信号R/W是Low状态，所以比较部37不进行使用作为信号DatC从读出电路43送来的已写入数据RD1的比较处理。
上述的本实施方式的非易失性半导体存储装置的处理，是以位宽（字）单位进行处理为前提，但如图13所示的结构那样，如果对存储器总线25追加对数据的位激活进行传输的结构的话，能够按每个位的一致/不一致来进行写入的可否。在该情况下，前提是存储器单元能够以位单位进行写入处理。位单位的写入是通过在图10中的WEA[1:j]（j表示字的位宽）应用比较部37的比较结果的信号Comp而实现的。
再有，图11、图12表示的时间图是表示本实施方式的原理的图，根据总线条件、系统上的制约等，存在需要时钟的改变、地址值、数据位宽的变换等的处理的情况。可是，这样的处理对应于需要适宜地选择进行应用即可，与本发明的主旨不同，因此省略说明。
再有，在本实施方式中，在存储器控制部30实现的处理也能够通过软件来实现。即，在CPU10上执行的软件（或固件）通过以图14所示那样的过程进行向存储器的写入处理，从而能够实现与通过所述存储器控制部30实现的处理同等的处理。
图14是表示通过软件来实现本实施方式中的处理的情况下的处理过程的流程图。
首先，在CPU10内部执行的程序中，当发生向存储器单元的写入请求时（步骤S100），保存所述请求的写入对象数据（步骤S101）。作为所述写入数据的保存目的地，优选CPU10内部的寄存器、高速缓存（未图示），但在外部连接有SRAM、DRAM的情况下，利用它们也可。
再有，在所述步骤S100中的写入请求时，除了写入对象数据之外，也一起赋予写入目的地地址。
接着，CPU10对于在步骤S100中的写入请求中指定的写入目的地地址，执行已写入数据的读出处理（步骤S102）。然后，接收读出的已写入数据（数据R）（步骤S103），读出在步骤S101中保存的写入对象数据（数据W）（步骤S104），进行与已写入数据的比较（步骤S105）。
然后，在所述步骤S105的比较处理中，在已写入数据和写入对象数据一致的情况下（在步骤S105中为“是”），不进行任何工作直接结束与在步骤S100中产生的写入请求对应的写入处理。另一方面，在所述比较结果不一致的情况下（在步骤S105中为“否”），执行将写入对象数据对写入目的地地址进行写入的处理（步骤S106），结束与在步骤S100中产生的写入请求对应的写入处理。
此外，针对在CPU10内部产生了向存储器单元的读出请求的情况，以与已有的CPU读出处理相同的过程进行处理。
再有，在以上的各实施方式中，将存储器单元作为以RRAM构成的结构进行了说明，但以RRAM以外的非易失性存储元件构成也可。
附图标记说明
1 非易失性半导体存储装置;
10 CPU;
11 CPU总线；
20 存储器存取控制部；
21 存储器总线；
25 存储器总线；
30 存储器控制部；
31 指令解释部；
32 缓冲器；
33 输出控制部；
34 缓冲器；
35 行地址缓冲器；
36 读出控制部；
37 比较部；
38 缓冲器；
39 写入控制部；
40 写入/读出控制部；
41 读写切换控制部；
42 子库更换部；
43 读出电路；
44 地址缓冲器；
45 数据缓冲器；
50 存储器；
51A、51B 列译码器；
51A0、51A1、51A2、51A3、51B0、51B1、51B2、51B3 列译码器；
52A、52B 存储器单元阵列（子库）；
52A0、52A1、52A2、52A3、52B0、52B1、52B2、52B3 子库；
53 行译码器；
60 半导体衬底；
61 元件分离区域；
62 栅极绝缘膜；
63 栅极电极；
64 漏极扩散区域；
65 源极扩散区域；
66 层间绝缘膜；
67 接触孔；
68 欧姆接触层；
69 下部电极；
70 可变电阻体；
71 上部电极；
72 层间绝缘膜；
73 接触孔；
74 接触孔；
75 布线；
76 布线；
77 层间绝缘膜；
78 布线；
79 表面保护膜；
100 可变电阻元件；
101 上部电极（第1电极）；
102 可变电阻体；
103 下部电极（第2电极）；
501、502、503、504 存储器单位；
530、531、532、533 行译码器。

Claims (9)

1.一种非易失性半导体存储装置，其特征在于，具备：
存储器单元阵列，其构成为具备第1子库和第2子库，该第1子库构成为将多个非易失性的存储器单元排列为矩阵状，将同一行的所述存储器单元的第1端子连接于共同的字线，将同一列的所述存储器单元的第2端子连接于共同的位线，该第2子库是与所述第1子库相同的结构；
写入/读出控制部，进行向与指定地址对应的对象存储器单元的写入或读出的控制；
译码器部，通过基于来自所述写入/读出控制部的指示对所述位线以及所述字线施加电压，从而对所述对象存储器单元施加写入电压或读出电压；
读出电路，进行在施加了所述读出电压的所述对象存储器单元中写入的已写入数据的读出；以及
比较部，进行输入的多个数据的比较，
在对位于所述第1子库内和所述第2子库内的多个所述对象存储器单元进行各个个别地指定的写入对象数据的写入时，
所述译码器部在同一时间带执行第1工作和第2工作，所述时间带是时钟循环的一个周期，
所述第1工作对所述第1子库内的第1对象存储器单元施加读出电压，
所述第2工作仅在所述第2子库内的第2对象存储器单元的所述已写入数据和向该第2对象存储器单元的所述写入对象数据的根据所述比较部的比较结果相异的情况下，对所述第2对象存储器单元施加写入电压。
2.根据权利要求1所述的非易失性半导体存储装置，其特征在于，
在对位于所述第1子库内和所述第2子库内的多个所述对象存储器单元进行各个个别地指定的所述写入对象数据的写入时，
所述译码器部构成为：通过使对应于所述第1对象存储器单元和所述第2对象存储器单元的所述指定地址变化，从而一边使所述第1对象存储器单元和所述第2对象存储器单元变化，一边多次执行以所述第1工作和所述第2工作构成的工作步骤，
被多次执行的所述工作步骤的每一工作步骤中的所述第2对象存储器单元，是在与该工作步骤相比之前已经执行了的所述工作步骤内的所述第1对象存储器单元。
3.根据权利要求1或2所述的非易失性半导体存储装置，其特征在于，
所述译码器部具备：
行译码器，对于所述第1子库和所述第2子库共同地设置，并且对所述第1子库和所述第2子库各自对应的所述字线同时施加电压；
第1列译码器，对所述第1子库的所述位线施加电压；以及
第2列译码器，对所述第2子库的所述位线施加电压，
所述第1工作是在所述行译码器对与所述第1对象存储器单元连接的所述字线施加了电压的状态下，所述第1列译码器对与所述第1对象存储器单元连接的位线施加读出电压的工作，
所述第2工作是仅在所述第2对象存储器单元的所述已写入数据与向该第2对象存储器单元的所述写入对象数据的比较结果相异的情况下，所述第2列译码器对与所述第2对象存储器单元连接的位线施加写入电压的工作，该第2对象存储器单元与所述第1对象存储器单元位于同一行。
4.根据权利要求1或2所述的非易失性半导体存储装置，其特征在于，
所述存储器单元阵列构成为具备多个由所述第1子库和所述第2子库构成的存储器单位，
所述译码器部按所述各存储器单位的每一个设置，
在对跨多个所述存储器单位而配置的多个所述对象存储器单元进行各个个别地指定的所述写入对象数据的写入时，
在所述对象存储器单元存在的所述存储器单位中具备的所述各译码器部分别在同一时间带执行所述第1工作和所述第2工作。
5.根据权利要求1或2所述的非易失性半导体存储装置，其特征在于，所述存储器单元以对应于施加电压而使电阻值可逆地变化的可变电阻元件构成，是对应于该可变电阻元件的电阻值而存储信息的结构。
6.一种非易失性半导体存储装置的驱动方法，其特征在于，
所述非易失性半导体存储装置，具备：存储器单元阵列，其构成为具备第1子库和第2子库，该第1子库构成为将多个非易失性的存储器单元排列为矩阵状，将同一行的所述存储器单元的第1端子连接于共同的字线，将同一列的所述存储器单元的第2端子连接于共同的位线，该第2子库是与所述第1子库相同的结构，
在对位于所述第1子库内和所述第2子库内的多个对象存储器单元进行各个个别地指定的写入对象数据的写入时，
在同一时间带执行第１工作和第２工作，所述时间带是时钟循环的一个周期，
所述第1工作对所述第1子库内的第1对象存储器单元施加读出电压，
所述第2工作仅在所述第2子库内的第2对象存储器单元的已写入数据和向该第2对象存储器单元的所述写入对象数据的比较结果相异的情况下，对所述第2对象存储器单元施加写入电压。
7.根据权利要求６所述的非易失性半导体存储装置的驱动方法，其特征在于，
通过使对应于所述第1对象存储器单元和所述第2对象存储器单元的指定地址变化，从而一边使所述第1对象存储器单元和所述第2对象存储器单元变化，一边多次执行以所述第1工作和所述第2工作构成的工作步骤，
被多次执行的所述工作步骤的每一工作步骤中的所述第2对象存储器单元，是在与该工作步骤相比之前已经执行了的所述工作步骤内的所述第1对象存储器单元。
8.根据权利要求6或7所述的非易失性半导体存储装置的驱动方法，其特征在于，
所述存储器单元阵列构成为具备多个由所述第1子库和所述第2子库构成的存储器单位，
在对跨多个所述存储器单位而配置的多个所述对象存储器单元进行各个个别地指定的所述写入对象数据的写入时，
在所述对象存储器单元存在的所述存储器单位的每一个中，在同一时间带执行所述第1工作和所述第2工作。
9.一种非易失性半导体存储装置，其特征在于，具备：
存储器单元阵列，其构成为具备第1子库和第2子库，该第1子库构成为将多个存储器单元排列为矩阵状，将同一行的所述存储器单元的第1端子连接于共同的字线，将同一列的所述存储器单元的第2端子连接于共同的位线，该第2子库是与所述第1子库相同的结构；
写入/读出控制部，进行向与指定地址对应的对象存储器单元的写入或读出的控制；
译码器部，基于来自所述写入/读出控制部的指示，对所述对象存储器单元进行写入处理或读出处理；
读出电路，进行在所述对象存储器单元中写入的已写入数据的读出；以及
比较部，进行输入的多个数据的比较，
在对位于所述第1子库内和所述第2子库内的多个所述对象存储器单元进行各个个别地指定的写入对象数据的写入时，
所述译码器部在同一时间带执行第1工作和第2工作，所述时间带是时钟循环的一个周期，
所述第1工作对所述第1子库内的第1对象存储器单元进行读出处理，
所述第2工作仅在所述第2子库内的第2对象存储器单元的所述已写入数据和向该第2对象存储器单元的所述写入对象数据的根据所述比较部的比较结果相异的情况下，对所述第2对象存储器单元进行写入处理。
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