CN102157521A - 半导体集成电路 - Google Patents

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Abstract

一种半导体集成电路包括：具有内部电压线的电路块；环形轨道线，在电路块周围形成封闭环形线并提供有电源电压和参考电压之一；和多个开关块，在电路块周围沿着环形轨道线配置，该多个开关块的每个都包括：电压线段，形成部分环形轨道线；和开关，用于控制电压线段和内部电压线间的连接和断开。

Description

半导体集成电路
本申请是2008年9月18日提交的名称为“半导体集成电路”、申请号为200810149484.0的发明专利申请的分案申请。
技术领域
本发明涉及一种半导体集成电路，该半导体集成电路通过开关控制电路块(block)的内部电压线和配线之间的连接和断开，电源电压或参考电压施加到该配线。
背景技术
MTCMOS(Multi-Threshold Complementary Metal Oxide Semiconductor，多阈值互补金属氧化物半导体)技术作为通过开关控制对电路的电源供给的关断及取消关断的技术为人们所熟知。
通常地，需要降低作为设计值的逻辑电路等中的晶体管阈值电压，以防止伴随着电源电压减小或元件微型化的信号延迟。当逻辑电路等中的晶体管阈值电压小时，会产生大的泄漏电流。通过利用比逻辑电路等中的晶体管具有更高阈值的晶体管(电源开关)来关断停止状态(stopped state)中的电路的泄漏电流通道，MTCMOS技术能防止停止状态下由电路的不必要的功率消耗。
将MTCMOS技术应用于电路块时，在电路块中设置内部电压线，称作所谓的虚拟VDD线(virtual VDD line)和所谓的虚拟GND线(virtual GNDline)。经由用于电源关断和取消关断的电源开关，将内部电压线连接至全局(global)实电源线(实VDD线，real VDD line)和实参考电压线(实VSS线，real VSS line)，以建立电路块外的块间的连接。
电源开关被设置在三种类型的位置，也就是，重复启动及停止的功能电路和实VDD线之间的位置，功能电路和实VSS线之间的位置，及以上两种位置。通常，PMOS晶体管用作VDD侧的开关，NMOS晶体管用作VSS线侧的开关。
在应用MTCMOS的块中，功能电路的启动和停止是通过未应用MTCMOS的块中的电路来控制的，在半导体集成电路启动之后该未应用MTCMOS的块一直设定在运行状态并提供有来自实VDD线和实VSS线的功率。或者，采用这样的结构，在该结构中从半导体集成电路的外部终端输入用于控制应用MTCMOS的块中功能电路的启动和停止的控制信号。
电源开关可通过应用MTCMOS的块中的单元来实现。具体地说，存在这样的情况：在应用MTCMOS的块中，电源开关设置在反相器(inverter)、NAND(与非)电路、NOR(或非)电路等每个逻辑电路单元中，或者设置在由几个逻辑电路实现的功能电路单元中，还有这样的情况：设置无逻辑电路或功能电路的专用电源开关。下面将这种类型的开关配置称作“内部开关(SW)配置”，并将采用该配置的半导体集成电路称作“内部SW配置型IC”。
与内部SW配置型IC相反，已知一种半导体集成电路，在该半导体集成电路中电源开关在作为电源控制对象的电路块周围配置(例如，参见日本专利申请公开第2003-289245号，下面称作专利文件1，和日本专利申请公开第2003-158189号，下面称作专利文件2)。下面将这种类型的开关配置称作“外部开关(SW)配置”，并将采用该配置的半导体集成电路称作“外部SW配置型IC”。
外部SW配置适合于与具有通用电路(general-purpose circuit)(比如存储器，CPU等)的电路块结合使用，该通用电路作为电路块的部分或全部，被称作所谓的“宏(macro)”。
专利文件2公开了这样的构造，在该构造中晶体管单元(开关)设置在电路块的三侧或四侧，开关具有这样的形状以使开关的长度方向沿着各个侧，并且开关中晶体管栅极线的配置方向与长度方向一致。
在这样的结构中，在晶体管单元配置区的与电路块相反的侧(外侧)，VDD供给环(VDD supply ring)和VSS供给环配置为环形线环形地包围电路块的外围。VDD供给环和开关晶体管的漏极由与VDD供给环不同阶层(level)的金属配线层彼此连接。VSS供给环和电路块中的VSS线由与VSS供给环不同阶层的金属配线层彼此连接。开关晶体管的源极和电路块中的虚拟VSS线由与VSS供给环不同阶层的金属配线层彼此连接。
发明内容
上述专利文件1中的半导体集成电路不具有在电路块(内部电路)周围设置为环形形式的VDD电压供给线。因此，在远离VDD电压供给源的的VDD电压供给线的位置会发生电压降(voltage drop)。因此，即使当与其它开关晶体管尺寸相同的开关晶体管导通或截止相同的时间，该开关晶体管也会具有不同的使内部电路的内部电压线充电或放电的能力。从而，需要一种装置，使得随着开关晶体管的位置与VDD电压供给源的逐渐变远，开关晶体管的尺寸增加或者晶体管的数量增加。这会导致在其中内部电路停止的状态中经由开关晶体管的泄漏电流增加的缺点。
设定开关晶体管的阈值电压高于内部电路中晶体管的阈值电压，以使泄漏电流相对的小。然而，当停止的时间段长的时候，就不能忽视由开关晶体管尺寸或开关晶体管数量增加导致的不必要的功率消耗。
上面的专利文件2中描述的半导体集成电路，具有以环形形式配置为供给环的VDD电压供给线和VSS电压供给线。因此，与上面的专利文件1中描述的不具有供给环的半导体集成电路相比，上面的专利文件2中描述的半导体集成电路使得从电压供给源到每个开关晶体管的电压降均匀化。从而，相对地抑制了泄漏电流的增加。
然而，上面的专利文件2中描述的半导体集成电路，具有环形线(供给线)和彼此分离配置的开关晶体管，并因此为了使开关晶体管和供给环(VDD供给环和VSS供给环)彼此连接而具有复杂的配线。
设置VDD供给环和VSS供给环以达到均匀化电压降的目的的同时，由于受到运行的外围电路的影响，VDD供给环和VSS供给环的电势不会完全地均匀化。当然，通过降低这些供给环的电阻，电势会变得更加均匀。然而，比如，由于受到外围电路的影响，在以高振幅频繁运行的外围电路的附近，VSS供给环的电势可能会从参考电势(比如0[V])上升。然而，很难完全地评估外围电路的运行。因此，为了避免外围电路的影响并稳定开关晶体管的运行，在设计过程中就出现了移动开关晶体管的位置或改变开关晶体管的尺寸的需求，并增加了再次进行连接配线的沉重设计负担。
也就是说，专利文件2中描述的开关晶体管的构造(在专利文件2中称作“宏(macro)”)不具有对应这种设计改变的结构。
顺便提及，在专利文件2揭露的各种修正实例中，改变开关晶体管尺寸或双重设置开关晶体管也清楚地表明开关晶体管位置和尺寸的重要性。
根据本发明第一实施例的半导体集成电路包括：具有内部电压线的电路块；环形轨道线，该环形轨道线(annular rail line)在该电路块的周围形成为封闭环形线并提供有电源电压和参考电压中的一个；沿着环形轨道线在电路块周围配置的多个开关块，该多个开关块的每个都包括形成部分环形轨道线的电压线段(voltage line segment)及用于控制电压线段和内部电压线间的连接和断开的开关。
在本发明中，优选地，多个开关块具有在内部彼此连接的电压线段和开关，在多个开关块中，在块框架的两个相对边的电压线段的端边的位置关系设定为相同。
在本发明中，优选地，通过具有相同的尺寸并包括对于电路块的四个边的四种不同的开关块，多个开关块被标准化。
或者，优选地，对于多个开关块，决定电路块每个边上配置的开关块的数目，以使随着从电路块的四个边中每个边来看的向电路块供给电源电压和参考电压之一的配线阻抗的减小，开关块的数目增加。
在本发明中，优选地，环形轨道线的与电路块的一对相对边平行的配线部分和环形轨道线的与电路块的另一对相对边平行的配线部分由在不同阶层的配线层形成。
在本发明中，优选地，在每个开关块中，电压线段设置为与开关的配置区交叉或在开关的配置区附近的状态之一，运行接收从电压线段供给的电压的缓冲电路形成在开关的配置区和电压线段的与电路块的相反侧，第一控制线段设置在缓冲电路的输入侧，控制信号经由控制线输入到第一控制线段，且第二控制线段设置在缓冲电路的输出侧，第二控制线段电连接至开关的控制节点。
此外，在多个开关块中，作为开关的晶体管的栅极的长度方向相同。
根据本发明第二实施例的半导体集成电路包括：具有内部电压线的电路块；第一环形轨道线，在电路块周围形成封闭环形线并提供有电源电压和参考电压之一；第二环形轨道线，在电路块周围形成封闭环形线并在第一环形轨道线和电路块间的多个位置处连接至内部电压线；以及多个开关块，在电路块周围沿第一环形轨道线和第二环形轨道线配置，多个开关块的每个都包括：第一电压线段，形成部分第一环形轨道线；第二电压线段，形成部分第二环形轨道；和开关，连接在第一电压线段和第二电压线段之间。
在本发明中，优选地，在多个开关块中，第一电压线段、第二电压线段和开关之间的相互位置关系是一致的。
在本发明中，优选地，在多个开关块中，在块框架的两个相对边的第一电压线段和第二电压线段的端边的位置关系设定为相同的。
根据上述的第一实施例的结构，开关块形成为包括形成部分环形轨道线的电压线段和开关，并且多个这样的开关块在电路块周围配置。因此，在多个开关块中，环形轨道线和开关之间的相互位置关系是一致的。
通过使开关块彼此邻接而将两个电压线段彼此连接，或者当开关块彼此有一距离时，在两个电压线段之间连接配线，由此在电路块周围形成封闭的环形轨道线。
根据上述的第二实施例的结构，形成称作第一环形轨道线和第二环形轨道线的两条环形轨道线。
从而，多个开关块的每个都包括形成部分第一环形轨道线的第一电压线段和形成部分第二环形轨道线的第二电压线段。开关连接在第一电压线段和第二电压线段之间。在这种情形下，优选地，在多个开关块中，第一环形轨道线、第二环形轨道线和开关之间的相互位置关系是一致的。
因此，通过使开关块彼此邻接而将第一电压线段彼此连接以及第二电压线段彼此连接，或者当开关块彼此有一距离时，通过配线在相应的电压线段之间建立连接，由此在电路块周围形成两条封闭的环形轨道线。
当开关块被移动时，要移动的开关块的除电压线段外的构成元件被移到希望的位置，并且在构成元件已经移动到的位置处，将构成元件连接至环形轨道线。
这时，在第一实施例中，改变对电路块的连接是必要的。然而，如第二实施例中当每个开关块具有部分第一环形轨道线和部分第二环形轨道线时，具体地说，不需要改变对电路块的连接。从而，通过仅在第一环形轨道线和第二环形轨道线的每个上移动开关块的第一电压线段和第二电压线段外的构成元件，开关块可以在电源线轨道上自由地移动。
上面是对移动开关效果的说明。同样在开关插入或删除的情形下，类似地适于在必要的位置插入或删除必要数目的除电压线段(或第一电压线段和第二电压线段)外的构成元件。
根据本发明的实施例，在移动开关或改变开关数目时，主要适于改变开关块的除电压线段外的构成元件。因此，就获得了易于进行设计改变和易于优化开关位置及数目的优点。更具体地说，在电源电压供给线或参考电压供给线与开关分离及供给线和开关间的相互位置关系不一致的情况下，进行如移动开关、插入和删除开关等的设计改变时需要将在不同阶层的金属配线层再次彼此连接。然而，本发明消除了再次连接除环形轨道线外这样的配线的每一段的需要。
附图说明
图1是示出根据本发明实施例的半导体集成电路的整体结构的方块图；
图2是根据实施例的电源关断对象电路块的内部结构的示意图；
图3是示出实施例的轨道配置的第一实例的示意图；
图4是示出实施例的轨道配置的第二实例的示意图；
图5是示出实施例中的电路块和通至电路块周围的开关块的控制线的示意图；
图6是示出没有环形轨道线的结构的方块图；
图7是示意性地示出实施例中开关晶体管的配置的示意图；
图8A和8B与实施例相关，图8A是上开关块的结构的示意图，而图8B是下开关块的结构的示意图；
图9A和9B与实施例相关，图9A是左开关块的结构的示意图，而图9B是右开关块的结构的示意图；
图10是示出由符号1M到7M示出在多层配线结构中的各个阶层的配线层的使用情况的示意图；
图11是根据实施例的开关单元的示意性布局图；
图12是根据实施例的另一个开关单元的示意性布局图；
图13A和13B与实施例相关，图13A是使用图11的开关单元形成的上开关块的结构图，图13B是下开关块的结构图；
图14A和14B与实施例相关，图14A是使用图11的开关单元形成的左开关块的结构图，图14B是右开关块的结构图；以及
图15是示出实施例中开关块的合适配置的示意图。
具体实施方式
下面将参考附图描述本发明的优选实施例。
<整体结构>
图1示出根据本发明实施例的半导体集成电路的整体结构。
在图1中，分别配置多个输入-输出单元40以形成沿矩形半导体芯片四边的列(column)，在该半导体芯片上形成半导体集成电路。
在用于电路配置的芯片区中配置几个电路块，该芯片区在所有四个边被输入-输出单元40包围，如图1所示。在图1所示的实例中，在该芯片区域中设置被称为“激励区域(energized region)”的半导体集成电路的基本构造，比如包括CPU、寄存器(register)、存储器、电源电路等的激励电路块32。激励电路块32对应于未应用MTCMOS技术的电路块。在半导体集成电路启动之后，激励电路块32通过一直被供给电源电压VDD和参考电压VSS而运行。
在用于电路配置的芯片区域进一步配置大量的称作“宏”的电路块，在该电路块的部分或全部包括单独设计以也可在其它半导体集成电路中使用的通用电路。“宏”可由外部委托(outsourcing)设计，且可作为IP(IntellectualProperty，知识产权)从其它公司购买。
作为“宏”的电路块可大致地分成被称作“激励宏”的未应用电路块33，与激励电路块32一样，该未应用电路块33未应用MTCMOS技术且在半导体集成电路启动后通过被一直供给电源电压VDD和参考电压VSS来运行；以及被称作“电源关断宏”的电源关断对象电路块1，该电源关断对象电路块1应用MTCMOS技术且必要时关断对该电路块1的电源。
顺便提及，在由输入-输出单元40围绕的芯片区中配置的激励电路块32、未应用电路块33和电源关断对象电路块1具有在其中配置的成对的实VDD线和实VSS线(未在图1中示出)并因此提供有电源。更具体地说，一些输入-输出单元40被分配用于电源供给，且自用于电源供给的输入-输出单元40以行方向和列方向的每一个在芯片区中配置成对的实电源线。因此，形成激励电路块32、未应用电路块33和电源关断对象电路块1的电源供给配线。
电源关断对象电路块1是所谓的“外部SW配置型”，控制电源关断和连接的开关配置在电源关断对象电路块1周围。如图1所示，预定数目的包括开关的开关块2在电源关断对象电路块1周围配置。
尽管未在图1中示出，环形轨道线以重叠在于电源关断对象电路块1周围配置的多个开关块2上的方式配置，电源电压VDD或参考电压VSS施加到该环形轨道线。设置至少一条环形轨道线或优选地设置两条环形轨道线。环形轨道线和开关块2之间的配置关系将在下面参考附图进行描述。
正如上面所描述的在MTCMOS技术中，开关晶体管设置在三种类型的位置，也就是，重复启动及停止的功能电路和实VDD线之间的位置，功能电路和实VSS线之间的位置，及以上两种位置。通常，PMOS晶体管用作VDD侧的开关，NMOS晶体管用作VSS线侧的开关。
本实施例的开关晶体管可设置在上述三种类型位置的任何一种。然而，考虑到在VDD侧和VSS侧提供开关晶体管的效果，既在VDD侧也在VSS侧设置开关晶体管会导致开关晶体管占有面积增大的显著缺点。因此希望开关晶体管设置在VDD侧和VSS侧之一。此外，NMOS晶体管具有比PMOS晶体管更高的每单位栅极宽度的驱动功率。因此，更希望开关晶体管设置在VSS侧。
因此，下面的描述假设开关(晶体管)的位置在VSS侧。
图2示出电源关断对象电路块1的内部结构实例。
在图示的结构实例中，举例来说，电源关断对象电路块1的内部分成标准单元配置区1A和RAM的宏单元区1B，在标准单元配置区1A中通过标准单元实现功能电路。顺便提及，对于本发明的应用，作为电源关断控制对象的“电路块”不需要具有宏，可仅由标准单元配置区1A形成。
在标准单元配置区1A和宏单元区1B的行方向和列方向的每个上，被称作所谓“虚拟VSS线”的内部电压线11彼此平行配置，参考电压VSS施加到内部电源线11。行方向的内部电压线11和列方向的内部电压线11由高于单元的阶层的配线层形成，并在交叉点互连。
另一方面，尽管为了避免复杂性而未示出，被称作所谓“实VDD线”且向其施加电源电压VDD的电源线和向其施加参考电压VSS的电源线类似地以格子(lattice)形式配置。
在标准单元配置区1A中，多个分支线11A以与作为“虚拟VSS线”的内部电压线11的列方向的主干配线的预定间隔在行方向延伸。此外，在标准单元配置区1A中，多个分支线12A以与在图2中未示出的作为“实VDD线”的电源线的列方向的主干配线的预定间隔在行方向延伸。
图2示出一个处于放大状态的反相器单元13，该反相器单元13代表标准单元。该反相器单元13具有形成部分分支线11A的VSS线段和形成部分分支线12A的VDD线段。PMOS晶体管和NMOS晶体管彼此串联连接在两个线段之间。PMOS晶体管和NMOS晶体管的栅极均连接至输入信号线。PMOS晶体管和NMOS晶体管间的节点连接至输出信号线。输入信号线和输出信号线由反相器单元13和临近单元中的信号线段形成。然而，整个标准单元配置区1A的输入和输出线由位于更高阶层的配线层(未示出)形成。
<轨道配置的第一实例>
图3示出轨道配置的第一实例。
如图3所示，配置多个开关块2以在电源关断对象电路块1的四个边附近围绕电源关断对象电路块1。在这种情形下，为了方便，对于电源关断对象电路块1的各个边，开关块2分成上开关块2U、下开关块2D、右开关块2R、和左开关块2L。上开关块2U具有相同的结构；下开关块2D具有相同的结构；右开关块2R具有相同的结构；和左开关块2L具有相同的结构。
四种开关块2U、2D、2R和2L的每种都具有电压线段21和在图3中未示出的开关。
图3中由虚线表示电压线段21。电压线段21是形成部分环形轨道线3的配线部分，环形轨道线3形成为在电源关断对象电路块1周围的封闭环形线。
在配置配线的设计阶段中，在配置开关后的配线阶段，环形轨道线3被设置并连接至开关等。一旦设置并连接环形轨道线3后，除电压线段21外的构成元件(包括开关)在开关块2U、2D、2R、或2L的单元中移动，且开关等在移动后的位置处连接至环形轨道线3。顺便提及，在图3中，每次移动开关块时，需要改变用于电源关断对象电路块1中的内部电压线11(见图2)和开关之间的连接的连接配线。然而，免除了改变用以连接环形轨道线3到开关的连接配线的麻烦，并相应地易于移动开关。
相似地，在插入开关块的情形下，必要数目的开关块被插入必要的位置，以开关块中除电压线段21外的构成元件为单位(unit)，并且开关等在这些位置连接至环形轨道线3。
相似地，在删除开关的情形下，删除开关，以开关块中除电压线段21外的构成元件为单位。
即使在插入和删除开关时，也免除了改变用以连接环形轨道线3到开关的连接配线的麻烦，并且相应地易于移动开关。
<轨道配置的第二实例>
图4示出轨道配置的第二实例。
作为图4所示配置实例与图3的第一个差别，除作为“第一环形轨道线”的环形轨道线3外还设置了作为“第二环形轨道线”的虚拟环形轨道线3V。
在环形轨道线3和电源关断对象电路块1之间与环形轨道线3平行地设置虚拟环形轨道线3V。虚拟环形轨道线3V连接至电源关断对象电路块1中内部电压线11(见图2)的预定位置，比如图2情形中的内部电压线11的每个端部(行方向的三个位置和列方向的四个位置)。
在每个开关块2U、2D、2R和2L中，未在图中示出的开关被连接在环形轨道线3(电压线段21)和虚拟环形轨道线3V之间(虚拟电压线段21V)。
作为第二个差别，在每个开关块2U、2D、2R和2L中，设置与作为“第一电压线段”的电压线段21平行的作为“第二电压线段”的虚拟电压线21V。
相对于电源关断对象电路块1的开关块2U、2D、2R和2L的其它配置本身与图3中的相同。
在轨道配置的第二实例中，如同轨道配置的第一实例，仅移动、插入和删除开关块的除电压线段21和虚拟电压线段21V外的构成元件。免除了改变用以连接环形轨道线3到开关的连接配线的麻烦，并且相应地易于移动开关。
此外，在轨道配置的第二实例中，举例来说，虚拟环形轨道线3V连接至内部电压线11的每个端部(行方向的三个位置和列方向的四个位置)。同样免除了改变用以连接虚拟环形轨道线3V到开关的连接配线的麻烦而未改变连接的位置，并且相应地易于移动开关。
正如已经描述的，在上述的轨道配置的第一实例(图3)和轨道配置的第二实例(图4)中，通过仅仅移动、插入或删除不包括上述开关块的电压线段21(和虚拟电压线段21V)的构成元件就能够自由地改变开关块的位置和数目。
为了实现这样的自由的设计改变，有必要使开关块2U、2D、2R和2L具有相同的尺寸，并标准化(固定)电压线段21(和虚拟电压线段21V)的端边(end side)位置，电压线段21(和虚拟电压线段21V)的端边位置位于开关块2U、2D、2R和2L的块框架的两个相对的侧，且环形轨道线3(和虚拟环形轨道线3V)横跨该相对的侧。
顺便提及，当没有标准化端边位置时，在开关块的除电压线段21(和虚拟电压线段21V)外的构成元件沿着环形轨道线3(和虚拟轨道线3V)移动、插入或删除后，需要纠正环形轨道线3(和虚拟环形轨道线3V)的图案以使得在临近的开关块间端边位置彼此连接。然而，这样的工作是连接端边位置的简单操作，并因而能自动化。因此，在配置开关后，与手动地再次进行使用位于另一阶层的配线层将开关连接至设置在开关外部的环形线的的连接配线的情形相比，开关配置的改变更加容易。
<开关控制线>
尽管未在图3和图4中示出，根据同时控制的开关组的数目可配置多个开关控制线。
图5是示出两条控制线配置的实例的示意图。在这种情形下，采用轨道配置的第二实例(图4)作为环形轨道线。
举例来说，图5所示的控制电路34设置在如图1的激励电路块32或未应用电路块33的MTCMOS未应用电路块中。因此，在半导体集成电路启动之后，当提供电源时控制电路34能一直运行。自控制电路34的控制线35依次通至上开关块2U、左开关块2L、下开关块2D、和右开关块2R，并依次施加控制信号。在每个开关块中，控制信号控制开关的导通和非导通。
顺便提及，在图5所示的结构中，在环形轨道线3的预定位置设置有实VSS配线的分支以可用作对于图6所示的没有环形轨道线的结构的置换(replacement)。
在没有应用本发明的图6所示的外部SW配置结构中，以格子形式设置的全局实VSS配线5的段经由开关块SB连接至电源关断对象电路块1。
图5所示的环形轨道线3在行方向的两个位置和列方向的四个位置连接到以格子形式配置的实VSS配线5。
另一方面，虚拟环形轨道线3V在行方向的六个位置和列方向的八个位置连接至电源关断对象电路块1。
当开关块2U、2D、2R或2L移动、插入或删除时，这些连接位置根本不需要改变。
接着将参考附图描述由两条控制线35执行开关控制的实例中的更详细的开关结构。
<开关结构实例>
图7是示意性地示出在向其施加参考电压VSS(比如0[V])的电压线段21和保持在虚拟参考电压VSSV的虚拟电压线段之间的开关晶体管的配置。
在图7中，三条分支线21B设置到电压线段21，并且三条分支线21VB设置到虚拟电压线段21V。分支线21B和分支线21VB彼此交替地配置。四个开关晶体管SWT在一条分支线21B和一条与该分支线21B相邻的分支线21VB之间彼此并行地(in parallel)连接。设置五段这样的开关晶体管串(string)，并以矩阵形式配置总数为4×5＝20的开关晶体管SWT。
图7中未示出的一条控制线控制20个开关晶体管SWT的每段中的一个开关晶体管或总数为五个的开关晶体管SWT的导通和非导通。五个开关晶体管SWT的电路标志部分(circuit symbol part)在图7中以暗的网格示出。未设置网格的其它15个开关晶体管SWT由另一条控制线同时控制。
从而，当电源供给开始从其中到电源关断对象电路块1(见图1到5)被关断的停止状态恢复到运行状态时，为了抑制由突然开关导致的电压线段21(环形轨道线3)的电势变化，部分开关和其余的开关被彼此分离地控制。从而，执行控制使得小数目的开关晶体管SWT或本情形中的五个开关晶体管SWT首先被打开以通过相对高的接激励阻(on resistance)将虚拟电压线段21V(电源关断对象电路块1中的内部电压线段11)的电势降低到一定程度，并当虚拟电压线段21V的电势稳定时，打开其余15个开关晶体管SWT。因此，从环形轨道线3传输至实VSS配线5的参考电压VSS的电势上升(电源噪声)峰值被抑制到不影响一直运行的其它电路的水平。
图8A到9B示出实际开关块中的配置实例。就与图3和图4对应而言，图8A示出上开关块2U，图8B示出下开关块2D，图9A示出左开关块2L，而图9B示出右开关块2R。
四种开关块2U、2D、2R和2L具有相同的尺寸。在这种情形下，块框架的边(后面称作连接边)即图8A中的边LU1和LU2，图8B中的边LD1和LD2，图9A中的边LL1和LL2，和图9B中的边LR1和LR2被设定为相同的长度，在这些边参考电压VSS、虚拟参考电压VSSV、和控制信号被输入和输出。此外，电压线段21、虚拟电压线段21V、第一开关控制线35_1、和第二开关控制线35_2的各个端边在任一连接边的相同位置被标准化。
在这种情形下，第一开关控制线35_1控制如图7中首先被控制的数个开关晶体管SWT，第二开关控制线35_2控制其余数个开关晶体管SWT。
不同于图7，图8A和8B以及图9A和9B所示的开关块2U、2D、2R和2L具有以这样的方式彼此并行配置的电压线段21和虚拟电压线段21V，以重叠在由虚线包围的开关配置区上。这提供了减少块占有面积的好处。然而，也能采用如图7中电压线段21和虚拟电压线段21V不重叠在开关配置区上的配置。
当电压线段21和虚拟电压线段21V以这样的方式彼此并行配置以重叠在开关配置区上时，第一开关控制线35_1和第二开关控制线35_2可不配置在具有有限层数的多层配线结构的开关配置区。因此，本实例中，第一开关控制线35_1和第二开关控制线35_2被设置在与电源关断对象电路块1相对的外侧的开关配置区的外部。
图9A和9B所示的左开关块2L和右开关块2R具有在X方向(图的水平方向)的六个如图7所示的开关单元，和在Y方向(图的垂直方向)的六个如图7所示的开关单元，也就是，在其中配置了总数为36的开关单元。
另一方面，虽然图8A和8B所示的上开关块2U和下开关块2D具有总数为36的开关单元，该数目与图9A和9B所示的相同，但是上开关块2U和下开关块2D在X方向配置12个开关单元并在Y方向配置3个开关块。
原因是与X方向相比，开关单元在Y方向具有大的尺寸，并且为了满足使栅极电极的长度方向与图8A和8B以及图9A和9B中的Y方向对应的要求，所以包含在相同尺寸的开关块的开关配置区的纵横比被调整至开关块的纵向尺寸和横向尺寸，图8A和8B以及图9A和9B中的开关块的纵向和横向尺寸被相互交换。
在图9A和9B的情形下，电压线段21和虚拟电压线段21V的每个都与所有的分支线21B和21VB交叉。从而，电压线段21可经由接触被连接至在下层的所有分支线21B和21VB，并且虚拟电压线段21V可经由接触被连接至在下层的所有分支线21B和21VB。
另一方面，在图8A和8B的情形下，电压线段21和虚拟电压线段21V不与向其提供接触的所有下层配线(分支线21B和21VB)交叉。从而，如图8A和8B所示，在上开关块2U和下开关块2D中，在从电压线段21到分支线21B的通道路径(access path)中需要设置与电压线段21和分支线21B垂直的通道分支线(access branch line)21Ba。通道分支线21Ba由比电压线段21低和比分支线21B高的配线层形成。从而，采用两段分支结构，在该结构中电压线段21的分支线是通道分支线21Ba，并且进一步地，分支线21B从通道分支线21Ba分叉。
相似地，采用两段分支结构，在该结构中，垂直于虚拟电压线段21V的通道分支线21VBa从虚拟电压线段21V分叉，并且进一步地，与通道分支线21VBa垂直的分支线21VB从通道分支线21VBa分叉。
在图8A和8B以及图9A和9B中，由第一控制线35_1控制的开关晶体管SWT的总的栅极宽度(在长度方向的总长度)被设定为相同。相似地，在图8A和8B以及图9A和9B中，由第二控制线35_2控制的开关晶体管SWT的总的栅极宽度被设定为相同。
在开关配置区与电路块1的相对侧(外侧)，每个开关块2U、2D、2R和2L具有设置在第一控制线35_1的中间点的缓冲电路BUF1和设置在第二控制线35_2的中间点的缓冲电路BUF2。
缓冲电路BUF1和BUF2连接至图中未示出的实VDD线和电压线段21，以由此执行将传输过程中衰减的控制信号的波形整形(shaping)成为具有电源电压VDD的振幅的脉冲信号的波形。从而，由虚线表示的缓冲电路配置区设置在开关配置区的外部。
用以开关控制的配线从缓冲电路BUF1和BUF2的每个输出延伸至开关配置区，并连接至相应的开关晶体管组的栅极。
顺便提及，该配线和第一开关控制线35_1及第二开关控制线35_2在图8A和8B以及图9A和9B中以线表示，但实际是由具有与电压线段21等的宽度类似的宽度的配线层形成。
开关块中第一开关控制线35_1和第二开关控制线35_2的每个都包括：“第一控制线段”，设置在相应的缓冲电路BUF1或BUF2的输入侧，并且控制信号输入到该“该第一控制线段”；和“第二控制线段”，设置在相应的缓冲电路BUF1或BUF2的输出侧，并输出波形整形的控制信号。
<配线结构>
图10示出在多层配线结构中使用各个阶层的配线层的实例。在这种情形下，每段配线使用从多层配线结构中的底层依次层叠的第一阶层的配线层(第一配线层(1M))到第七阶层的配线层(第七配线层(7M))形成。
具体地说，在电源关断对象电路块1中的如反相器单元13(图2)等的标准单元15间的配线由第一配线层(1M)到第四配线层(4M)形成。从某个标准单元15通向外部的信号线也由第一配线层(1M)到第四配线层(4M)形成。
在环形轨道线3的列方向的配线3C由第五配线层(5M)形成。在环形轨道线3的行方向的配线3R由比第五配线层(5M)高一个阶层的第六配线层(6M)形成，并被连接至列方向的配线3C的两端。
相似地，在虚拟环形轨道线3V的列方向的配线3VC由第五配线层(5M)形成。在虚拟环形轨道线3V的行方向的配线3VR由比第五配线层(5M)高一个阶层的第六配线层(6M)形成，并被连接至列方向的配线3VC的两端。
在内部电压线11的行方向的配线11R由比第五配线层(5M)高一个阶层的第六配线层(6M)形成，以连接至虚拟环形轨道线3V的列方向的配线3VC，配线3VC由第五配线层(5M)形成。此外，内部电压线11行方向的配线11R在配线11R和配线11C的交叉点被连接至内部电压线11列方向的配线11C，配线11R由第六配线层(6M)形成的，配线11C由比第六配线层(6M)高一个阶层的第七配线层(7M)形成。
顺便提及，实VSS配线5也由第七配线层(7M)形成。
从而，通过由比行方向的配线低一个阶层的配线来形成列方向的配线并应用这个规则就能很好地获得配线间连接。
在上面的描述中，开关单元的图案是任意的且没有提及。然而，接着将描述具有双轴对称图案的开关单元作为希望的具体实例。
图11是一个开关单元的示意性布局图。顺便提及，图11中的图案尺寸等与实际开关晶体管的尺寸不相等，并且图11只是示意性地示出粗略的配置和图案的连接关系。
通过将一个NMOS晶体管转换成标准单元以形成图11所示的开关单元20N。开关单元20N具有对于穿过单元中心的X轴和Y轴的每个都对称的结构。这种对称被称作“双轴对称”。
图11所示的开关单元20N的整个区域形成部分P阱。
形成沿X轴穿过单元中心的栅极电极耦合部分(coupling part)21C。以Y轴作为边界，耦合部分21C自单元中心的长度相同(对称)。也就是，耦合部分21C具有双轴对称图案。
在耦合部分21C宽度方向的一侧，长度相同的四个栅极电极21A从耦合部分21C延伸；在耦合部分21C宽度方向的另一侧，长度相同的四个栅极电极21B从耦合部分21C延伸。在X轴方向四个栅极电极21A以相等的间隔配置。相似的，在X轴方向四个栅极电极21B以相等的间隔配置。由于栅极电极21A和栅极电极21B具有相同的长度和相同的厚度，所以栅极电极21A和栅极电极21B关于Y轴对称。由于栅极电极21A和21B从耦合部分21C的相同位置分叉，所以栅极电极21A和21B关于X轴对称。耦合部分21C及栅极电极21A和21B通过处理相同的导电材料而彼此一体地形成。
距X轴在相等的距离处，在P阱中形成两个尺寸相同的N型有源区22A和22B。在N型有源区22A与四个栅极电极21A交叉的位置中形成N型有源区22A。在N型有源区22B与四个栅极电极21B交叉的位置中形成N型有源区22B。在栅极电极21A和21B形成之后，以栅极电极21A和21B作为掩模，通过选择性地向P阱引入N型杂质而形成N型有源区22A和22B。
通过栅极电极的部分将N型有源区22A和22B的每个分成五个区域，交替地用作源极(S)和漏极(D)。
因此，形成了具有双轴对称的基本结构，该结构包括：第一单位晶体管(TR1)，具有分割N型有源区22A的部分作为沟道；和第二单位晶体管(TR2)，具有分割N型有源区22B的部分作为沟道。
在设置第一单位晶体管(TR1)的区域中，设置由第二配线层(2M)形成的电压单元线23A以与四个栅极电极21A垂直。相似地，在设置第二单位晶体管(TR2)的区域中，设置由第二配线层(2M)形成的电压单元线23B以与四个栅极电极21B垂直。
两条电压单元线23A和23B的每个都是单元内部线，通过在高于电压单元线23A和23B的层中的虚拟电压线段21V(见图7)电连接至电路块1中的内部电压线11(见图2)。也就是，就与图7对应而言，图11中的两条电压单元线23A和23B与图7中的一条分支线21VB对应。
在N型有源区22A和22B的每个中设置经由第一接触(1C)连接至两个各自的漏极(D)的两条漏极线28。在N型有源区22A和22B的每个中的两条漏极线28或总数为四条的漏极线28由第一配线层(1M)形成。
经由第二接触(2C)电压单元线23A连接至在N型有源区22A上的两条漏极线28。相似地，经由第二接触(2C)电压单元线23B连接至在N型有源区22B上的两条漏极线28。
两条电压单元线23A和23B彼此平行，并自X轴在相等的距离处配置。
在四个栅极电极21A的顶侧(tip side)设置与电压单元线23A平行的电源单元线24A。相似地，在四个栅极电极21B的顶侧配置与电压单元线23B平行的电源单元线24B。
电源单元线24A和24B的每个都是单元内部线，电连接至在高于电源单元线24A和24B的层中的实VDD线(图7中的电压线段21)。也就是，就与图7对应而言，图11中的两条电源单元线24A和24B与图7中的一条分支线21B对应。
两条电源单元线24A和24B的每个都包括：配线区24d，与未在图中示出的P型有源区等同时形成；第一衬里配线(lining wiring)24m1，由第一配线层(1M)形成；和第二衬里配线24m2，由第二配线层(2M)形成。
在两个电源单元线24A和24B的每个中，由间隔相等的第一接触(1C)将配线区24d和第一衬里配线24m1短路，并由间隔相等的第二接触(2C)将第一衬里配线24m1和第二衬里配线24m2短路。
形成电源单元线24A的第一衬里配线24m1与在N型有源区22A的两个源极(S)侧延伸的两条源极线24S一体地形成。相似地，形成电源单元线24B的第一衬里配线24m1与在N型有源区22B的两个源极(S)侧延伸的两条源极线24S一体地形成。
经由第一接触(1C)源极(S)连接至源极线24S。
在这种情形下，可省略首先描述的栅极电极耦合部分21C，并可由四个接触垫部分替代。
在任何情形下，总体上，由与Y轴平行的栅极电极21A和21B形成的四个栅极电极由高于栅极电极的配线层短路。短路栅极电极的单元内部配线将被称作“控制单元线”。
通过在由第一配线层(1M)形成的第一控制单元线26上叠加由第二配线层(2M)形成的第二控制单元线27，以形成本实例中的控制单元线25。耦合部分21C(或四个接触垫部分)和第一控制单元线26通过第一接触(1C)彼此连接。第一控制单元线26和第二控制单元线27通过第二接触(2C)彼此连接。
控制单元线25沿X轴配置，并且控制单元线25的宽度方向和长度方向的中心与单元的中心一致。
从而，控制单元线25与两条电压单元线23A和23B及两条电源单元线24A和24B并行设置。
图12示出PMOS晶体管的开关单元20P。
图12所示的开关单元20P与图11的开关单元20N的区别在于：整个开关单元20P形成在N阱中，并且形成在N阱中的第一单位晶体管(TR1)和第二单位晶体管(TR2)的有源区是P型有源区22AP和22BP。其余结构与图11中相同。因此，对于其余结构提供了相同的附图标记，并将其描述省略。
图13A和13B是使用了图11中NMOS晶体管构造的开关单元20N的上开关块2U和下开关块2D的结构图。图14A和14B是类似地使用了开关单元20N的左开关块2L和右开关块2R的结构图。
图13A和13B及图14A和14B，与图8A和8B及图9A和9B的比较显示：对应于8A和8B及图9A和9B中的分支线21B的电源单元线24AB以两倍于分支线21B的密度形成，并且对应于图8A和8B及图9A和9B中的分支线21VB的电压单元线23A和23B以两倍于分支线21VB的密度形成。在这种情形下，电源单元线24AB由图11中的电源单元线24A和在Y方向相邻的另一单元的电源单元线24B共用。
其余结构是共同的，因此将省略其描述。
尽管未在图13A和13B及图14A和14B中示出，多层配线结构被用来在预定的位置将预定数目的开关单元20N连接至第一开关控制线35_1和第二开关控制线35_2的每个。当配线层的数目增加，开关控制线可关于块中心对称配置。然而，不希望使配线结构复杂化并从而只为此目的增加制作成本。此外，在本实例中，由设置缓冲电路BUF1和BUF2的需要，有必要关于电路块的中心非对称地配置第一开关控制线35_1和第二开关控制线35_2。
接着，将描述当开关控制线关于块中心不对称配置时开关单元的对称配线结构的优点。
首先，作为第一个优点，将描述易于开关块的设计。
本实施例中的优选开关配置配线方法(开关块设计方法)将按照下面的利用开关单元20N的布局对称性的步骤进行。
第一步：配置晶体管，并关于穿过单元中心的X轴和Y轴的每个对称配置下列各项并将其连接至晶体管：电连接至内部电压线11的两条电压单元线23A和23B的每个；电连接至第二电源线的两条电源单元线24A和24B(或两条共用电源单元线24AB)，电源电压VDD(在开关单元20P的情形下)或参考电压VSS(在开关单元20N的情形下)施加到该第二电源线；电连接至开关控制线29A到29C的控制单元线25。从而，形成开关单元20N或20P(或其两者)。
第二步：以矩阵形式配置形成的开关单元20N或20P(或其两者)。预定的开关单元20N或20P(或其两者)被连接至多个开关控制线29A到29C的每个。从而形成开关块20。
第三步：开关块2上的生成数据在平行于X轴或Y轴的线上镜像反转，或者在单元中心旋转180度(反转180度)。从而形成反转的开关块。
第四步：在设置的开关块和反转的开关块之间连接多个开关控制线29A到29C和第二电源线。电压单元线23A和23B连接至电路块1的内部电压线11。
使描述更具体些，尽管该描述是重复的，控制单元线25、电压单元线23A和23B及电源单元线24A和24B(或两条电源单元线24AB)关于X轴和Y轴的每个对称。从而，即使当开关单元20N以沿X轴或Y轴的线作为反转轴被镜像反转或在单元中心旋转180度时，上述的五条单元线间位置关系仍保持原始状态。
在图5所示的甚至晶体管双轴对称配置的情形中，具体地，甚至在如图4的直到开关控制线的设计阶段，某个开关块2的整个被镜像反转或旋转180度时，举例来说，在以在矩阵形式的开关单元组中的图11所示的每个开关单元20N的基本图案也根本不改变。在块中不是对称配置并由第三配线层(3M)或更高的配线层形成的开关控制线29A到29C及其连接线发生改变。
当第一开关控制线35_1和第二开关控制线35_2的每个从电路块1的距离相同时，易于块间配线。此外，通常会有这样的限制，为了特性均匀化要求集成电路中的晶体管的栅极取向(长度方向)相同。在这种情形下，配置在电路块1四个边的开关块对于每个边具有不同的图案。
然而，当使用图11所示的开关单元时，在该开关单元中五条单元线，也就是，电压单元线23A和24B、电源单元线24A和24B、和控制单元线25具有双轴对称性，通过具有上述第一到第五步骤的工序的方法能够容易地设计开关块。
利用由于镜像反转或180度旋转五条单元线间关系不改变而高于单元线的层中的配线改变的事实，在第一和第二步骤中设计了要设置在电路块1两个相对边的一个边的一个开关块2后，设计后的开关块2的数据在平行于该两个相对边的线上镜像反转或被旋转180度。从而，能容易地产生要设置在另一边的另一个开关块2的数据(第三步)。
相似地，对于其余两个边，在第一和第二步骤中，设计要设置在两边之一上的开关块2后，设计后的数据被镜像反转或旋转180度(第三步骤)。从而，能容易地产生要设置在另一边的开关块2的数据。
在如此产生的四种开关块(2U、2D、2L、和2R)中的开关控制线29A到29C的每个都具有到电路块1相同的距离。因此，在第四步中易于连接块间的开关控制线。此外，也适用于块间其它要连接的配线。
接着将描述开关单元设计本身的容易性。
即使当晶体管图案具有如图11和12所示的双轴对称性和五条单元线的对称性时，设计由X轴和Y轴分成的第一到第四象限的一个的图案(后面将该图案称作四分之一分割图案)，并随后仅仅通过复制设计后的图案数据并在执行镜像反转或镜像反转和180度旋转的结合的同时粘贴该图案数据，而形成其余三个四分之一分割图案。从而，完成开关单元的设计。
从而，能非常容易地设计开关单元。此外，当进行高密度设计，以使在四分之一分割图案的第一设计阶段能确保最大的栅极宽度时，能无浪费地设计开关单元。
根据本实施例，得到以下的好处。
在电源关断对象电路块1周围配置的多个开关块具有开关和作为部分环形轨道线的电压线段，电源电压或参考电压施加到该环形轨道线。所以，可以说，在电压线段和开关间的位置关系固定的状态中，开关段仅仅通过移动、插入或删除开关块就可以沿环形轨道线自由地移动、新插入或容易地删除。
具体地，如图15所示，配置多个开关块，以使当从电路块1四边的每个看时，向电源关断对象电路块1供给电源电压或参考电压的配线(在本实施例的描述中，具体地指实VSS配线5和环形轨道线3)的阻抗越低，开关块的数目就越高。
在图15中，粗箭头指示的边的阻抗低于细箭头指示的边的阻抗。也就是，因为图1所示的输入-输出单元40配置在粗箭头的边上，所以外部参考电压为接近0[V]的值。另一方面，因为另一个一直运行的电路块(比如激励电路块32)设置在细箭头指示的边上，所以实VSS线的时间平均电势高于0[V]。
在这样的情形下，当在参考电压固定为0[V]的边上设置许多开关块时，在相同的导通时间内能更高效地进行内部电压线11的放电。另一方面，当在参考电压高于0[V]的边上设置许多的开关时，为了获得相同的放电效果就需要增加开关块的数目，从而导致了浪费。
本实施例具有使这样的高效开关块配置变得容易的效果。
具体地，在后半段设计中确定功率消耗时能预作安排，并且与已有的情形相比能降低使用的开关块的数目。当通过降低开关块的数目使开关晶体管的总栅极宽度减小时，漏电流就会相应地减小，从而取得功率减小的效果。此外，由于在输入-输出单元40侧没有运行电路块，所以由放电导致电源噪声的效应就小，并能抑制对其它电路块运行速度的不利影响。
此外，由于能够设置向其施加电源电压或参考电压的环形线以叠加在开关上，所以取得了面积减小的显著效果。
此外，当使用具有双轴对称图案的开关单元时，就获得了上述的第一优点(开关块设计的容易性)和第二个优点(开关单元设计本身的容易性)。
本领域的技术人员应该了解，根据设计需要及其它因素，在权利要求及其等同特征的范围内，可进行各种修改、结合、部分结合和变化。
本发明包含2007年9月18日在日本专利局递交的日本专利申请JP2007-241517所涉及的主题，将其全部内容引用结合于此。

Claims (25)

1.一种半导体集成电路，包括：
电路块，具有内部电压线；
第一环形线，在所述电路块的周围形成封闭环形线并且被施加有电源电压和参考电压之一；
第二环形线，在所述第一环形线和所述电路块之间形成封闭环形线，并且该第二环形线在其多个位置处被连接到所述内部电压线；以及
多个开关，电连接在所述第一环形线和所述第二环形线之间。
2.根据权利要求1所述的半导体集成电路，其中所述半导体集成电路还包括设置在所述电路块周围的开关块，并且所述多个开关由设置在所述开关块中的多个开关晶体管构造。
3.根据权利要求2所述的半导体集成电路，其中
在所述开关块中，所述第一环形线和所述第二环形线以彼此并行配置的关系布线，并且所述多个开关晶体管的一部分设置在所述第一环形线和所述第二环形线下方的层的区域中。
4.根据权利要求3所述的半导体集成电路，其中
所述半导体集成电路包括多个所述开关块，并且
多个所述开关块的每个具有矩形的外周边，从多个所述开关块的每个的外周边的四个边缘中邻近所述电路块的内侧边缘到所述第一环形线的距离在多个所述开关块当中相等，并且从所述内侧边缘到所述第二环形线的距离在多个所述开关块当中也相等。
5.根据权利要求3所述的半导体集成电路，其中
所述电路块具有一外周边，该外周边具有彼此相对的两个边缘的至少两个组，并且设置在相对的两个边缘的侧的所述开关块具有镜像对称或者旋转180度对称的图案。
6.根据权利要求5所述的半导体集成电路，其中
在所述电路块的相对的两个边缘的侧所述开关块的设置数目不同。
7.根据权利要求3所述的半导体集成电路，其中
在多个所述开关块中，所述开关晶体管的栅极电极的纵向方向设置在同一方向上。
8.根据权利要求1至7中任一项所述的半导体集成电路，其中
电连接到所述第二环形线的多个所述内部电压线在所述电路块中设置成格子图案。
9.根据权利要求8所述的半导体集成电路，其中
在设置成所述格子图案的多个所述内部电压线当中，沿第一方向的这些内部电压线与沿垂至于该第一方向的第二方向的这些内部电压线由不同阶层中的配线层形成。
10.根据权利要求8或9所述的半导体集成电路，其中
所述第二环形线由沿第一方向的配线层和沿第二方向的配线层形成，该沿第二方向的配线层沿着垂至于所述第一方向的第二方向布线并位于与所述沿第一方向的配线层不同的层中。
11.根据权利要求1所述的半导体集成电路，其中
所述电路块包括功能电路的设置区域和通用电路的设置区域，供给到该功能电路的电源由所述开关块控制，并且所述通用电路的设置区域在所述电路块中位于周边部分处。
12.根据权利要求11所述的半导体集成电路，其中
所述通用电路的设置区域在所述电路块中位于拐角部分处。
13.根据权利要求11或12所述的半导体集成电路，其中
所述通用电路是存储器或者CPU。
14.根据权利要求2所述的半导体集成电路，还包括：
多个开关控制线，用于独立地控制多个开关单元中的不同的开关晶体管。
15.根据权利要求14所述的半导体集成电路，还包括：
缓冲电路，连接到所述多个开关控制线的每个。
16.根据权利要求15所述的半导体集成电路，其中
多个所述缓冲电路相对于所述电路块设置在所述第二环形线的外侧。
17.根据权利要求16所述的半导体集成电路，其中
所述缓冲电路是接收来自所述第一环形线的电源的波形整形电路。
18.一种半导体集成电路，包括：
电路块，具有内部电压线；
环形线，在所述电路块的周围形成密闭环形线并且被施加有电源电压或参考电压；
多个开关块，每个所述多个开关块包括电压线段和开关，该电压线段是所述环形线的一部分，所述开关用于控制所述电压线段和所述内部电压线之间的连接和断开并沿着所述环形线设置在所述电路块的周围。
19.根据权利要求18所述的半导体集成电路，其中
在所述多个开关块的每个中设置有多个所述开关，并且
在所述多个开关块的每个中，多个所述开关的一部分设置在所述电压线段的下层区域中。
20.根据权利要求18所述的半导体集成电路，其中
在所述多个开关块的每个中，所述电压线段和所述开关在内部彼此连接，并且
在所述多个开关块当中，所述电压线段的位于每个开关块的彼此相对的两个边缘的端边的位置关系被设定为相同。
21.根据权利要求20所述的半导体集成电路，其中
所述多个开关块具有相同的尺寸并且由四种类型的开关块构造，该四种类型的开关块对于所述电路块的四个边缘的每个是不同的。
22.根据权利要求21所述的半导体集成电路，其中
为所述电路块的每个边缘确定所述多个开关块的设置数目，以使得当从所述电路块的四个边缘的每个观察时随着用于将电源电压或参考电压供给到所述电路块的配线的阻抗变小，所述多个开关块的设置数目变大。
23.根据权利要求18所述的半导体集成电路，其中在所述多个开关块的每个中：
所述电压线段设置为与所述开关的设置区域重叠或与所述开关的设置区域相邻，
接收并运行从所述电压线段供给的电压的缓冲电路相对于所述开关的设置区域和所述电压线段形成在所述电路块的相反侧，
第一控制线段设置在所述缓冲电路的输入侧，控制信号经由控制线输入到所述第一控制线段，并且
第二控制线段设置在所述缓冲电路的输出侧，该第二控制线段电连接至所述开关的控制节点。
24.根据权利要求18所述的半导体集成电路，其中
在所述多个开关块中，设置为多个所述开关的多个晶体管的栅极电极的纵向方向布置在同一方向上。
25.根据权利要求18所述的半导体集成电路，其中
所述环形线具有一配线部分，该配线部分与所述电路块的四个边缘当中一组相对的两个边缘平行，该环形线还具有另一配线部分，该另一配线部分与另一组相对的两个边缘平行，所述配线部分与所述另一配线部分由不同阶层的配线层形成。
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Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5528662B2 (ja) * 2007-09-18 2014-06-25 ソニー株式会社 半導体集積回路
US8495547B2 (en) * 2009-11-11 2013-07-23 International Business Machines Corporation Providing secondary power pins in integrated circuit design
JP5404678B2 (ja) * 2011-03-10 2014-02-05 株式会社東芝 電源制御装置
US8451026B2 (en) * 2011-05-13 2013-05-28 Arm Limited Integrated circuit, method of generating a layout of an integrated circuit using standard cells, and a standard cell library providing such standard cells
US8902625B2 (en) * 2011-11-22 2014-12-02 Marvell World Trade Ltd. Layouts for memory and logic circuits in a system-on-chip
US8823399B1 (en) 2013-10-07 2014-09-02 Cypress Semiconductor Corporation Detect and differentiate touches from different size conductive objects on a capacitive button
JP6264860B2 (ja) 2013-11-27 2018-01-24 セイコーエプソン株式会社 記録装置
US9305898B2 (en) 2014-01-23 2016-04-05 Freescale Semiconductor, Inc. Semiconductor device with combined power and ground ring structure
US9177834B2 (en) 2014-02-19 2015-11-03 Freescale Semiconductor, Inc. Power bar design for lead frame-based packages
WO2017208887A1 (ja) * 2016-06-01 2017-12-07 株式会社ソシオネクスト 半導体集積回路装置
KR102630392B1 (ko) 2016-12-06 2024-01-29 삼성전자주식회사 반도체 장치, 반도체 장치의 레이아웃 설계 방법, 및 반도체 장치의 제조 방법
US10452803B2 (en) * 2017-01-27 2019-10-22 Arm Limited Power grid insertion technique
US10417371B2 (en) * 2017-01-27 2019-09-17 Arm Limited Power grid healing techniques
WO2018180010A1 (ja) * 2017-03-29 2018-10-04 株式会社ソシオネクスト 半導体集積回路装置
US10346574B2 (en) * 2017-06-16 2019-07-09 Qualcomm Incorporated Effective substitution of global distributed head switch cells with cluster head switch cells
JP7077816B2 (ja) 2018-06-25 2022-05-31 株式会社ソシオネクスト 半導体装置
CN112864127B (zh) * 2019-11-28 2024-03-08 扬智科技股份有限公司 集成电路的导线互连结构
WO2022113282A1 (ja) * 2020-11-27 2022-06-02 株式会社ソシオネクスト 半導体集積回路装置の設計方法、半導体集積回路装置及びプログラム
CN113515826B (zh) * 2021-04-09 2022-11-25 云南电网有限责任公司昆明供电局 配电网合环线路拓扑搜索方法及系统

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2888898B2 (ja) * 1990-02-23 1999-05-10 株式会社日立製作所 半導体集積回路
TW435007B (en) 1996-04-08 2001-05-16 Hitachi Ltd Semiconductor integrated circuit device
JP4056107B2 (ja) 1997-06-20 2008-03-05 エルピーダメモリ株式会社 半導体集積回路
JP3847147B2 (ja) * 2001-11-22 2006-11-15 富士通株式会社 マルチスレショールド電圧ｍｉｓ集積回路装置及びその回路設計方法
JP3786608B2 (ja) * 2002-01-28 2006-06-14 株式会社ルネサステクノロジ 半導体集積回路装置
JP3951773B2 (ja) 2002-03-28 2007-08-01 富士通株式会社 リーク電流遮断回路を有する半導体集積回路
US7078932B2 (en) * 2003-04-25 2006-07-18 Stmicroelectronics Pvt. Ltd. Programmable logic device with reduced power consumption
US6861753B1 (en) * 2003-10-09 2005-03-01 International Business Machines Corporation Method and apparatus for performing power routing on a voltage island within an integrated circuit chip
JP4435553B2 (ja) * 2003-12-12 2010-03-17 パナソニック株式会社 半導体装置
JP4200926B2 (ja) * 2004-03-10 2008-12-24 ソニー株式会社 半導体集積回路
JP4428514B2 (ja) * 2004-03-30 2010-03-10 株式会社ルネサステクノロジ 半導体集積回路装置
JP2007535161A (ja) 2004-04-27 2007-11-29 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ 仮想電源のための集積回路レイアウト
JP2005327862A (ja) * 2004-05-13 2005-11-24 Toshiba Corp 半導体集積回路及び半導体集積回路の設計方法
US7279926B2 (en) * 2004-05-27 2007-10-09 Qualcomm Incoporated Headswitch and footswitch circuitry for power management
EP1638145A1 (en) * 2004-09-20 2006-03-22 Infineon Technologies AG Embedded switchable power ring
US20090079465A1 (en) * 2005-04-21 2009-03-26 Toshio Sasaki Semiconductor integrated circuit
JP2007158035A (ja) * 2005-12-06 2007-06-21 Seiko Epson Corp 半導体集積回路
US7712066B2 (en) * 2005-12-29 2010-05-04 Agere Systems, Inc. Area-efficient power switching cell
US7509613B2 (en) * 2006-01-13 2009-03-24 Sequence Design, Inc. Design method and architecture for power gate switch placement and interconnection using tapless libraries
JP4188974B2 (ja) 2006-02-06 2008-12-03 株式会社ルネサステクノロジ 半導体集積回路
JP2007243077A (ja) * 2006-03-13 2007-09-20 Renesas Technology Corp 半導体集積回路装置
KR100780750B1 (ko) * 2006-05-11 2007-11-30 한국과학기술원 표준 셀과 파워 게이팅 셀을 이용한 파워 네트워크 및 이를가지는 반도체 장치
US7723867B2 (en) * 2007-05-31 2010-05-25 Arm Limited Power gating of circuits
JP5528662B2 (ja) * 2007-09-18 2014-06-25 ソニー株式会社 半導体集積回路
JP4636077B2 (ja) * 2007-11-07 2011-02-23 ソニー株式会社 半導体集積回路
JP4535134B2 (ja) * 2008-01-16 2010-09-01 ソニー株式会社 半導体集積回路およびその電源制御方法
JP4535136B2 (ja) * 2008-01-17 2010-09-01 ソニー株式会社 半導体集積回路、および、スイッチの配置配線方法

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