JP2008028420A - 半導体集積回路 - Google Patents
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Abstract
【課題】リーク電流防止用として電源線にスイッチを挿入する際のレイアウト設計の負担を軽減できるとともに、スイッチで生じる電圧降下が信号遅延に与える影響を緩和できる半導体集積回路を提供する。
【解決手段】複数の回路セルの配置領域が、第１の領域（２線式）と第２の領域（３線式）に区分される。両領域とも、第１の回路セルとこれに接続された第１の分岐線、第２の回路セルとこれに接続された第２の分岐線、電源線、第１の分岐線と電源線との遮断を制御する電源スイッチセルを有する。ただし、第１の領域（２線式）では、第１の回路セル内に第１の分岐線が、第２の回路セル内に第２の分岐線が、それぞれ配置されるのに対し、第２領域（３線式）では、第１の回路セルと第２の回路セルの両方において、第１の分岐線と第２の分岐線が共に配置される。
【選択図】図１９
【解決手段】複数の回路セルの配置領域が、第１の領域（２線式）と第２の領域（３線式）に区分される。両領域とも、第１の回路セルとこれに接続された第１の分岐線、第２の回路セルとこれに接続された第２の分岐線、電源線、第１の分岐線と電源線との遮断を制御する電源スイッチセルを有する。ただし、第１の領域（２線式）では、第１の回路セル内に第１の分岐線が、第２の回路セル内に第２の分岐線が、それぞれ配置されるのに対し、第２領域（３線式）では、第１の回路セルと第２の回路セルの両方において、第１の分岐線と第２の分岐線が共に配置される。
【選択図】図１９
Description
本発明は、半導体集積回路に係り、特に、未使用の回路セルへの電源供給を遮断することにより消費電力の削減を図る半導体集積回路に関するものである。
低消費電力化や加工寸法の微細化に対応するため、半導体集積回路の電源電圧は年々低下している。電源電圧の低下により信号振幅が小さくなると、トランジスタのしきい電圧が信号振幅に対して相対的に高くなるため、トランジスタのオン電流が減少し、遅延が増大する。そのため、トランジスタのしきい電圧も電源電圧に応じて低下させる必要がある。しかしながら、トランジスタのしきい電圧を低下させると、オフ状態におけるリーク電流が増えるため、低消費電力化が阻害されるという不利益が生じる。
このようなリーク電流の増大を防止する技術として、ＭＴＣＭＯＳ（multi-threshold complementary metal oxide semiconductor）と称される回路技術が知られている。ＭＴＣＭＯＳでは、例えば特定の機能を果たす回路ブロックごとに、その電源線に高しきい電圧のトランジスタスイッチが挿入される。そして回路ブロックが未使用状態になったとき、トランジスタスイッチがオフに設定されて、回路ブロック中の各トランジスタに流れるリーク電流が遮断される。これにより、未使用の回路ブロックに流れる無駄なリーク電流を大幅に減らすことができる。
しかしながら、従来、こうしたＭＴＣＭＯＳ技術を取り入れた半導体集積回路を設計するにあたって、電源線に挿入するトランジスタスイッチのレイアウト設計は人手により行われている。例えば、特定の機能を果たす回路ブロックごとに、その内部の回路セルの配置や配線をＣＡＤ装置で自動設計し、その後、回路ブロックの外側の電源線にトランジスタスイッチを配置する作業が人手で行われている。
そのため、設計作業の負担が増え、製品の開発期間が長くなるという不利益が生じている。
そのため、設計作業の負担が増え、製品の開発期間が長くなるという不利益が生じている。
一方、電源電圧の低下に伴って、電源線の抵抗成分に生じる僅かな電圧降下が、信号の遅延に大きく影響を与えるようになっている。すなわち、電源電圧が低くなると、トランジスタのしきい電圧に対する信号振幅の余裕が小さくなるため、電源電圧が僅かに低下しても大きな信号遅延が生じる。
このような状況下で、トランジスタスイッチが電源線に挿入されると、これによる電圧降下が更に加わるため、上記の問題はより深刻になる。特に、外部の電源線からの距離が長くなる回路ブロックの中心部での信号遅延が大きくなるため、回路ブロックの単体を設計した段階では正常に動作しても、後から電源線にトランジスタスイッチを挿入すると動作しなくなるといった問題が生じる。また、回路ブロックを更に上位階層のブロックに接続した場合に、要求されるタイミングを満たせなくなる問題が生じる。
本発明はかかる事情に鑑みてなされたものであり、その目的は、電源スイッチを挿入するレイアウト設計の負担を軽減できるとともに、電源スイッチで生じる電圧降下が信号遅延に与える影響を緩和できる半導体集積回路を提供することにある。
本発明の一形態に関わる半導体集積回路は、複数の回路セルを有し、上記複数の回路セルの配置領域が第１の領域と第２の領域に区分され、上記第１,第２の領域のそれぞれが、第１の回路セルと、第２の回路セルと、電源線と、上記第１の回路セルに接続される第１の分岐線と、上記電源線と上記第２の回路セル間に接続される第２の分岐線と、入力される制御信号に応じて、上記電源線と上記第１の分岐線との遮断を制御するスイッチ回路を含む電源スイッチセルと、を有し、上記第１領域では、上記第１の回路セル内に上記第１の分岐線が、上記第２の回路セル内に上記第２の分岐線が、それぞれ配置され、上記第２領域では、上記第１の回路セルと上記第２の回路セルの両方において、上記第１の分岐線と上記第２の分岐線が共に配置される。
上記本発明の一形態によると、電源遮断を行う回路セルを含む領域が第１の領域と第２の領域に区分されている。第１の領域と第２の領域は、それぞれ、第１の回路セルと、第２の回路セルと、電源線と、上記第１の回路セルに接続される第１の分岐線と、上記電源線と上記第２の回路セル間に接続される第２の分岐線と、入力される制御信号に応じて、上記電源線と上記第１の分岐線との遮断を制御するスイッチ回路を含む電源スイッチセルと、を有する。
第１の領域は、電源遮断が可能な第１の回路セルに第１の分岐線が配置されるが、第２の領域内の第１の回路セル内には、第１の分岐線に加えて、電源線に常時接続されている第２の分岐線が配置されている。
第１の領域は、電源遮断が可能な第１の回路セルに第１の分岐線が配置されるが、第２の領域内の第１の回路セル内には、第１の分岐線に加えて、電源線に常時接続されている第２の分岐線が配置されている。
本発明の上記一形態では、以上のように第１の回路セルにおいて、第１領域では、電源線に接続または接続制御される分岐線が１本であるのに対し、第２の領域では２本であるため、第２の領域の第１の回路セルは、電源遮断、非電源遮断のどちらにも設計できる。一方、第１の領域の第１の回路セルは、電源遮断制御が可能な回路セルである。また、第２の回路セルは、第１の領域、第２の領域の双方で、常時電源供給がなされる回路セルである。
このため、電源供給の遮断が必要な回路セルと、当該遮断が不必要な回路セルが混在している回路を第２領域に形成し、分離している回路を第１領域に形成すると、電源遮断制御と非電源遮断制御の設定が容易である。
つまり、上記電源スイッチセルによる電源供給の遮断は、形成する回路に応じて、第１領域と第２領域に分けて決定される。これにより、回路ブロックごとに電源スイッチを設ける従来の方法に比べて、電源スイッチによる電源の電圧降下が小さくなるとともに、上記電源スイッチセルの配置の自由度が高まる。
このため、電源供給の遮断が必要な回路セルと、当該遮断が不必要な回路セルが混在している回路を第２領域に形成し、分離している回路を第１領域に形成すると、電源遮断制御と非電源遮断制御の設定が容易である。
つまり、上記電源スイッチセルによる電源供給の遮断は、形成する回路に応じて、第１領域と第２領域に分けて決定される。これにより、回路ブロックごとに電源スイッチを設ける従来の方法に比べて、電源スイッチによる電源の電圧降下が小さくなるとともに、上記電源スイッチセルの配置の自由度が高まる。
本発明の上記一形態では好適に、上記第１の領域では、上記第１の分岐線および上記第２の分岐線が、平面パターンにおいて上記電源スイッチセルを挟んで直線状に配置され、上記第２領域では、上記第１の分岐線および上記第２の分岐線が、平面パターンにおいて、上記電源スイッチセルから延びて互いに平行に配置される。
この場合、さらに好適に、上記第１の分岐線は、上記第１の領域と上記第２の領域の両方において、隣接する２つの上記第１の回路セルで共有され、上記第２の分岐線は、上記第１の領域において、隣接する２つの上記第２の回路セルで共有され、上記第２の領域において、隣接する２つの上記第２の回路セルで共有される上記第１の分岐線と各々平行に、一方の上記第２の回路セル内と他方の上記第２の回路セル内に配置される。
この場合、さらに好適に、上記第１の分岐線は、上記第１の領域と上記第２の領域の両方において、隣接する２つの上記第１の回路セルで共有され、上記第２の分岐線は、上記第１の領域において、隣接する２つの上記第２の回路セルで共有され、上記第２の領域において、隣接する２つの上記第２の回路セルで共有される上記第１の分岐線と各々平行に、一方の上記第２の回路セル内と他方の上記第２の回路セル内に配置される。
本発明の上記一形態では、あるいは好適に、上記第１の領域では、上記第１の分岐線および上記第２の分岐線が、平面パターンにおいて、上記電源スイッチセルを挟んで直線状に配置され、上記第２領域では、上記第１の分岐線および上記第２の分岐線が、多層配線構造の異なる階層に形成され、平面パターンにおいて重なっている。
この場合、さらに好適に、上記第１の分岐線は、上記第１の領域と上記第２の領域の両方において、隣接する２つの上記第１の回路セルで共有され、上記第２の分岐線は、上記第１の領域と上記第２の領域の両方において、隣接する２つの上記第２の回路セルで共有される。
この場合、さらに好適に、上記第１の分岐線は、上記第１の領域と上記第２の領域の両方において、隣接する２つの上記第１の回路セルで共有され、上記第２の分岐線は、上記第１の領域と上記第２の領域の両方において、隣接する２つの上記第２の回路セルで共有される。
本発明の他の実施形態に関わる半導体集積回路は、複数の回路セルを有し、上記複数の回路セルの配置領域が第１の領域と第２の領域に区分され、上記第１領域が、第１の回路セルと、電源線と、上記第１の回路セルに接続される第１の分岐線と、入力される制御信号に応じて、上記電源線と上記第１の分岐線との遮断を制御するスイッチ回路を含む電源スイッチセルと、を有し、上記第２の領域が、第１の回路セルと、第２の回路セルと、電源線と、上記第１の分岐線と、上記電源線と上記第２の回路セル間に接続される第２の分岐線と、上記スイッチ回路を含む上記電源スイッチセルと、を有し、上記第１領域では、上記第１の回路セル内に上記第１の分岐線が配置されるのに対し、上記第２領域では、上記第１の回路セルと上記第２の回路セルの両方において、上記第１の分岐線と上記第２の分岐線が共に配置される。
本発明によれば、電源スイッチセルの配置の自由度が高くなり、ＣＡＤ装置によるレイアウトの自動設計を容易に実現できるため、レイアウト設計の負担を軽減できる。
また、電源スイッチセルによる電源の電圧降下を抑えることができるため、電源スイッチセルで生じる電圧降下が信号遅延に与える影響を緩和できる。
また、電源スイッチセルによる電源の電圧降下を抑えることができるため、電源スイッチセルで生じる電圧降下が信号遅延に与える影響を緩和できる。
以下、本発明の６つの実施形態について、図面を参照して説明する。
＜第１の実施形態＞
図１は、本発明の第１の実施形態に係る半導体集積回路の構成の一例を示す図である。同図においては、電源に関連する配線と、これに接続される回路セルとが概略的に図解されている。
図１は、本発明の第１の実施形態に係る半導体集積回路の構成の一例を示す図である。同図においては、電源に関連する配線と、これに接続される回路セルとが概略的に図解されている。
図１に示す半導体集積回路は、複数の電源線群ＰＬ１と、複数の電源線群ＰＬ２と、複数の分岐線群ＢＬ１，ＢＬ２と、複数の回路セル１０と、複数の電源スイッチセル２０と、回路ブロック３０と、複数の電源入力用セル４１，４２とを有する。
なお、電源線群ＰＬ１は、本発明の電源線群の一実施形態である。
分岐線群ＢＬ２は、本発明の分岐線群の一実施形態である。
回路セル１０は、本発明の回路セルの一実施形態である。
電源スイッチセル２０は、本発明の電源スイッチセルの一実施形態である。
分岐線群ＢＬ２は、本発明の分岐線群の一実施形態である。
回路セル１０は、本発明の回路セルの一実施形態である。
電源スイッチセル２０は、本発明の電源スイッチセルの一実施形態である。
電源線群ＰＬ１は、縞状に配置されており、図１の例では、ほぼ等間隔で平行に配置されている。
電源線群ＰＬ２は、電源線群ＰＬ１に対して直交する向きで、縞状に配置されている。図１の例では、ほぼ等間隔で平行に配置されている。
そして、この縞状の電源線群ＰＬ１と縞状の電源線群ＰＬ２とが互いに交わり合って、格子縞状の電源線パターンを形成している。
電源線群ＰＬ２は、電源線群ＰＬ１に対して直交する向きで、縞状に配置されている。図１の例では、ほぼ等間隔で平行に配置されている。
そして、この縞状の電源線群ＰＬ１と縞状の電源線群ＰＬ２とが互いに交わり合って、格子縞状の電源線パターンを形成している。
電源線群ＰＬ１およびＰＬ２は、それぞれ電源線ＶＤＤおよびＶＳＳを有しており、上述した格子縞状の電源線パターンの交点において、互いの電源線ＶＤＤ同士および電源線ＶＳＳ同士が接続されている。
この格子縞状の電源線パターンにおいて、四方の外枠の電源線群ＰＬ１，ＰＬ２には、それぞれ電源入力用セル４１，４２が接続されている。電源線ＶＳＳは電源入力用セル４１、電源線ＶＤＤは電源入力用セル４２に接続される。
この電源入力用セル４１および４２を介して、半導体集積回路の外部から電源線ＶＳＳおよびＶＤＤに電源電圧が供給される。
この電源入力用セル４１および４２を介して、半導体集積回路の外部から電源線ＶＳＳおよびＶＤＤに電源電圧が供給される。
分岐線群ＢＬ１およびＢＬ２は、電源線群ＰＬ１から分岐して、半導体集積回路における回路の基本単位である回路セル１０に電源を供給する。
また、分岐線群ＢＬ１およびＢＬ２は、それぞれ、電源線群ＰＬ１と所定の角度をなす方向に伸びて形成される。例えば図１に示すように、電源線群ＰＬ１と直交する方向に伸びて形成される。
また、分岐線群ＢＬ１およびＢＬ２は、それぞれ、電源線群ＰＬ１と所定の角度をなす方向に伸びて形成される。例えば図１に示すように、電源線群ＰＬ１と直交する方向に伸びて形成される。
１つの電源線群ＰＬ１から、このような分岐線群が複数分岐しており、それぞれの分岐線群には、複数の回路セル１０が接続される。
半導体集積回路に含まれる回路セル１０は、基本的に、こうした分岐線群から電源供給を受ける。ただし、常時動作する等により電源線の遮断が不要な回路については、例えば図１に示す回路ブロック３０のように、分岐線群を経由せず、電源線群から直接電源供給を受けるものも含まれる。
半導体集積回路に含まれる回路セル１０は、基本的に、こうした分岐線群から電源供給を受ける。ただし、常時動作する等により電源線の遮断が不要な回路については、例えば図１に示す回路ブロック３０のように、分岐線群を経由せず、電源線群から直接電源供給を受けるものも含まれる。
分岐線群ＢＬ１は、２つの分岐線（ＶＤＤＡおよびＶＳＳＡ）を有する。分岐線ＶＤＤＡは電源線ＶＤＤ、分岐線ＶＳＳＡは電源線ＶＳＳにそれぞれ接続される。
一方、分岐線群ＢＬ２も、２つの分岐線（ＶＤＤＢおよびＶＳＳＢ））を有する。分岐線ＶＤＤＢは電源線ＶＤＤ、分岐線ＶＳＳＢは電源線ＶＳＳにそれぞれ接続される。
分岐線群ＢＬ１とＢＬ２との違いは、電源スイッチセル２０の挿入の有無にある。すなわち、両者のうち、分岐線群ＢＬ２上には、電源スイッチセル２０が挿入される。
一方、分岐線群ＢＬ２も、２つの分岐線（ＶＤＤＢおよびＶＳＳＢ））を有する。分岐線ＶＤＤＢは電源線ＶＤＤ、分岐線ＶＳＳＢは電源線ＶＳＳにそれぞれ接続される。
分岐線群ＢＬ１とＢＬ２との違いは、電源スイッチセル２０の挿入の有無にある。すなわち、両者のうち、分岐線群ＢＬ２上には、電源スイッチセル２０が挿入される。
電源スイッチセル２０は、図示しない制御信号を入力し、これに応じて、分岐線群ＢＬ２に接続される回路セル１０への電源の供給を遮断する。
例えば、電源スイッチセル２０は、スイッチ用トランジスタを含んでおり、入力される制御信号に応じて、分岐線群ＢＬ２の少なくとも一方の分岐線を切断する。
ＭＴＣＭＯＳ型の半導体集積回路の場合、このスイッチ用トランジスタには、高しきい電圧のＭＯＳトランジスタが用いられる。例えば、分岐線ＶＳＳＢを制御信号に応じて切断する場合、スイッチ用トランジスタとして高しきい電圧のｎ型ＭＯＳトランジスタが用いられる。分岐線ＶＤＤＢを制御信号に応じて切断する場合は、高しきい電圧のｐ型ＭＯＳトランジスタが用いられる。
例えば、電源スイッチセル２０は、スイッチ用トランジスタを含んでおり、入力される制御信号に応じて、分岐線群ＢＬ２の少なくとも一方の分岐線を切断する。
ＭＴＣＭＯＳ型の半導体集積回路の場合、このスイッチ用トランジスタには、高しきい電圧のＭＯＳトランジスタが用いられる。例えば、分岐線ＶＳＳＢを制御信号に応じて切断する場合、スイッチ用トランジスタとして高しきい電圧のｎ型ＭＯＳトランジスタが用いられる。分岐線ＶＤＤＢを制御信号に応じて切断する場合は、高しきい電圧のｐ型ＭＯＳトランジスタが用いられる。
図２は、本実施形態に係る半導体集積回路のレイアウトの一例を示す図である。
図２において、符号‘４０’は、電源入力用セル４１および４２を含む入出力用セルを示す。その他、図１と図２の同一符号は同一の構成要素を示している。
図２において、符号‘４０’は、電源入力用セル４１および４２を含む入出力用セルを示す。その他、図１と図２の同一符号は同一の構成要素を示している。
半導体集積回路が形成される矩形状の半導体チップの４つの辺には、それぞれ複数の入出力用セル４０が列をなして配列されており、これらの入出力用セル４０に囲まれた内側に、上述した格子縞状の電源線パターンが形成されている。
格子縞状の電源線パターンの内部には、大まかに分けて、分岐線群ＢＬ１に接続された回路セル１０が配置される電源非遮断領域Ａ１と、分岐線群ＢＬ２に接続された回路セル１０が配置される電源遮断領域Ａ２と、分岐線群ＢＬ１，ＢＬ２に接続されないその他の領域（図３の例では回路ブロック３０の領域）とがある。
図２に示す電源非遮断領域Ａ１と電源遮断領域Ａ２は、各分岐線群における電源スイッチセル２０の挿入の有無を選択することによって、それぞれの範囲を自由に定めることが可能である。
図２に示す電源非遮断領域Ａ１と電源遮断領域Ａ２は、各分岐線群における電源スイッチセル２０の挿入の有無を選択することによって、それぞれの範囲を自由に定めることが可能である。
図３は、本実施形態に係る半導体集積回路のレイアウト例の拡大図である。図１と図３の同一符号は同一の構成要素を示している。
図３の例において、電源スイッチセル２０は、その一部が電源線群ＰＬ１の下層領域に含まれている。電源線群ＰＬ１から電源スイッチセル２０へ分岐する配線には、例えば、電源線群ＰＬ１から配線層を貫いて下層に伸びるコンタクト配線が用いられる。
以上のように、本実施形態に係る半導体集積装置によれば、複数の電源線群ＰＬ１が縞状に配置されており、この電源線群ＰＬ１から分岐する複数の分岐線群ＢＬ２によって、回路セル１０に電源が供給される。そして、この分岐線群ＢＬ２上に挿入される電源スイッチセル２０により、回路セル１０への電源供給が遮断される。
そのため、電源スイッチセル２０を、回路セル１０の配置可能な領域に広く分散して配置して、電源スイッチセル２０による電源供給の遮断を、比較的少数の回路セルごとに、きめ細かく行うことが可能になる。
これにより、回路ブロックごとに電源スイッチを設ける従来の方法に比べて、電源スイッチセル２０に流れる電源電流が減少して、その電源電圧降下が小さくなるため、電源スイッチセル２０で生じる電圧降下が信号遅延に与える影響を緩和できる。
また、回路ブロックの外部に電源スイッチを配置する従来の方法に比べて、電源スイッチセル２０の配置の自由度が高くなり、図２や図３に示すように電源遮断領域を自由に定めることが可能になるため、電源スイッチセル２０を含めたレイアウトの自動設計を容易に実現できる。したがって、従来人手で行われていた設計作業の負担を軽減し、開発期間の短縮を図ることができる。
そのため、電源スイッチセル２０を、回路セル１０の配置可能な領域に広く分散して配置して、電源スイッチセル２０による電源供給の遮断を、比較的少数の回路セルごとに、きめ細かく行うことが可能になる。
これにより、回路ブロックごとに電源スイッチを設ける従来の方法に比べて、電源スイッチセル２０に流れる電源電流が減少して、その電源電圧降下が小さくなるため、電源スイッチセル２０で生じる電圧降下が信号遅延に与える影響を緩和できる。
また、回路ブロックの外部に電源スイッチを配置する従来の方法に比べて、電源スイッチセル２０の配置の自由度が高くなり、図２や図３に示すように電源遮断領域を自由に定めることが可能になるため、電源スイッチセル２０を含めたレイアウトの自動設計を容易に実現できる。したがって、従来人手で行われていた設計作業の負担を軽減し、開発期間の短縮を図ることができる。
更に、分岐線群ＢＬ２は、分岐元の電源線群ＰＬ１と直交する方向に伸びて形成されるため、電源の配線構造の対称性が高くなる。これにより、電源スイッチセル２０を含めたレイアウトの自動設計をより容易に実現することが可能になる。
また、図３に示すように、電源スイッチセル２０を、その少なくとも一部が電源線群ＰＬ１の下層領域に含まれるように配置することによって、電源線群ＰＬ１の下層領域を有効に活用できるため、回路面積の無駄な増大を防ぎ、回路セル１０の配置密度を向上させることができる。
＜第２の実施形態＞
次に、本発明の第２の実施形態を述べる。
次に、本発明の第２の実施形態を述べる。
第２の実施形態に係る半導体集積回路は、電源スイッチセルおよび回路セルの構成と、これらを接続する分岐線群の構造について、第１の実施形態に係る半導体集積回路をより具体化したものである。電源線群の配置等の全体的な構成については、第１の実施形態に係る半導体集積回路と同様である。
図４は、本発明の第２の実施形態に係る回路セル１１の構成の一例を示す図である。
図４に示す回路セル１１は、ｐ型ＭＯＳトランジスタＱｐ１およびｎ型ＭＯＳトランジスタＱｎ１の直列回路として構成されるインバータ回路と、このインバータ回路に電源を供給する配線Ｌ１１１およびＬ１１２を有する。
なお、図４においては一例としてインバータ回路セルを示しているが、本実施形態で述べる回路セル１１には、例えばＮＡＮＤ回路セルなどのように、基本回路として用いられる他の種々の回路セルも含まれる。
図４に示す回路セル１１は、ｐ型ＭＯＳトランジスタＱｐ１およびｎ型ＭＯＳトランジスタＱｎ１の直列回路として構成されるインバータ回路と、このインバータ回路に電源を供給する配線Ｌ１１１およびＬ１１２を有する。
なお、図４においては一例としてインバータ回路セルを示しているが、本実施形態で述べる回路セル１１には、例えばＮＡＮＤ回路セルなどのように、基本回路として用いられる他の種々の回路セルも含まれる。
配線Ｌ１１１は、分岐線ＶＳＳＢに接続される配線であり、後述する電源スイッチセル２１がオン状態のとき、電源線ＶＳＳと同様な電位を有する。
配線Ｌ１１２は、分岐線ＶＤＤＢに接続される配線であり、電源線ＶＤＤと同様な電位を有する。
この配線Ｌ１１１とＬ１１２は、矩形状の回路セル１１の対向する辺部に形成されており、その間にインバータ回路が配置されている。
図５は、本実施形態に係る電源スイッチセル２１の構成の一例を示す図である。
電源スイッチセル２１は、ｎ型ＭＯＳトランジスタＱｎ２と、配線Ｌ２１１〜Ｌ２１３とを有する。
ｎ型ＭＯＳトランジスタＱｎ２は、本発明のスイッチ回路の一実施形態である。
配線Ｌ２１１は、本発明の第１の配線の一実施形態である。
配線Ｌ２１２は、本発明の第２の配線の一実施形態である。
電源スイッチセル２１は、ｎ型ＭＯＳトランジスタＱｎ２と、配線Ｌ２１１〜Ｌ２１３とを有する。
ｎ型ＭＯＳトランジスタＱｎ２は、本発明のスイッチ回路の一実施形態である。
配線Ｌ２１１は、本発明の第１の配線の一実施形態である。
配線Ｌ２１２は、本発明の第２の配線の一実施形態である。
配線Ｌ２１１は、それぞれ異なる回路セル１１に電源を供給する２つの分岐線ＶＳＳＢに接続される配線である。この２つの分岐線ＶＳＳＢは、図６に示すように、電源スイッチセル２１を間に挟んで、互いに反対方向に伸びて形成されている。
配線Ｌ２１２は、電源線ＶＳＳからの分岐線に接続される配線であり、電源線ＶＳＳと同様な電位を有する。
配線Ｌ２１３は、分岐線ＶＤＤＢに接続される配線であり、電源線ＶＤＤと同様な電位を有する。
ｎ型ＭＯＳトランジスタＱｎ２は、ドレインが配線Ｌ２１１に接続され、ソースおよび基板が配線Ｌ２１２に接続されている。また、ゲートに制御信号Ｓｃが入力されており、この信号レベルに応じてオンまたはオフする。
ｎ型ＭＯＳトランジスタＱｎ２がオンすると、配線Ｌ２１１と配線Ｌ２１２とが接続され、２つの分岐線ＶＳＳＢにつながる回路セル１１に電源が供給される。ｎ型ＭＯＳトランジスタＱｎ２がオフすると、配線Ｌ２１１と配線Ｌ２１２とが切り離され、回路セル１１への電源供給が遮断される。
ｎ型ＭＯＳトランジスタＱｎ２がオンすると、配線Ｌ２１１と配線Ｌ２１２とが接続され、２つの分岐線ＶＳＳＢにつながる回路セル１１に電源が供給される。ｎ型ＭＯＳトランジスタＱｎ２がオフすると、配線Ｌ２１１と配線Ｌ２１２とが切り離され、回路セル１１への電源供給が遮断される。
配線Ｌ２１１は、矩形状の電源スイッチセル２１の一辺部に形成されており、その一部が電源スイッチセル２１の内側に向かってコ字状に凹んでいる。配線Ｌ２１２は、このコ字状の凹み部分に形成されている。配線Ｌ２１３は、配線Ｌ２１１と向かい合う辺部に形成される。ｎ型ＭＯＳトランジスタＱｎ２は、配線Ｌ２１１とＬ２１３との間に配置されている。
図６は、本実施形態に係る半導体集積回路のレイアウトの一例を示す図である。
図６の例では、電源線群ＰＬ１から分岐線群ＢＬ２−１〜ＢＬ２−４が分岐している。分岐線群ＢＬ２−１〜ＢＬ２−４は、それぞれ分岐線ＶＤＤＢおよびＶＳＳＢを有しており、何れも電源線群ＰＬ１と直交する方向に伸びている。
図６の例では、電源線群ＰＬ１から分岐線群ＢＬ２−１〜ＢＬ２−４が分岐している。分岐線群ＢＬ２−１〜ＢＬ２−４は、それぞれ分岐線ＶＤＤＢおよびＶＳＳＢを有しており、何れも電源線群ＰＬ１と直交する方向に伸びている。
分岐線群ＢＬ２−１およびＢＬ２−２は、互いに隣接しており、分岐線ＶＳＳＢ共有している。
分岐線群ＢＬ２−３およびＢＬ２−４は、互いに隣接しており、分岐線ＶＳＳＢ共有している。
分岐線群ＢＬ２−３およびＢＬ２−４は、互いに隣接しており、分岐線ＶＳＳＢ共有している。
分岐線群ＢＬ２−１およびＢＬ２−３は、電源線群ＰＬ１の共通の分岐点から分岐しており、共通の電源スイッチセル２１を経由して、互いに反対方向に伸びている。
分岐線群ＢＬ２−２およびＢＬ２−４は、電源線群ＰＬ１の共通の分岐点から分岐しており、共通の電源スイッチセル２１を経由して、互いに反対方向に伸びている。
分岐線群ＢＬ２−２およびＢＬ２−４は、電源線群ＰＬ１の共通の分岐点から分岐しており、共通の電源スイッチセル２１を経由して、互いに反対方向に伸びている。
また、分岐線群ＢＬ２−１およびＢＬ２−３につながる電源スイッチセル２１と、分岐線群ＢＬ２−２およびＢＬ２−４につながる電源スイッチセル２１は、何れも、その少なくとも一部が、電源線群ＰＬ１の下層領域に含まれている。
電源線ＶＳＳから配線Ｌ２１２へ分岐する配線には、配線層を貫いて電源線ＶＳＳとその下層の配線Ｌ２１２とを接続するコンタクト配線ＣＴ２が用いられる。
電源線ＶＤＤから配線Ｌ２１３へ分岐する配線には、配線層を貫いて電源線ＶＤＤとその下層の配線Ｌ２１３とを接続するコンタクト配線ＣＴ１が用いられる。
電源線ＶＤＤから配線Ｌ２１３へ分岐する配線には、配線層を貫いて電源線ＶＤＤとその下層の配線Ｌ２１３とを接続するコンタクト配線ＣＴ１が用いられる。
また、この２つの電源スイッチセル２１は、互いに隣接しており、両者の配線Ｌ２１１が電気的につながっているため、並列接続された２つのスイッチとして機能する。したがって、この２つの電源スイッチセル２１のｎ型ＭＯＳトランジスタＱｎ２は、同一の制御信号Ｓｃによってともにオンオフするように制御される。
以上説明したように、本実施形態によれば、電源線群ＰＬ１を構成する２つの電源線（ＶＤＤ，ＶＳＳ）の代わりに、分岐線ＶＳＳＢを構成する２つの分岐線（ＶＤＤＢ，ＶＳＳＢ）が回路セル１１に接続される配線構造であるため、従来の半導体集積回路で用いられる一般的な回路セルを、本実施形態の回路セル１１として流用することが可能である。
また、電源スイッチセル２１を、その少なくとも一部が電源線群ＰＬ１の下層領域に含まれるように配置するため、回路セル１１の配置密度を向上させることができる。
更に、互いに隣接する分岐線群同士、電源スイッチセル同士において配線を共有するため、回路面積を削減することができる。
図６の例では、２つの電源スイッチセル２１が並列接続される構造になるため、これを１つの電源スイッチセル２１に減らしても動作可能である。すなわち、１つの電源スイッチセル２１で４つの分岐線群の電源供給を制御することも可能である。
その他、第１の実施形態に係る半導体集積回路と同様な構成によって、これと同様な効果を奏することができる。
その他、第１の実施形態に係る半導体集積回路と同様な構成によって、これと同様な効果を奏することができる。
＜第３の実施形態＞
次に、本発明の第３の実施形態を述べる。
次に、本発明の第３の実施形態を述べる。
第３の実施形態に係る半導体集積回路は、上述した第２の実施形態における電源スイッチセルの構成および配線構造の一部を変更したものである。電源線群の配置等の全体的な構成や、回路セルの構成については、第１および第２の実施形態に係る半導体集積回路と同様である。
図７は、本発明の第３の実施形態に係る電源スイッチセル２２の構成の一例を示す図である。
電源スイッチセル２２は、ｎ型ＭＯＳトランジスタＱｎ３と、配線Ｌ２２１〜Ｌ２２３とを有する。
ｎ型ＭＯＳトランジスタＱｎ３は、本発明のスイッチ回路の一実施形態である。
配線Ｌ２２１は、本発明の第１の配線の一実施形態である。
配線Ｌ２２２は、本発明の第２の配線の一実施形態である。
電源スイッチセル２２は、ｎ型ＭＯＳトランジスタＱｎ３と、配線Ｌ２２１〜Ｌ２２３とを有する。
ｎ型ＭＯＳトランジスタＱｎ３は、本発明のスイッチ回路の一実施形態である。
配線Ｌ２２１は、本発明の第１の配線の一実施形態である。
配線Ｌ２２２は、本発明の第２の配線の一実施形態である。
配線Ｌ２２１は、回路セル１１に電源を供給する分岐線ＶＳＳＢ１に接続される配線である。上述した電源スイッチセル２１の配線Ｌ２１１とは異なり、接続される分岐線の数は１つである。
配線Ｌ２２２は、電源線ＶＳＳからの分岐線ＶＳＳＢ２に接続される配線である。この配線ＶＳＳＢ２は、図８に示すように、電源スイッチセル２２を間に挟んで、分岐線ＶＳＳＢ１とは反対の方向に伸びて形成されている。
配線Ｌ２２３は、分岐線ＶＤＤＢに接続される配線であり、電源線ＶＤＤと同様な電位を有する。
ｎ型ＭＯＳトランジスタＱｎ３は、ドレインが配線Ｌ２２１に接続され、ソースおよび基板が配線Ｌ２２２に接続される。また、ゲートに制御信号Ｓｃが入力され、この信号レベルに応じてオンまたはオフする。
ｎ型ＭＯＳトランジスタＱｎ３がオンすると、配線Ｌ２２１と配線Ｌ２２２とが接続され、分岐線ＶＳＳＢ１につながる回路セル１１に電源が供給される。ｎ型ＭＯＳトランジスタＱｎ３がオフすると、配線Ｌ２２１と配線Ｌ２２２とが切り離され、回路セル１１への電源供給が遮断される。
ｎ型ＭＯＳトランジスタＱｎ３がオンすると、配線Ｌ２２１と配線Ｌ２２２とが接続され、分岐線ＶＳＳＢ１につながる回路セル１１に電源が供給される。ｎ型ＭＯＳトランジスタＱｎ３がオフすると、配線Ｌ２２１と配線Ｌ２２２とが切り離され、回路セル１１への電源供給が遮断される。
配線Ｌ２２２は、矩形状の電源スイッチセル２２の１つの角部を起点として辺に沿って伸びており、その終端が、他方の角部に届く手前で止まっている。配線Ｌ２２１は、当該他方の角部を起点として配線Ｌ２２２と同じ辺に沿って伸びており、その途中で、配線Ｌ２２１をよけるために電源スイッチセル２２の内側に階段状に折れ曲がり、この折れ曲がり部から終端まで、配線Ｌ２２１と並んで平行に伸びている。配線Ｌ２２３は、配線Ｌ２２２が形成される辺部と向かい合う他方の辺部に形成される。ｎ型ＭＯＳトランジスタＱｎ３は、配線Ｌ２２１と配線Ｌ２２３との間の領域に配置される。
図８は、本実施形態に係る半導体集積回路のレイアウトの一例を示す図である。
図８の例では、電源線群ＰＬ１から分岐線群ＢＬ３−１〜ＢＬ３−４が分岐している。分岐線群ＢＬ３−１〜ＢＬ３−４は、それぞれ分岐線ＶＤＤＢおよびＶＳＳＢを有しており、分岐線ＶＳＳＢは、更に分岐線ＶＳＳＢ１とＶＳＳＢ２とを含んでいる。
図８の例では、電源線群ＰＬ１から分岐線群ＢＬ３−１〜ＢＬ３−４が分岐している。分岐線群ＢＬ３−１〜ＢＬ３−４は、それぞれ分岐線ＶＤＤＢおよびＶＳＳＢを有しており、分岐線ＶＳＳＢは、更に分岐線ＶＳＳＢ１とＶＳＳＢ２とを含んでいる。
分岐線ＶＤＤＢは、電源線ＶＤＤとコンタクト配線ＣＴ３を介して接続される。
分岐線ＶＳＳＢ２は、電源線ＶＳＳとコンタクト配線ＣＴ４を介して接続される。
分岐線ＶＳＳＢ１は、電源スイッチセル２２を介して分岐線ＶＳＳＢ２と接続される。
これらの分岐線は、何れも電源線群ＰＬ１と直交する方向に伸びている。
分岐線ＶＳＳＢ２は、電源線ＶＳＳとコンタクト配線ＣＴ４を介して接続される。
分岐線ＶＳＳＢ１は、電源スイッチセル２２を介して分岐線ＶＳＳＢ２と接続される。
これらの分岐線は、何れも電源線群ＰＬ１と直交する方向に伸びている。
分岐線群ＢＬ３−１およびＢＬ３−２は、互いに隣接しており、分岐線ＶＳＳＢ（ＶＳＳＢ１およびＶＳＳＢ２）を共有している。
分岐線群ＢＬ３−３およびＢＬ３−４は、互いに隣接しており、分岐線ＶＳＳＢ（ＶＳＳＢ１およびＶＳＳＢ２）を共有している。
分岐線群ＢＬ３−３およびＢＬ３−４は、互いに隣接しており、分岐線ＶＳＳＢ（ＶＳＳＢ１およびＶＳＳＢ２）を共有している。
分岐線群ＢＬ３−１およびＢＬ３−３は、電源線群ＰＬ１の共通の分岐点から分岐しており、この分岐点から互いに反対方向に伸びている。
分岐線群ＢＬ３−２およびＢＬ３−４は、電源線群ＰＬ１の共通の分岐点から分岐しており、この分岐点から互いに反対方向に伸びている。
分岐線群ＢＬ３−２およびＢＬ３−４は、電源線群ＰＬ１の共通の分岐点から分岐しており、この分岐点から互いに反対方向に伸びている。
分岐線群ＢＬ３−１およびＢＬ３−２にそれぞれ挿入される電源スイッチセル２２は、互いに隣接しており、配線Ｌ２２１が電気的につながっている。そのため、この２つの電源スイッチセル２２は、並列接続された２つのスイッチとして機能する。したがって、この２つの電源スイッチセル２２のｎ型ＭＯＳトランジスタＱｎ３は、同一の制御信号Ｓｃによってともにオンオフするように制御される。
分岐線群ＢＬ３−１およびＢＬ３−２に挿入される２つの電源スイッチセル２２についても同様であり、同一の制御信号Ｓｃによって制御される。
分岐線群ＢＬ３−１およびＢＬ３−２に挿入される２つの電源スイッチセル２２についても同様であり、同一の制御信号Ｓｃによって制御される。
以上説明したように、本実施形態によれば、上述した第２の実施形態と同様に、電源線群ＰＬ１を構成する２つの電源線（ＶＤＤ，ＶＳＳ）の代わりに、分岐線ＶＳＳＢを構成する２つの分岐線（ＶＤＤＢ，ＶＳＳＢ）が回路セル１１に接続される配線構造であるため、従来の半導体集積回路で用いられる一般的な回路セルを、本実施形態の回路セル１１として流用することが可能である。
また、電源スイッチセル２２を挟んで反対方向に伸びる２つの分岐線ＶＳＳＢ１およびＶＳＳＢ２のうち、分岐線ＶＳＳＢ１はｎ型ＭＯＳトランジスタＱｎ３によって電源供給を制御され、分岐線ＶＳＳＢ２は電源線ＶＳＳから常に電源が供給される。
そのため、常に動作させる回路セル１１については、図８に示すように、電源線群ＰＬ１と電源スイッチセル２２との間の空きスペースに配置して、そこで分岐線ＶＳＳＢ２およびＶＤＤＢから電源を供給することも可能である。
そのため、常に動作させる回路セル１１については、図８に示すように、電源線群ＰＬ１と電源スイッチセル２２との間の空きスペースに配置して、そこで分岐線ＶＳＳＢ２およびＶＤＤＢから電源を供給することも可能である。
また、このような常に動作させる回路セル１１が無い場合には、電源スイッチセル２２を、その少なくとも一部が電源線群ＰＬ１の下層領域に含まれるように配置しても良い。これにより、回路セル１１の配置密度を向上させることができる。
更に、図８の例では、２つの電源スイッチセル２２が並列接続される構造になるため、これを１つの電源スイッチセル２２に減らしても動作可能である。すなわち、１つの電源スイッチセル２１で２つの分岐線群の電源供給を制御することも可能である。
また、本実施形態においても、第１の実施形態と同様に、互いに隣接する分岐線群同士、電源スイッチセル同士において配線を共有するため、回路面積を削減することができる。
その他、第１の実施形態に係る半導体集積回路と同様な構成によって、これと同様な効果を奏することができる。
その他、第１の実施形態に係る半導体集積回路と同様な構成によって、これと同様な効果を奏することができる。
＜第４の実施形態＞
次に、本発明の第４の実施形態を述べる。
次に、本発明の第４の実施形態を述べる。
第４の実施形態に係る半導体集積回路は、第２および第３の実施形態に係る半導体集積回路において２本の分岐線で構成されていた分岐線群を３本の分岐線で構成されるように変更し、常に電源供給が必要な回路セルを分岐線群上に自由に配置できるようにしたものである。電源線群の配置等の全体的な構成については、第１の実施形態に係る半導体集積回路と同様である。
図９は、本発明の第４の実施形態に係る回路セル１２の構成の一例を示す図である。
図９に示す回路セル１２は、ｐ型ＭＯＳトランジスタＱｐ１およびｎ型ＭＯＳトランジスタＱｎ１の直列回路として構成されるインバータ回路と、このインバータ回路に電源を供給する配線Ｌ１２１〜Ｌ１２３を有する。
なお、図９においては一例としてインバータ回路セルを示しているが、本実施形態で述べる回路セル１２には、例えばＮＡＮＤ回路セルなどのように、基本回路として用いられる他の種々の回路セルも含まれる。
図９に示す回路セル１２は、ｐ型ＭＯＳトランジスタＱｐ１およびｎ型ＭＯＳトランジスタＱｎ１の直列回路として構成されるインバータ回路と、このインバータ回路に電源を供給する配線Ｌ１２１〜Ｌ１２３を有する。
なお、図９においては一例としてインバータ回路セルを示しているが、本実施形態で述べる回路セル１２には、例えばＮＡＮＤ回路セルなどのように、基本回路として用いられる他の種々の回路セルも含まれる。
インバータ回路（Ｑｐ１，Ｑｎ１）は、配線Ｌ１２１およびＬ１２３の間に接続されており、これらの配線から電源供給を受ける。したがって、後述する電源スイッチセル２３がオフ状態の場合、インバータ回路への電源供給は停止される。
なお、図９の例では、ｐ型ＭＯＳトランジスタＱｐ１の基板が配線Ｌ１２３に接続され、ｎ型ＭＯＳトランジスタＱｎ１の基板が配線Ｌ１２２に接続されている。後述するように、配線Ｌ１２２およびＬ１２３は常に電源線ＶＳＳおよびＶＤＤに接続されるため、電源遮断の有無に関わらず、これらのＭＯＳトランジスタの基板電位を安定に保つことができる。
配線Ｌ１２１は、分岐線ＶＳＳＢ３に接続される配線であり、後述する電源スイッチセル２３がオン状態のとき、電源線ＶＳＳと同様な電位を有する。
配線Ｌ１２２は、分岐線ＶＳＳＢ３と同一配線層の分岐線ＶＳＳＢ４に接続される配線であり、電源線ＶＳＳと同様な電位を有する。
配線Ｌ１２３は、分岐線ＶＤＤＢに接続される配線であり、電源線ＶＤＤと同様な電位を有する。
配線Ｌ１２２とＬ１２３は、矩形状の回路セル１２の対向する辺部にそれぞれ形成されている。配線Ｌ１２１は、配線Ｌ１２２と隣接した位置に、これと平行な方向に伸びて形成されている。インバータ回路は、この配線Ｌ１２１とＬ１２３との間の領域に配置される。
図１０は、本実施形態に係る回路セル１３の構成の一例を示す図である。
図１０に示す回路セル１３は、ｐ型ＭＯＳトランジスタＱｐ１およびｎ型ＭＯＳトランジスタＱｎ１の直列回路として構成されるインバータ回路と、このインバータ回路に電源を供給する配線Ｌ１３１〜Ｌ１３３を有する。
図１０に示す回路セル１３は、ｐ型ＭＯＳトランジスタＱｐ１およびｎ型ＭＯＳトランジスタＱｎ１の直列回路として構成されるインバータ回路と、このインバータ回路に電源を供給する配線Ｌ１３１〜Ｌ１３３を有する。
回路セル１３における配線Ｌ１３１，Ｌ１３２，Ｌ１３３は、上述した回路セル１２における配線Ｌ１２１，Ｌ１２２，Ｌ１２３とそれぞれ対応しており、両者の構造や接続先の分岐線は同じである。
回路セル１２と回路セル１３との違いは、インバータ回路（Ｑｐ１，Ｑｎ１）に電源を供給する配線にある。すなわち、回路セル１２は配線Ｌ１２１およびＬ１２３から電源供給を受けるため、電源スイッチセル２３がオフのときに電源供給が遮断されるが、回路セル１３は配線Ｌ１３２およびＬ１３３から電源供給を受けるため、電源スイッチセル２３の状態に関わらず常に電源が供給される。
図１１は、本実施形態に係る電源スイッチセル２３の構成の一例を示す図である。
電源スイッチセル２３は、ｎ型ＭＯＳトランジスタＱｎ４と、配線Ｌ２３１〜Ｌ２３３とを有する。
ｎ型ＭＯＳトランジスタＱｎ４は、本発明のスイッチ回路の一実施形態である。
配線Ｌ２３１は、本発明の第１の配線の一実施形態である。
配線Ｌ２３２は、本発明の第２の配線の一実施形態である。
電源スイッチセル２３は、ｎ型ＭＯＳトランジスタＱｎ４と、配線Ｌ２３１〜Ｌ２３３とを有する。
ｎ型ＭＯＳトランジスタＱｎ４は、本発明のスイッチ回路の一実施形態である。
配線Ｌ２３１は、本発明の第１の配線の一実施形態である。
配線Ｌ２３２は、本発明の第２の配線の一実施形態である。
配線Ｌ２３１は、回路セル１２に電源を供給する分岐線ＶＳＳＢ３に接続される配線である。ｎ型ＭＯＳトランジスタＱｎ４がオンのとき、電源線ＶＳＳと同様な電位を有する。
配線Ｌ２３２は、電源線ＶＳＳからの分岐線ＶＳＳＢ４に接続される配線であり、電源線ＶＳＳと同様な電位を有する。
配線Ｌ２３３は、分岐線ＶＤＤＢに接続される配線であり、電源線ＶＤＤと同様な電位を有する。
ｎ型ＭＯＳトランジスタＱｎ４は、ドレインが配線Ｌ２３１に接続され、ソースおよび基板が配線Ｌ２３２に接続される。また、ゲートに制御信号Ｓｃが入力され、この信号レベルに応じてオンまたはオフする。
ｎ型ＭＯＳトランジスタＱｎ４がオンすると、配線Ｌ２３１と配線Ｌ２３２とが接続され、分岐線ＶＳＳＢ３につながる回路セル１２に電源が供給される。ｎ型ＭＯＳトランジスタＱｎ４がオフすると、配線Ｌ２３１と配線Ｌ２３２とが切り離され、回路セル１２への電源供給が遮断される。
ｎ型ＭＯＳトランジスタＱｎ４がオンすると、配線Ｌ２３１と配線Ｌ２３２とが接続され、分岐線ＶＳＳＢ３につながる回路セル１２に電源が供給される。ｎ型ＭＯＳトランジスタＱｎ４がオフすると、配線Ｌ２３１と配線Ｌ２３２とが切り離され、回路セル１２への電源供給が遮断される。
配線Ｌ２３２とＬ２３３は、矩形状の電源スイッチセル２３の対向する辺部にそれぞれ形成されている。配線Ｌ２３１は、配線Ｌ２３２と隣接した位置に、これと平行な方向に伸びて形成されている。ｎ型ＭＯＳトランジスタＱｎ４は、この配線Ｌ２３１とＬ２３３との間の領域に配置される。
図１２は、本実施形態に係る半導体集積回路のレイアウトの一例を示す図である。
図１２の例では、電源線群ＰＬ１から分岐線群ＢＬ４−１〜ＢＬ４−４が分岐している。分岐線群ＢＬ４−１〜ＢＬ４−４は、それぞれ分岐線ＶＤＤＢ、ＶＳＳＢ３、およびＶＳＳＢ４を有している。ただし、分岐線ＶＳＳＢ３は、電源線ＶＳＳと直接接続されておらず、電源スイッチセル２３がオンのときに、分岐線ＶＳＳＢ４を介して電源線ＶＳＳと接続される。また、これらの分岐線は、何れも電源線群ＰＬ１と直交する方向に伸びている。
図１２の例では、電源線群ＰＬ１から分岐線群ＢＬ４−１〜ＢＬ４−４が分岐している。分岐線群ＢＬ４−１〜ＢＬ４−４は、それぞれ分岐線ＶＤＤＢ、ＶＳＳＢ３、およびＶＳＳＢ４を有している。ただし、分岐線ＶＳＳＢ３は、電源線ＶＳＳと直接接続されておらず、電源スイッチセル２３がオンのときに、分岐線ＶＳＳＢ４を介して電源線ＶＳＳと接続される。また、これらの分岐線は、何れも電源線群ＰＬ１と直交する方向に伸びている。
分岐線群ＢＬ４−１およびＢＬ４−２は、互いに隣接しており、分岐線ＶＳＳＢ４を共有している。
分岐線群ＢＬ４−３およびＢＬ４−４は、互いに隣接しており、分岐線ＶＳＳＢ４を共有している。
分岐線群ＢＬ４−３およびＢＬ４−４は、互いに隣接しており、分岐線ＶＳＳＢ４を共有している。
分岐線群ＢＬ４−１およびＢＬ４−３は、電源線群ＰＬ１の共通の分岐点から分岐しており、共通の電源スイッチセル２３を経由して、互いに反対方向に伸びている。
分岐線群ＢＬ４−２およびＢＬ４−４は、電源線群ＰＬ１の共通の分岐点から分岐しており、共通の電源スイッチセル２３を経由して、互いに反対方向に伸びている。
分岐線群ＢＬ４−２およびＢＬ４−４は、電源線群ＰＬ１の共通の分岐点から分岐しており、共通の電源スイッチセル２３を経由して、互いに反対方向に伸びている。
また、分岐線群ＢＬ４−１およびＢＬ４−３につながる電源スイッチセル２３と、分岐線群ＢＬ４−２およびＢＬ４−４につながる電源スイッチセル２３は、何れも、その少なくとも一部が、電源線群ＰＬ１の下層領域に含まれている。
電源線ＶＳＳから配線Ｌ２３２へ分岐する配線には、配線層を貫いて電源線ＶＳＳとその下層の配線Ｌ２３２とを接続するコンタクト配線ＣＴ６が用いられる。
電源線ＶＤＤから配線Ｌ２３３へ分岐する配線には、配線層を貫いて電源線ＶＤＤとその下層の配線Ｌ２３３とを接続するコンタクト配線ＣＴ５が用いられる。
電源線ＶＤＤから配線Ｌ２３３へ分岐する配線には、配線層を貫いて電源線ＶＤＤとその下層の配線Ｌ２３３とを接続するコンタクト配線ＣＴ５が用いられる。
図１３は、回路セル１２および回路セル１３の配置例を示す図である。
図１３に示すように、回路セル１２および１３は、分岐線群上の任意の位置に混在して配置することが可能である。
図１３に示すように、回路セル１２および１３は、分岐線群上の任意の位置に混在して配置することが可能である。
以上説明したように、本実施形態によれば、電源スイッチセル２３のスイッチ回路（Ｑｎ４）を介して電源線ＶＳＳに接続される分岐線ＶＳＳＢ３（第１の分岐線）と、スイッチ回路（Ｑｎ４）を介さずに直接電源線ＶＳＳに接続される分岐線ＶＳＳＢ４（第２の分岐線）とを有しており、分岐線ＶＳＳＢ３から電源を供給される回路セル１２（第１の回路セル）と、分岐線ＶＳＳＢ４から電源を供給される回路セル１３（第２の回路セル）とをそれぞれ別に設けている。
そのため、図１３に示すように、電源スイッチセル２３によって電源供給の遮断が可能な回路セル１２と、常に電源を供給する回路セル１３とを、分岐線群上の任意の位置に混在して配置することができる。これにより、電源遮断を行う回路と常時通電する回路とを非常に自由に配置することが可能になるため、レイアウトの制約が少なくなり、電源スイッチセル２３を含めたレイアウトの自動設計がより簡易な処理で実現可能になる。
そのため、図１３に示すように、電源スイッチセル２３によって電源供給の遮断が可能な回路セル１２と、常に電源を供給する回路セル１３とを、分岐線群上の任意の位置に混在して配置することができる。これにより、電源遮断を行う回路と常時通電する回路とを非常に自由に配置することが可能になるため、レイアウトの制約が少なくなり、電源スイッチセル２３を含めたレイアウトの自動設計がより簡易な処理で実現可能になる。
また、電源スイッチセル２３を、その少なくとも一部が電源線群ＰＬ１の下層領域に含まれるように配置するため、回路セル１２，１３の配置密度を向上させることができる。
更に、本実施形態では、互いに隣接する分岐線群同士において分岐線を共有する。
例えば図１３の例において、分岐線群ＢＬ４−５とＢＬ４−６、分岐線群ＢＬ４−７とＢＬ４−８、分岐線群ＢＬ４−９とＢＬ４−１０は、それぞれ、分岐線ＶＤＤＢを共有している。また、分岐線群ＢＬ４−６とＢＬ４−７、分岐線群ＢＬ４−８とＢＬ４−９、分岐線群ＢＬ４−１０とＢＬ４−１１は、それぞれ、分岐線ＶＳＳＢ４を共有している。
そのため、分岐線を別々に設ける場合に比べて、回路面積を削減することができる。
その他、第１の実施形態に係る半導体集積回路と同様な構成によって、これと同様な効果を奏することができる。
例えば図１３の例において、分岐線群ＢＬ４−５とＢＬ４−６、分岐線群ＢＬ４−７とＢＬ４−８、分岐線群ＢＬ４−９とＢＬ４−１０は、それぞれ、分岐線ＶＤＤＢを共有している。また、分岐線群ＢＬ４−６とＢＬ４−７、分岐線群ＢＬ４−８とＢＬ４−９、分岐線群ＢＬ４−１０とＢＬ４−１１は、それぞれ、分岐線ＶＳＳＢ４を共有している。
そのため、分岐線を別々に設ける場合に比べて、回路面積を削減することができる。
その他、第１の実施形態に係る半導体集積回路と同様な構成によって、これと同様な効果を奏することができる。
＜第５の実施形態＞
次に、本発明の第５の実施形態を述べる。
次に、本発明の第５の実施形態を述べる。
第５の実施形態に係る半導体集積回路は、第４の実施形態に係る半導体集積回路において同一配線層に並んで形成された分岐線（第１の分岐線、第２の分岐線）を、異なる配線層において互いに向かい合って形成された分岐線に変更したものである。電源線群の配置等の全体的な構成については、第１の実施形態に係る半導体集積回路と同様である。
図１４は、本発明の第５の実施形態に係る回路セル１４の構成の一例を示す図である。
図１４に示す回路セル１４は、ｐ型ＭＯＳトランジスタＱｐ１およびｎ型ＭＯＳトランジスタＱｎ１の直列回路として構成されるインバータ回路と、このインバータ回路に電源を供給する配線Ｌ１４１〜Ｌ１４３を有する。
なお、図１４においては一例としてインバータ回路セルを示しているが、本実施形態で述べる回路セル１４には、例えばＮＡＮＤ回路セルなど、基本回路として用いられる他の種々の回路セルも含まれる。
図１４に示す回路セル１４は、ｐ型ＭＯＳトランジスタＱｐ１およびｎ型ＭＯＳトランジスタＱｎ１の直列回路として構成されるインバータ回路と、このインバータ回路に電源を供給する配線Ｌ１４１〜Ｌ１４３を有する。
なお、図１４においては一例としてインバータ回路セルを示しているが、本実施形態で述べる回路セル１４には、例えばＮＡＮＤ回路セルなど、基本回路として用いられる他の種々の回路セルも含まれる。
インバータ回路（Ｑｐ１，Ｑｎ１）は、配線Ｌ１４１およびＬ１４３の間に接続されており、これらの配線から電源供給を受ける。したがって、後述する電源スイッチセル２４がオフ状態の場合、インバータ回路への電源供給は停止される。
なお、図１４の例では、ｐ型ＭＯＳトランジスタＱｐ１の基板が配線Ｌ１４３に接続され、ｎ型ＭＯＳトランジスタＱｎ１の基板が配線Ｌ１４２に接続されている。後述するように、配線Ｌ１４２およびＬ１４３は常に電源線ＶＳＳおよびＶＤＤに接続されるため、電源遮断の有無に関わらず、これらのＭＯＳトランジスタの基板電位を安定に保つことができる。
なお、図１４の例では、ｐ型ＭＯＳトランジスタＱｐ１の基板が配線Ｌ１４３に接続され、ｎ型ＭＯＳトランジスタＱｎ１の基板が配線Ｌ１４２に接続されている。後述するように、配線Ｌ１４２およびＬ１４３は常に電源線ＶＳＳおよびＶＤＤに接続されるため、電源遮断の有無に関わらず、これらのＭＯＳトランジスタの基板電位を安定に保つことができる。
配線Ｌ１４１は、分岐線ＶＳＳＢ５に接続される配線であり、後述する電源スイッチセル２４がオン状態のとき、電源線ＶＳＳと同様な電位を有する。
配線Ｌ１４２は、分岐線ＶＳＳＢ５に対して下層の分岐線ＶＳＳＢ６に接続される配線であり、電源線ＶＳＳと同様な電位を有する。
配線Ｌ１４３は、分岐線ＶＤＤＢに接続される配線であり、電源線ＶＤＤと同様な電位を有する。
配線Ｌ１４２とＬ１４３は、矩形状の回路セル１２の対向する辺部にそれぞれ形成されている。配線Ｌ１４１は、配線Ｌ１４２に対して上の配線層に、配線Ｌ１４２と向かい合って形成されている。インバータ回路は、配線Ｌ１４３と配線Ｌ１４２との間の領域に配置される。
図１５は、本実施形態に係る回路セル１５の構成の一例を示す図である。
図１５に示す回路セル１５は、ｐ型ＭＯＳトランジスタＱｐ１およびｎ型ＭＯＳトランジスタＱｎ１の直列回路として構成されるインバータ回路と、このインバータ回路に電源を供給する配線Ｌ１５１〜Ｌ１５３を有する。
図１５に示す回路セル１５は、ｐ型ＭＯＳトランジスタＱｐ１およびｎ型ＭＯＳトランジスタＱｎ１の直列回路として構成されるインバータ回路と、このインバータ回路に電源を供給する配線Ｌ１５１〜Ｌ１５３を有する。
回路セル１５における配線Ｌ１５１，Ｌ１５２，Ｌ１５３は、上述した回路セル１４における配線Ｌ１４１，Ｌ１４２，Ｌ１４３とそれぞれ対応しており、両者の構造や接続先の分岐線は同じである。
回路セル１４と回路セル１５との違いは、インバータ回路（Ｑｐ１，Ｑｎ１）に電源を供給する配線にある。すなわち、回路セル１４は配線Ｌ１４１およびＬ１４３から電源供給を受けるため、電源スイッチセル２４がオフのときに電源供給が遮断されるが、回路セル１５は配線Ｌ１５２およびＬ１５３から電源供給を受けるため、電源スイッチセル２４の状態に関わらず常に電源が供給される。
図１６は、本実施形態に係る電源スイッチセル２４の構成の一例を示す図である。
電源スイッチセル２４は、ｎ型ＭＯＳトランジスタＱｎ５と、配線Ｌ２４１〜Ｌ２４３とを有する。
ｎ型ＭＯＳトランジスタＱｎ５は、本発明のスイッチ回路の一実施形態である。
配線Ｌ２４１は、本発明の第１の配線の一実施形態である。
配線Ｌ２４２は、本発明の第２の配線の一実施形態である。
電源スイッチセル２４は、ｎ型ＭＯＳトランジスタＱｎ５と、配線Ｌ２４１〜Ｌ２４３とを有する。
ｎ型ＭＯＳトランジスタＱｎ５は、本発明のスイッチ回路の一実施形態である。
配線Ｌ２４１は、本発明の第１の配線の一実施形態である。
配線Ｌ２４２は、本発明の第２の配線の一実施形態である。
配線Ｌ２４１は、回路セル１４に電源を供給する分岐線ＶＳＳＢ５に接続される配線である。ｎ型ＭＯＳトランジスタＱｎ５がオンのとき、電源線ＶＳＳと同様な電位を有する。
配線Ｌ２４２は、電源線ＶＳＳからの分岐線ＶＳＳＢ６に接続される配線であり、電源線ＶＳＳと同様な電位を有する。
配線Ｌ２４３は、分岐線ＶＤＤＢに接続される配線であり、電源線ＶＤＤと同様な電位を有する。
ｎ型ＭＯＳトランジスタＱｎ５は、ドレインが配線Ｌ２４１に接続され、ソースおよび基板が配線Ｌ２４２に接続される。また、ゲートに制御信号Ｓｃが入力され、この信号レベルに応じてオンまたはオフする。
ｎ型ＭＯＳトランジスタＱｎ５がオンすると、配線Ｌ２４１と配線Ｌ２４２とが接続され、分岐線ＶＳＳＢ５につながる回路セル１４に電源が供給される。ｎ型ＭＯＳトランジスタＱｎ５がオフすると、配線Ｌ２４１と配線Ｌ２４２とが切り離され、回路セル１４への電源供給が遮断される。
ｎ型ＭＯＳトランジスタＱｎ５がオンすると、配線Ｌ２４１と配線Ｌ２４２とが接続され、分岐線ＶＳＳＢ５につながる回路セル１４に電源が供給される。ｎ型ＭＯＳトランジスタＱｎ５がオフすると、配線Ｌ２４１と配線Ｌ２４２とが切り離され、回路セル１４への電源供給が遮断される。
配線Ｌ２４２とＬ２４３は、矩形状の電源スイッチセル２４の対向する辺部にそれぞれ形成されている。配線Ｌ２４１は、配線Ｌ２４２に対して上の配線層に、配線Ｌ２４２と向かい合って形成されている。ただし、辺の中央部において、電源スイッチセル２４の内側に向かってコ字状に凹んでいる。この凹み部分には、配線Ｌ２４２と電源線ＶＳＳとを接続するコンタクト配線ＣＴ８（図１７参照）が配置される。ｎ型ＭＯＳトランジスタＱｎ５は、配線Ｌ２４１と配線Ｌ２４３との間の領域に配置される。
図１７は、本実施形態に係る半導体集積回路のレイアウトの一例を示す図である。
図１７の例では、電源線群ＰＬ１から分岐線群ＢＬ５−１〜ＢＬ５−４が分岐している。分岐線群ＢＬ５−１〜ＢＬ５−４は、それぞれ分岐線ＶＤＤＢ、ＶＳＳＢ５、およびＶＳＳＢ６を有している。ただし、分岐線ＶＳＳＢ５は、電源線ＶＳＳと直接接続されておらず、電源スイッチセル２４がオンのときに、分岐線ＶＳＳＢ６を介して電源線ＶＳＳと接続される。また、これらの分岐線は、何れも電源線群ＰＬ１と直交する方向に伸びている。
図１７の例では、電源線群ＰＬ１から分岐線群ＢＬ５−１〜ＢＬ５−４が分岐している。分岐線群ＢＬ５−１〜ＢＬ５−４は、それぞれ分岐線ＶＤＤＢ、ＶＳＳＢ５、およびＶＳＳＢ６を有している。ただし、分岐線ＶＳＳＢ５は、電源線ＶＳＳと直接接続されておらず、電源スイッチセル２４がオンのときに、分岐線ＶＳＳＢ６を介して電源線ＶＳＳと接続される。また、これらの分岐線は、何れも電源線群ＰＬ１と直交する方向に伸びている。
分岐線群ＢＬ５−１およびＢＬ５−２は、互いに隣接しており、分岐線ＶＳＳＢ５およびＶＳＳＢ６を共有している。
分岐線群ＢＬ５−３およびＢＬ５−４は、互いに隣接しており、分岐線ＶＳＳＢ５およびＶＳＳＢ６を共有している。
分岐線群ＢＬ５−３およびＢＬ５−４は、互いに隣接しており、分岐線ＶＳＳＢ５およびＶＳＳＢ６を共有している。
分岐線群ＢＬ５−１およびＢＬ５−３は、電源線群ＰＬ１の共通の分岐点から分岐しており、共通の電源スイッチセル２４を経由して、互いに反対方向に伸びている。
分岐線群ＢＬ５−２およびＢＬ５−４は、電源線群ＰＬ１の共通の分岐点から分岐しており、共通の電源スイッチセル２４を経由して、互いに反対方向に伸びている。
分岐線群ＢＬ５−２およびＢＬ５−４は、電源線群ＰＬ１の共通の分岐点から分岐しており、共通の電源スイッチセル２４を経由して、互いに反対方向に伸びている。
また、分岐線群ＢＬ５−１およびＢＬ５−３につながる電源スイッチセル２４と、分岐線群ＢＬ５−２およびＢＬ５−４につながる電源スイッチセル２４は、何れも、その少なくとも一部が、電源線群ＰＬ１の下層領域に含まれている。
電源線ＶＳＳから配線Ｌ２４２へ分岐する配線には、配線層を貫いて電源線ＶＳＳとその下層の配線Ｌ２４２とを接続するコンタクト配線ＣＴ８が用いられる。
電源線ＶＤＤから配線Ｌ２４３へ分岐する配線には、配線層を貫いて電源線ＶＤＤとその下層の配線Ｌ２４３とを接続するコンタクト配線ＣＴ７が用いられる。
電源線ＶＤＤから配線Ｌ２４３へ分岐する配線には、配線層を貫いて電源線ＶＤＤとその下層の配線Ｌ２４３とを接続するコンタクト配線ＣＴ７が用いられる。
また、この２つの電源スイッチセル２４は、互いに隣接しており、配線Ｌ２４１が電気的につながっているため、並列接続された２つのスイッチとして機能する。したがって、この２つの電源スイッチセル２４のｎ型ＭＯＳトランジスタＱｎ５は、同一の制御信号Ｓｃによってともにオンオフするように制御される。
以上説明したように、本実施形態によれば、分岐線ＶＳＳＢ５およびＶＳＳＢ６が異なる配線層に重ねて形成されているため、これを同一配線層に形成する場合に比べて、回路面積を削減することができる。
また、電源スイッチセル２４を、その少なくとも一部が電源線群ＰＬ１の下層領域に含まれるように配置するため、回路セル１４，１５の配置密度を向上させることができる。
更に、図１７の例では、２つの電源スイッチセル２４が並列接続される構造になるため、これを１つの電源スイッチセル２４に減らしても動作可能である。すなわち、１つの電源スイッチセル２４で４つの分岐線群の電源供給を制御することも可能である。
その他、第４の実施形態に係る半導体集積回路と同様な構成によって、これと同様な効果を奏することができる。
その他、第４の実施形態に係る半導体集積回路と同様な構成によって、これと同様な効果を奏することができる。
＜第６の実施形態＞
次に、本発明の第６の実施形態を述べる。
次に、本発明の第６の実施形態を述べる。
電源スイッチセルに用いられるスイッチ用トランジスタは、電源電圧の降下を小さくするためには、なるべく大きな駆動能力を有することが望ましいが、これをあまり大きくすると、回路面積やリーク電流の増大といった不利益を招く。
そこで、本実施形態に係る半導体集積回路では、スイッチ用トランジスタの駆動能力を、このスイッチ用トランジスタによって電源供給が遮断される回路セルの非電源遮断時における消費電力に応じて設定する。例えば、非電源遮断時における消費電力が大きいほど駆動能力が大きいスイッチ用トランジスタを用いる。
すなわち、第２の実施形態に係る半導体集積回路では、電源スイッチセル２１の配線Ｌ２１１と分岐線ＶＳＳＢとを介してｎ型ＭＯＳトランジスタＱｎ２のドレインに接続される回路セル１１の消費電力に応じて、このｎ型ＭＯＳトランジスタＱｎ２の駆動能力を設定する。
第３の実施形態に係る半導体集積回路では、電源スイッチセル２２の配線Ｌ２２１と分岐線ＶＳＳＢ１とを介してｎ型ＭＯＳトランジスタＱｎ３のドレインに接続される回路セル１１の消費電力に応じて、このｎ型ＭＯＳトランジスタＱｎ３の駆動能力を設定する。
第４の実施形態に係る半導体集積回路では、電源スイッチセル２３の配線Ｌ２３１と分岐線ＶＳＳＢ３とを介してｎ型ＭＯＳトランジスタＱｎ４のドレインに接続される回路セル１２の消費電力に応じて、このｎ型ＭＯＳトランジスタＱｎ４の駆動能力を設定する。
第５の実施形態に係る半導体集積回路では、電源スイッチセル２４の配線Ｌ２４１と分岐線ＶＳＳＢ５とを介してｎ型ＭＯＳトランジスタＱｎ５のドレインに接続される回路セル１４の消費電力に応じて、このｎ型ＭＯＳトランジスタＱｎ５の駆動能力を設定する。
第３の実施形態に係る半導体集積回路では、電源スイッチセル２２の配線Ｌ２２１と分岐線ＶＳＳＢ１とを介してｎ型ＭＯＳトランジスタＱｎ３のドレインに接続される回路セル１１の消費電力に応じて、このｎ型ＭＯＳトランジスタＱｎ３の駆動能力を設定する。
第４の実施形態に係る半導体集積回路では、電源スイッチセル２３の配線Ｌ２３１と分岐線ＶＳＳＢ３とを介してｎ型ＭＯＳトランジスタＱｎ４のドレインに接続される回路セル１２の消費電力に応じて、このｎ型ＭＯＳトランジスタＱｎ４の駆動能力を設定する。
第５の実施形態に係る半導体集積回路では、電源スイッチセル２４の配線Ｌ２４１と分岐線ＶＳＳＢ５とを介してｎ型ＭＯＳトランジスタＱｎ５のドレインに接続される回路セル１４の消費電力に応じて、このｎ型ＭＯＳトランジスタＱｎ５の駆動能力を設定する。
図１８は、本発明の第６の実施形態に係る電源スイッチセル２０Ａ〜２０Ｃの一例を示す図である。
図１８の例では、非電源遮断時における消費電力の大きさに応じて、スイッチ用トランジスタの駆動能力が異なる３種類の電源スイッチセル（２０Ａ〜２０Ｃ）を使い分けている。すなわち、消費電力が大きい回路には駆動能力が最大の電源スイッチセル２０Ａ、消費電力が中程度の回路には駆動能力が中間の電源スイッチセル２０Ｂ、消費電力が小さい回路には駆動能力が最小の電源スイッチセル２０Ｃを用いている。
図１８の例では、非電源遮断時における消費電力の大きさに応じて、スイッチ用トランジスタの駆動能力が異なる３種類の電源スイッチセル（２０Ａ〜２０Ｃ）を使い分けている。すなわち、消費電力が大きい回路には駆動能力が最大の電源スイッチセル２０Ａ、消費電力が中程度の回路には駆動能力が中間の電源スイッチセル２０Ｂ、消費電力が小さい回路には駆動能力が最小の電源スイッチセル２０Ｃを用いている。
このように、スイッチ用トランジスタの駆動能力を、スイッチ用トランジスタを介して電源が供給される回路セルの消費電力に応じた適切な大きさに設定することによって、スイッチ用トランジスタの駆動能力を一律に設定する場合に比べて、電源電圧の降下を抑えつつ、回路面積やリーク電流を小さくすることができる。
以上、本発明の好ましい幾つかの実施形態について述べたが、本発明はこれらの形態のみに限定されるものではない。
例えば、第２および第３の実施形態における２線式の電源構造と、第４および第５の実施形態における３線式の構造とを、１つの半導体集積回路の中で組み合わせて用いても良い。
図１９および図２０は、２線式構造と３線式構造とを組み合わせる例を示す図である。
このように、様々な配線構造を組み合わせることによって、設計の自由度が向上するため、設計対象の回路に応じたより適切な配線構造を選択することが可能になる。
図１９および図２０は、２線式構造と３線式構造とを組み合わせる例を示す図である。
このように、様々な配線構造を組み合わせることによって、設計の自由度が向上するため、設計対象の回路に応じたより適切な配線構造を選択することが可能になる。
また、上述した実施形態では、電源線群に含まれる電源線の数が２本であるが、これに限らず、３本以上の電源線を含んでも良い。
また、上述した実施形態では、低電圧側の電源線ＶＳＳにつながる分岐線を電源スイッチセルで切断する例が示されているが、これに限らず、高電圧側の電源線ＶＳＳにつながる分岐線を電源スイッチセルで切断しても良いし、この両方を電源スイッチセルで切断しても良い。
また、上述した実施形態では、格子縞状の電源線パターンにおいて、縦縞の電源線のみから分岐線が分岐しているが、これに限らず、横縞の電源線から分岐線が分岐する領域を含んでも良い。
１０，１１，１２，１３，１４，１５…回路セル、２０，２１，２２，２３，２４…電源スイッチセル、３０…回路ブロック、４０…入出力用セル，４１，４２…電源入力用セル、ＰＬ１，ＰＬ２…電源線群、ＢＬ１，ＢＬ２，ＢＬ２−１〜ＢＬ２−４、ＢＬ３−１〜ＢＬ３−４，ＢＬ４−１〜ＢＬ４−１１，ＢＬ５−１〜ＢＬ５−４…分岐線群、ＶＤＤ，ＶＳＳ…電源線、ＶＤＤＡ，ＶＳＳＡ，ＶＤＤＢ，ＶＳＳＢ，ＶＳＳＢ１〜ＶＳＳＢ６…分岐線、Ｌ１１１，Ｌ１１２，Ｌ１２１〜Ｌ１２３，Ｌ１３１〜Ｌ１３３，Ｌ２１１〜Ｌ２１３，Ｌ２２１〜Ｌ２２３，Ｌ２３１〜Ｌ２３３，Ｌ２４１〜Ｌ２４３…配線、ＣＴ１〜ＣＴ８…コンタクト配線、Ｑｐ１…ｐ型ＭＯＳトランジスタ、Ｑｎ１〜Ｑｎ５…ｎ型ＭＯＳトランジスタ
Claims (6)
- 複数の回路セルを有し、
上記複数の回路セルの配置領域が第１の領域と第２の領域に区分され、
上記第１,第２の領域のそれぞれが、
第１の回路セルと、
第２の回路セルと、
電源線と、
上記第１の回路セルに接続される第１の分岐線と、
上記電源線と上記第２の回路セル間に接続される第２の分岐線と、
入力される制御信号に応じて、上記電源線と上記第１の分岐線との遮断を制御するスイッチ回路を含む電源スイッチセルと、を有し、
上記第１領域では、上記第１の回路セル内に上記第１の分岐線が、上記第２の回路セル内に上記第２の分岐線が、それぞれ配置され、
上記第２領域では、上記第１の回路セルと上記第２の回路セルの両方において、上記第１の分岐線と上記第２の分岐線が共に配置される
半導体集積回路。 - 上記第１の領域では、上記第１の分岐線および上記第２の分岐線が、平面パターンにおいて上記電源スイッチセルを挟んで直線状に配置され、
上記第２領域では、上記第１の分岐線および上記第２の分岐線が、平面パターンにおいて、上記電源スイッチセルから延びて互いに平行に配置される
請求項１に記載の半導体集積回路。 - 上記第１の領域では、上記第１の分岐線および上記第２の分岐線が、平面パターンにおいて、上記電源スイッチセルを挟んで直線状に配置され、
上記第２領域では、上記第１の分岐線および上記第２の分岐線が、多層配線構造の異なる階層に形成され、平面パターンにおいて重なっている
請求項１に記載の半導体集積回路。 - 上記第１の分岐線は、上記第１の領域と上記第２の領域の両方において、隣接する２つの上記第１の回路セルで共有され、
上記第２の分岐線は、
上記第１の領域において、隣接する２つの上記第２の回路セルで共有され、
上記第２の領域において、隣接する２つの上記第２の回路セルで共有される上記第１の分岐線と各々平行に、一方の上記第２の回路セル内と他方の上記第２の回路セル内に配置される
請求項２に記載の半導体集積回路。 - 上記第１の分岐線は、上記第１の領域と上記第２の領域の両方において、隣接する２つの上記第１の回路セルで共有され、
上記第２の分岐線は、上記第１の領域と上記第２の領域の両方において、隣接する２つの上記第２の回路セルで共有される
請求項３に記載の半導体集積回路。 - 複数の回路セルを有し、
上記複数の回路セルの配置領域が第１の領域と第２の領域に区分され、
上記第１領域が、
第１の回路セルと、
電源線と、
上記第１の回路セルに接続される第１の分岐線と、
入力される制御信号に応じて、上記電源線と上記第１の分岐線との遮断を制御するスイッチ回路を含む電源スイッチセルと、を有し、
上記第２の領域が、
第１の回路セルと、
第２の回路セルと、
電源線と、
上記第１の分岐線と、
上記電源線と上記第２の回路セル間に接続される第２の分岐線と、
上記スイッチ回路を含む上記電源スイッチセルと、を有し、
上記第１領域では、上記第１の回路セル内に上記第１の分岐線が配置されるのに対し、上記第２領域では、上記第１の回路セルと上記第２の回路セルの両方において、上記第１の分岐線と上記第２の分岐線が共に配置される
半導体集積回路。
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