CN102136241A

CN102136241A - 移位暂存器电路

Info

Publication number: CN102136241A
Application number: CN2011100523227A
Authority: CN
Inventors: 林志隆; 涂俊达; 吴佳恩; 陈勇志
Original assignee: AU Optronics Corp
Current assignee: AU Optronics Corp
Priority date: 2010-12-30
Filing date: 2011-03-02
Publication date: 2011-07-27
Anticipated expiration: 2031-03-02
Also published as: CN102136241B; TW201228235A; TWI419468B

Abstract

一种移位暂存器电路包括多级移位暂存器以提供多栅极信号，每一级移位暂存器包括输入单元、上拉单元、下拉单元、控制单元及辅助下拉单元。输入单元是用来根据第一输入信号以输出驱动控制电压。上拉单元根据驱动控制电压与系统时序脉冲以上拉对应栅极信号。下拉单元根据第一输入信号以下拉对应栅极信号与驱动控制电压。控制单元是用来根据第一辅助时序脉冲以产生控制信号。辅助下拉单元根据控制信号及反相于第一辅助时序脉冲的第二辅助时序脉冲以下拉对应栅极信号与驱动控制电压。

Description

移位暂存器电路

技术领域

本发明是有关于一种移位暂存器电路，尤指一种具晶体管临界电压偏移回复功能的移位暂存器电路。

背景技术

液晶显示装置(Liquid Crystal Display；LCD)是目前广泛使用的一种平面显示器，其具有外型轻薄、省电以及低辐射等优点。液晶显示装置的工作原理是利用改变液晶层两端的电压差来改变液晶层内的液晶分子的排列状态，据以改变液晶层的透光性，再配合背光模组所提供的光源以显示影像。一般而言，液晶显示装置包括多画素单元、源极驱动器以及移位暂存器电路。源极驱动器是用来提供多数据信号至多画素单元。移位暂存器电路包括多级移位暂存器以产生多栅极信号馈入多画素单元，从而控制多数据信号的写入运作。因此，移位暂存器电路即为控制数据信号写入操作的关键性元件。

图1为公知移位暂存器电路的示意图。如图1所示，移位暂存器电路100包括多级移位暂存器，其中只显示第(N-1)级移位暂存器111、第N级移位暂存器112以及第(N+1)级移位暂存器113。第N级移位暂存器112是用来根据栅极信号SGn-1与第一系统时序脉冲HC1以产生栅极信号SGn，第(N+1)级移位暂存器113是用来根据栅极信号SGn与反相于第一系统时序脉冲HC1的第二系统时序脉冲HC2以产生栅极信号SGn+1馈入至栅极线GLn，其余级移位暂存器可同理类推。如图1所示，第N级移位暂存器112包括输入单元120、上拉单元130、下拉单元140、辅助下拉单元150、及控制单元160，其中控制单元160是用来根据驱动控制电压VQn与高电源电压VPH以提供控制信号Sc，而在第N级移位暂存器112的大部分运作时间中，辅助下拉单元150是用来根据控制信号Sc将栅极信号SGn与驱动控制电压VQn下拉至低电源电压VPL。亦即，辅助下拉单元150的晶体管是长时间工作于顺偏状态，故易造成临界电压偏移现象。若为降低制造成本而将移位暂存器电路100整合于包括画素阵列的显示面板上，亦即基于GOA(Gate-driver On Array)架构，则上述多级移位暂存器所使用的晶体管是为薄膜晶体管(Thin Film Transistor；TFT)，所以晶体管长时间工作于顺偏状态就更容易导致严重的临界电压偏移现象，从而降低辅助下拉单元150的下拉稳压功能，进而缩短移位暂存器电路100的使用寿命。

发明内容

依据本发明的实施例，其公开一种移位暂存器电路，用以提供多栅极信号至多栅极线，该移位暂存器电路包括多级移位暂存器，所述级移位暂存器的一第N级移位暂存器包括：一上拉单元，电连接于所述栅极线的一第N栅极线，该上拉单元是用来根据一系统时序脉冲与一驱动控制电压以上拉所述栅极信号的一第N栅极信号，其中该第N栅极线是用以传输该第N栅极信号；一输入单元，电连接于该上拉单元，该输入单元是用来根据一第一输入信号以输出该驱动控制电压；一下拉单元，电连接于该输入单元与该第N栅极线，该下拉单元是用来根据一第二输入信号以下拉该驱动控制电压与该第N栅极信号；一第一控制单元，电连接于该输入单元，该第一控制单元是用来根据该驱动控制电压与一第一辅助时序脉冲以提供一第一控制信号；以及一第一辅助下拉单元，电连接于该第一控制单元、该输入单元与该第N栅极线，该第一辅助下拉单元是用来根据该第一控制信号与一反相于该第一辅助时序脉冲的第二辅助时序脉冲以下拉该驱动控制电压与该第N栅极信号。

该第一辅助下拉单元包括：一第一晶体管，具有一电连接于该第N栅极线的第一端、一用来接收该第一控制信号的栅极端、及一用来接收该第二辅助时序脉冲的第二端；以及一第二晶体管，具有一电连接于该输入单元与该上拉单元的第一端、一用来接收该第一控制信号的栅极端、及一用来接收该第二辅助时序脉冲的第二端；以及该第一控制单元包括：一第三晶体管，具有一用来接收该第一辅助时序脉冲的第一端、一用来接收该第一辅助时序脉冲的栅极端、及一用来输出该第一控制信号的第二端；以及一第四晶体管，具有一电连接于该第三晶体管的第二端的第一端、一电连接于该输入单元与该上拉单元的栅极端、及一用来接收一电源电压的第二端。

该第一辅助下拉单元包括：一第一晶体管，具有一电连接于该第N栅极线的第一端、一用来接收该第一控制信号的栅极端、及一用来接收该第二辅助时序脉冲的第二端；以及一第二晶体管，具有一电连接于该输入单元与该上拉单元的第一端、一用来接收该第一控制信号的栅极端、及一用来接收该第二辅助时序脉冲的第二端；以及该第一控制单元包括：一第三晶体管，具有一用来接收该第一辅助时序脉冲的第一端、一用来输出该第一控制信号的第二端、及一栅极端；一第四晶体管，具有一电连接于该第三晶体管的第二端的第一端、一电连接于该输入单元与该上拉单元的栅极端、及一用来接收一电源电压的第二端；一第五晶体管，具有一用来接收该第一辅助时序脉冲的第一端、一用来接收该第一辅助时序脉冲的栅极端、及一电连接于该第三晶体管的栅极端的第二端；以及一第六晶体管，具有一电连接于该第五晶体管的第二端的第一端、一电连接于该第四晶体管的栅极端的栅极端、及一用来接收该电源电压的第二端。

还包括：一第二控制单元，电连接于该输入单元，该第二控制单元是用来根据该驱动控制电压与该第二辅助时序脉冲以提供一第二控制信号；以及一第二辅助下拉单元，电连接于该第二控制单元、该输入单元与该第N栅极线，该第二辅助下拉单元是用来根据该第二控制信号与该第一辅助时序脉冲以下拉该驱动控制电压与该第N栅极信号。

该第二辅助下拉单元包括：一第七晶体管，具有一电连接于该第N栅极线的第一端、一用来接收该第二控制信号的栅极端、及一用来接收该第一辅助时序脉冲的第二端；以及一第八晶体管，具有一电连接于该输入单元与该上拉单元的第一端、一用来接收该第二控制信号的栅极端、及一用来接收该第一辅助时序脉冲的第二端；以及该第二控制单元包括：一第九晶体管，具有一用来接收该第二辅助时序脉冲的第一端、一用来接收该第二辅助时序脉冲的栅极端、及一用来输出该第二控制信号的第二端；以及一第十晶体管，具有一电连接于该第九晶体管的第二端的第一端、一电连接于该输入单元与该上拉单元的栅极端、及一用来接收一电源电压的第二端。

该第二辅助下拉单元包括：一第七晶体管，具有一电连接于该第N栅极线的第一端、一用来接收该第二控制信号的栅极端、及一用来接收该第一辅助时序脉冲的第二端；以及一第八晶体管，具有一电连接于该输入单元与该上拉单元的第一端、一用来接收该第二控制信号的栅极端、及一用来接收该第一辅助时序脉冲的第二端；以及该第二控制单元包括：一第九晶体管，具有一用来接收该第二辅助时序脉冲的第一端、一用来输出该第二控制信号的第二端、及一栅极端；一第十晶体管，具有一电连接于该第九晶体管的第二端的第一端、一电连接于该输入单元与该上拉单元的栅极端、及一用来接收一电源电压的第二端；一第十一晶体管，具有一用来接收该第二辅助时序脉冲的第一端、一用来接收该第二辅助时序脉冲的栅极端、及一电连接于该第九晶体管的栅极端的第二端；以及一第十二晶体管，具有一电连接于该第十一晶体管的第二端的第一端、一电连接于该第十晶体管的栅极端的栅极端、及一用来接收该电源电压的第二端。

还包括：一进位单元，电连接于该输入单元，该进位单元是用来根据该驱动控制电压与该系统时序脉冲以输出一第N启始脉冲波动信号。

该输入单元包括：一第十五晶体管，具有一用来接收该第一输入信号的第一端、一电连接于该第一端的栅极端、及一用来输出该驱动控制电压的第二端；该上拉单元包括：一第十六晶体管，具有一用来接收该系统时序脉冲的第一端、一用来接收该驱动控制电压的栅极端、及一电连接于该第N栅极线的第二端；以及该进位单元包括：一第十七晶体管，具有一用来接收该系统时序脉冲的第一端、一用来接收该驱动控制电压的栅极端、及一用来输出该第N启始脉冲波动信号的第二端。该第十五晶体管的第一端是电连接于所述级移位暂存器的一第(N-1)级移位暂存器以接收一第(N-1)启始脉冲波动信号。

该下拉单元包括：一第十三晶体管，具有一电连接于该第N栅极线的第一端、一用来接收该第二输入信号的栅极端、及一用来接收一电源电压的第二端；一第十四晶体管，具有一电连接于该第十五晶体管的第二端的第一端、一电连接于该第十三晶体管的栅极端的栅极端、及一用来接收该电源电压的第二端；以及一第二十晶体管，具有一电连接于该第十七晶体管的第二端的第一端、一电连接于该第十三晶体管的栅极端的栅极端、及一用来接收该电源电压的第二端。该第十三晶体管的栅极端是电连接于所述级移位暂存器的一第(N+1)级移位暂存器以接收一第(N+1)栅极信号或一第(N+1)启始脉冲波动信号。

该第一辅助下拉单元包括：一第一晶体管，具有一电连接于该第N栅极线的第一端、一用来接收该第一控制信号的栅极端、及一用来接收该第二辅助时序脉冲的第二端；一第二晶体管，具有一电连接于该第十五晶体管的第二端的第一端、一用来接收该第一控制信号的栅极端、及一用来接收该第二辅助时序脉冲的第二端；以及一第十八晶体管，具有一电连接于该第十七晶体管的第二端的第一端、一用来接收该第一控制信号的栅极端、及一用来接收该第二辅助时序脉冲的第二端；以及该第一控制单元包括：一第三晶体管，具有一用来接收该第一辅助时序脉冲的第一端、一用来接收该第一辅助时序脉冲的栅极端、及一用来输出该第一控制信号的第二端；以及一第四晶体管，具有一电连接于该第三晶体管的第二端的第一端、一电连接于该第十五晶体管的第二端的栅极端、及一用来接收一电源电压的第二端。

该第一辅助下拉单元包括：一第一晶体管，具有一电连接于该第N栅极线的第一端、一用来接收该第一控制信号的栅极端、及一用来接收该第二辅助时序脉冲的第二端；一第二晶体管，具有一电连接于该第十五晶体管的第二端的第一端、一用来接收该第一控制信号的栅极端、及一用来接收该第二辅助时序脉冲的第二端；以及一第十八晶体管，具有一电连接于该第十七晶体管的第二端的第一端、一用来接收该第一控制信号的栅极端、及一用来接收该第二辅助时序脉冲的第二端；以及该第一控制单元包括：一第三晶体管，具有一用来接收该第一辅助时序脉冲的第一端、一用来输出该第一控制信号的第二端、及一栅极端；一第四晶体管，具有一电连接于该第三晶体管的第二端的第一端、一电连接于该第十五晶体管的第二端的栅极端、及一用来接收一电源电压的第二端；一第五晶体管，具有一用来接收该第一辅助时序脉冲的第一端、一用来接收该第一辅助时序脉冲的栅极端、及一电连接于该第三晶体管的栅极端的第二端；以及一第六晶体管，具有一电连接于该第五晶体管的第二端的第一端、一电连接于该第四晶体管的栅极端的栅极端、及一用来接收该电源电压的第二端。

进一步包括：一第二控制单元，电连接于该输入单元，该第二控制单元是用来根据该驱动控制电压与该第二辅助时序脉冲以提供一第二控制信号；以及一第二辅助下拉单元，电连接于该第二控制单元、该输入单元、该进位单元与该第N栅极线，该第二辅助下拉单元是用来根据该第二控制信号与该第一辅助时序脉冲以下拉该驱动控制电压、该第N启始脉冲波动信号与该第N栅极信号。

该第二辅助下拉单元包括：一第七晶体管，具有一电连接于该第N栅极线的第一端、一用来接收该第二控制信号的栅极端、及一用来接收该第一辅助时序脉冲的第二端；一第八晶体管，具有一电连接于该第十五晶体管的第二端的第一端、一用来接收该第二控制信号的栅极端、及一用来接收该第一辅助时序脉冲的第二端；以及一第十九晶体管，具有一电连接于该第十七晶体管的第二端的第一端、一用来接收该第二控制信号的栅极端、及一用来接收该第一辅助时序脉冲的第二端；以及该第二控制单元包括：一第九晶体管，具有一用来接收该第二辅助时序脉冲的第一端、一用来接收该第二辅助时序脉冲的栅极端、及一用来输出该第二控制信号的第二端；以及一第十晶体管，具有一电连接于该第九晶体管的第二端的第一端、一电连接于该第十五晶体管的第二端的栅极端、及一用来接收一电源电压的第二端。

该第二辅助下拉单元包括：一第七晶体管，具有一电连接于该第N栅极线的第一端、一用来接收该第二控制信号的栅极端、及一用来接收该第一辅助时序脉冲的第二端；一第八晶体管，具有一电连接于该第十五晶体管的第二端的第一端、一用来接收该第二控制信号的栅极端、及一用来接收该第一辅助时序脉冲的第二端；以及一第十九晶体管，具有一电连接于该第十七晶体管的第二端的第一端、一用来接收该第二控制信号的栅极端、及一用来接收该第一辅助时序脉冲的第二端；以及该第二控制单元包括：一第九晶体管，具有一用来接收该第二辅助时序脉冲的第一端、一用来输出该第二控制信号的第二端、及一栅极端；一第十晶体管，具有一电连接于该第九晶体管的第二端的第一端、一电连接于该第十五晶体管的第二端的栅极端、及一用来接收一电源电压的第二端；一第十一晶体管，具有一用来接收该第二辅助时序脉冲的第一端、一用来接收该第二辅助时序脉冲的栅极端、及一电连接于该第九晶体管的栅极端的第二端；以及一第十二晶体管，具有一电连接于该第十一晶体管的第二端的第一端、一电连接于该第十晶体管的栅极端的栅极端、及一用来接收该电源电压的第二端。该输入单元包括：一第十五晶体管，具有一用来接收该第一输入信号的第一端、一电连接于该第一端的栅极端、及一用来输出该驱动控制电压的第二端；以及该上拉单元包括：一第十六晶体管，具有一用来接收该系统时序脉冲的第一端、一用来接收该驱动控制电压的栅极端、及一电连接于该第N栅极线的第二端。第十五晶体管的第一端是电连接于所述级移位暂存器的一第(N-1)级移位暂存器以接收一第(N-1)栅极信号。该下拉单元包括：一第十三晶体管，具有一电连接于该第N栅极线的第一端、一用来接收该第二输入信号的栅极端、及一用来接收一电源电压的第二端；以及一第十四晶体管，具有一电连接于该输入单元与该上拉单元的第一端、一电连接于该第十三晶体管的栅极端的栅极端、及一用来接收该电源电压的第二端。该第十三晶体管的栅极端是电连接于所述级移位暂存器的一第(N+1)级移位暂存器以接收一第(N+1)栅极信号。还包括：一第二控制单元，电连接于该输入单元，该第二控制单元是用来根据该驱动控制电压与一第三辅助时序脉冲以提供一第二控制信号；一第二辅助下拉单元，电连接于该第二控制单元、该输入单元与该第N栅极线，该第二辅助下拉单元是用来根据该第二控制信号与一反相于该第三辅助时序脉冲的第四辅助时序脉冲以下拉该驱动控制电压与该第N栅极信号；一第三控制单元，电连接于该输入单元，该第三控制单元是用来根据该驱动控制电压与一第五辅助时序脉冲以提供一第三控制信号；以及一第三辅助下拉单元，电连接于该第三控制单元、该输入单元与该第N栅极线，该第三辅助下拉单元是用来根据该第三控制信号与一反相于该第五辅助时序脉冲的第六辅助时序脉冲以下拉该驱动控制电压与该第N栅极信号。

附图说明

图1为公知移位暂存器电路的示意图。

图2为本发明第一实施例的移位暂存器电路的示意图。

图3为图2所示的移位暂存器电路的工作相关信号波形示意图，其中横轴为时间轴。

图4为本发明第二实施例的移位暂存器电路的示意图。

图5为本发明第三实施例的移位暂存器电路的示意图。

图6为本发明第四实施例的移位暂存器电路的示意图。

图7为本发明第五实施例的移位暂存器电路的示意图。

附图标记说明

具体实施方式

下文依本发明移位暂存器电路，特举实施例配合所附图式作详细说明，但所提供的实施例并非用以限制本发明所涵盖的范围。

图2为本发明第一实施例的移位暂存器电路的示意图。如图2所示，移位暂存器电路200包括多级移位暂存器，其中只显示第(N-2)级移位暂存器211、第(N-1)级移位暂存器212、第N级移位暂存器213、第(N+1)级移位暂存器214以及第(N+2)级移位暂存器215，据以方便说明。在移位暂存器电路200的运作中，第N级移位暂存器213是用来根据第(N-1)级移位暂存器212产生的栅极信号SGn-1、第(N+1)级移位暂存器214产生的栅极信号SGn+1、第一系统时序脉冲HC1、第一辅助时序脉冲CKx1、及反相于第一辅助时序脉冲CKx1的第二辅助时序脉冲CKx2以产生栅极信号SGn馈入至栅极线GLn，其余级移位暂存器可同理类推。请注意，图2所示的第三系统时序脉冲HC3与第一系统时序脉冲HC1具有180度的相位差，第二系统时序脉冲HC2与第一系统时序脉冲HC1具有90度的相位差，第四系统时序脉冲HC4与第二系统时序脉冲HC2具有180度的相位差。在另一实施例中，移位暂存器电路200的多级移位暂存器可基于二系统时序脉冲机制以进行栅极信号扫描运作。

第N级移位暂存器213包括输入单元220、上拉单元230、下拉单元240、第一辅助下拉单元250、第一控制单元260、第二辅助下拉单元270、及第二控制单元280。电连接于第(N-1)级移位暂存器212的输入单元220是用来根据栅极信号SGn-1以输出驱动控制电压VQn。电连接于输入单元220与栅极线GLn的上拉单元230是用来根据驱动控制电压VQn与第一系统时序脉冲HC1以上拉栅极信号SGn，其中栅极线GLn是用以传输栅极信号SGn。电连接于输入单元220、栅极线GLn与第(N+1)级移位暂存器214的下拉单元240是用来根据栅极信号SGn+1以下拉栅极信号SGn与驱动控制电压VQn。

电连接于输入单元220的第一控制单元260是用来根据驱动控制电压VQn与第一辅助时序脉冲CKx1以产生第一控制信号Sc1。电连接于第一控制单元260、输入单元220与栅极线GLn的第一辅助下拉单元250是用来根据第一控制信号Sc1与第二辅助时序脉冲CKx2以下拉栅极信号SGn与驱动控制电压VQn。电连接于输入单元220的第二控制单元280是用来根据驱动控制电压VQn与第二辅助时序脉冲CKx2以产生第二控制信号Sc2。电连接于第二控制单元280、输入单元220与栅极线GLn的第二辅助下拉单元270是用来根据第二控制信号Sc2与第一辅助时序脉冲CKx1以下拉栅极信号SGn与驱动控制电压VQn。

在图2的实施例中，第一辅助下拉单元250包括第一晶体管251与第二晶体管252，第一控制单元260包括第三晶体管261与第四晶体管262，第二辅助下拉单元270包括第七晶体管271与第八晶体管272，第二控制单元280包括第九晶体管281与第十晶体管282，下拉单元240包括第十三晶体管241与第十四晶体管242，输入单元220包括第十五晶体管221，上拉单元230包括第十六晶体管230。请注意，上述或以下所述的每一晶体管可为薄膜晶体管(Thin Film Transistor)、场效晶体管(Field Effect Transistor)或其他具开关切换功能的元件。

第十五晶体管221包括第一端、第二端与栅极端，其中第一端与栅极端均电连接于第(N-1)级移位暂存器212以接收栅极信号SGn-1，第二端用来输出驱动控制电压VQn。第十六晶体管231具有一用来接收第一系统时序脉冲HC1的第一端、一电连接于第十五晶体管221的第二端的栅极端、及一电连接于栅极线GLn的第二端。第十三晶体管241包括第一端、第二端与栅极端，其中第一端电连接于栅极线GLn，栅极端电连接于第(N+1)级移位暂存器214以接收栅极信号SGn+1，第二端用来接收电源电压Vss。第十四晶体管242包括第一端、第二端与栅极端，其中第一端电连接于第十五晶体管221的第二端，栅极端电连接于第(N+1)级移位暂存器214以接收栅极信号SGn+1，第二端用来接收电源电压Vss。

第一晶体管251具有一电连接于栅极线GLn的第一端、一用来接收第一控制信号Sc1的栅极端、及一用来接收第二辅助时序脉冲CKx2的第二端。第二晶体管252具有一电连接于第十五晶体管221的第二端的第一端、一用来接收第一控制信号Sc1的栅极端、及一用来接收第二辅助时序脉冲CKx2的第二端。第三晶体管261包括第一端、第二端与栅极端，其中第一端与栅极端均用来接收第一辅助时序脉冲CKx1，第二端用来输出第一控制信号Sc1。第四晶体管262具有一电连接于第三晶体管261的第二端的第一端、一电连接于第十五晶体管221的第二端的栅极端、及一用来接收电源电压Vss的第二端。

第七晶体管271具有一电连接于栅极线GLn的第一端、一用来接收第二控制信号Sc2的栅极端、及一用来接收第一辅助时序脉冲CKx1的第二端。第八晶体管272具有一电连接于第十五晶体管221的第二端的第一端、一用来接收第二控制信号Sc2的栅极端、及一用来接收第一辅助时序脉冲CKx1的第二端。第九晶体管281包括第一端、第二端与栅极端，其中第一端与栅极端均用来接收第二辅助时序脉冲CKx2，第二端用来输出第二控制信号Sc2。第十晶体管282具有一电连接于第九晶体管281的第二端的第一端、一电连接于第十五晶体管221的第二端的栅极端、及一用来接收电源电压Vss的第二端。

图3为图2所示的移位暂存器电路的工作相关信号波形示意图，其中横轴为时间轴。在图3中，由上往下的信号分别为第一系统时序脉冲HC1、第二系统时序脉冲HC2、第三系统时序脉冲HC3、第四系统时序脉冲HC4、第一辅助时序脉冲CKx1、第二辅助时序脉冲CKx2、栅极信号SGn-2、栅极信号SGn-1、驱动控制电压VQn、栅极信号SGn、栅极信号SGn+1、及栅极信号SGn+2。参阅图3与图2，于第I画面时间内，第一辅助时序脉冲CKx1保持在高准位电压且第二辅助时序脉冲CKx2保持在低准位电压，故第七晶体管271与第八晶体管272会因具高准位电压的第一辅助时序脉冲CKx1而在第I画面时间内持续工作于负偏压状态，使第七晶体管271与第八晶体管272可因长时间工作于负偏压状态而导致第一临界电压偏移。于时段T1内，栅极信号SGn-1的脉冲可透过第十五晶体管221将驱动控制电压VQn上拉至第一高电压Vh1，据以导通第四晶体管262，进而将第一控制信号Sc1下拉至电源电压Vss，此时，第一晶体管251与第二晶体管252会因具低准位电压的第二辅助时序脉冲CKx2而工作在约零偏压的状态。于时段T2内，第一系统时序脉冲HC1的脉冲可透过第十六晶体管231的元件电容耦合效应将驱动控制电压VQn上拉至第二电压Vh2，进而导通第十六晶体管231以根据第一系统时序脉冲HC1的脉冲将栅极信号SGn上拉至高准位电压，此时第四晶体管262仍持续导通以将第一控制信号Sc1下拉至电源电压Vss，亦即第一晶体管251与第二晶体管252仍工作在约零偏压的状态。在第I画面时间的除时段T1及T2以外的其余时间中，驱动控制电压VQn是保持在低准位电压，据以截止第四晶体管262，进而将第一控制信号Sc1上拉至第一辅助时序脉冲CKx1的高准位电压，故第一晶体管251与第二晶体管252是工作于顺偏压状态以将栅极信号SGn与驱动控制电压VQn下拉至第二辅助时序脉冲CKx2的低准位电压，而第一晶体管251与第二晶体管252也会因长时间工作于顺偏压状态导致第二临界电压偏移。

于第(I+1)画面时间内，第一辅助时序脉冲CKx1保持在低准位电压且第二辅助时序脉冲CKx2保持在高准位电压，故第一晶体管251与第二晶体管252会因具高准位电压的第二辅助时序脉冲CKx2而在第(I+1)画面时间内持续工作于负偏压状态，使第一晶体管251与第二晶体管252可因长时间工作于负偏压状态而导致第一临界电压偏移，据以补偿上述第一晶体管251与第二晶体管252的第二临界电压偏移，如此就可达成第一晶体管251与第二晶体管252的临界电压偏移回复功效，从而避免第一晶体管251与第二晶体管252的临界电压偏移持续恶化。

于时段T3内，栅极信号SGn-1的脉冲可透过第十五晶体管221将驱动控制电压VQn上拉至第一高电压Vh1，据以导通第十晶体管282，进而将第二控制信号Sc2下拉至电源电压Vss，此时，第七晶体管271与第八晶体管272会因具低准位电压的第一辅助时序脉冲CKx1而工作在约零偏压的状态。于时段T4内，第一系统时序脉冲HC1的脉冲可透过第十六晶体管231的元件电容耦合效应将驱动控制电压VQn上拉至第二电压Vh2，进而导通第十六晶体管231以根据第一系统时序脉冲HC1的脉冲将栅极信号SGn上拉至高准位电压，此时第十晶体管282仍持续导通以将第二控制信号Sc2下拉至电源电压Vss，亦即第七晶体管271与第八晶体管272仍工作在约零偏压的状态。在第(I+1)画面时间的除时段T3及T4以外的其余时间中，驱动控制电压VQn是保持在低准位电压，据以截止第十晶体管282，进而将第二控制信号Sc2上拉至第二辅助时序脉冲CKx2的高准位电压，故第七晶体管271与第八晶体管272是工作于顺偏压状态以将栅极信号SGn与驱动控制电压VQn下拉至第一辅助时序脉冲CKx1的低准位电压，而第七晶体管271与第八晶体管272也会因长时间工作于顺偏压状态导致第二临界电压偏移，据以补偿上述第七晶体管271与第八晶体管272的第一临界电压偏移，如此就可达成第七晶体管271与第八晶体管272的临界电压偏移回复功效，从而避免第七晶体管271与第八晶体管272的临界电压偏移持续恶化。请注意，第一辅助时序脉冲CKx1与第二辅助时序脉冲CKx2的变化周期并不限于上述画面时间，亦即可基于其他预定的时间长度作为第一辅助时序脉冲CKx1与第二辅助时序脉冲CKx2的变化周期。

由上述可知，在移位暂存器电路200的运作中，辅助下拉单元所包括的多晶体管均可藉由上述临界电压偏移回复机制而避免临界电压偏移持续恶化，亦即可避免丧失下拉稳压功能以延长移位暂存器电路200的使用寿命。

图4为本发明第二实施例的移位暂存器电路的示意图。如图4所示，移位暂存器电路300包括多级移位暂存器，其中只显示第(N-2)级移位暂存器311、第(N-1)级移位暂存器312、第N级移位暂存器313、第(N+1)级移位暂存器314以及第(N+2)级移位暂存器315，据以方便说明。在移位暂存器电路300的运作中，第N级移位暂存器313是用来根据第(N-1)级移位暂存器312产生的栅极信号SGn-1、第(N+1)级移位暂存器314产生的栅极信号SGn+1、第一系统时序脉冲HC1、第一辅助时序脉冲CKx1、及反相于第一辅助时序脉冲CKx1的第二辅助时序脉冲CKx2以产生栅极信号SGn馈入至栅极线GLn，其余级移位暂存器可同理类推。请注意，图4所示的第三系统时序脉冲HC3与第一系统时序脉冲HC1具有180度的相位差，第二系统时序脉冲HC2与第一系统时序脉冲HC1具有90度的相位差，第四系统时序脉冲HC4与第二系统时序脉冲HC2具有180度的相位差。在另一实施例中，移位暂存器电路300的多级移位暂存器可基于二系统时序脉冲机制以进行栅极信号扫描运作。

第N级移位暂存器313是类似于图2所示的第N级移位暂存器213，主要差异在于将第一控制单元260置换为第一控制单元360，并将第二控制单元280置换为第二控制单元380。在图4的实施例中，第一控制单元360包括第三晶体管361、第四晶体管362、第五晶体管363与第六晶体管364，第二控制单元380包括第九晶体管381、第十晶体管382、第十一晶体管383与第十二晶体管384。

第三晶体管361包括第一端、第二端与栅极端，其中第一端用来接收第一辅助时序脉冲CKx1，第二端用来输出第一控制信号Sc1。第四晶体管362具有一电连接于第三晶体管361的第二端的第一端、一电连接于第十五晶体管221的第二端的栅极端、及一用来接收电源电压Vss的第二端。第五晶体管363包括第一端、第二端与栅极端，其中第一端与栅极端均用来接收第一辅助时序脉冲CKx1，第二端电连接于第三晶体管361的栅极端。第六晶体管364具有一电连接于第五晶体管363的第二端的第一端、一电连接于第十五晶体管221的第二端的栅极端、及一用来接收电源电压Vss的第二端。

第九晶体管381包括第一端、第二端与栅极端，其中第一端用来接收第二辅助时序脉冲CKx2，第二端用来输出第二控制信号Sc2。第十晶体管382具有一电连接于第九晶体管381的第二端的第一端、一电连接于第十五晶体管221的第二端的栅极端、及一用来接收电源电压Vss的第二端。第十一晶体管383包括第一端、第二端与栅极端，其中第一端与栅极端均用来接收第二辅助时序脉冲CKx2，第二端电连接于第九晶体管381的栅极端。第十二晶体管384具有一电连接于第十一晶体管383的第二端的第一端、一电连接于第十五晶体管221的第二端的栅极端、及一用来接收电源电压Vss的第二端。

第一控制单元360与第二控制单元380的电路运作为所属技艺领域中具有通常知识者所公知，不再赘述。移位暂存器电路300执行具临界电压偏移回复功效的栅极信号扫描运作的工作原理，可根据上述移位暂存器电路200的工作原理而同理类推，亦不再赘述。

图5为本发明第三实施例的移位暂存器电路的示意图。如图5所示，移位暂存器电路400包括多级移位暂存器，其中只显示第(N-2)级移位暂存器411、第(N-1)级移位暂存器412、第N级移位暂存器413、第(N+1)级移位暂存器414以及第(N+2)级移位暂存器415，据以方便说明。在移位暂存器电路400的运作中，第N级移位暂存器413是用来根据第(N-1)级移位暂存器412产生的启始脉冲波动信号STn-1、第(N+1)级移位暂存器414产生的栅极信号SGn+1、第一系统时序脉冲HC1、第一辅助时序脉冲CKx1、及反相于第一辅助时序脉冲CKx1的第二辅助时序脉冲CKx2以产生栅极信号SGn与启始脉冲波动信号STn，其余级移位暂存器可同理类推。请注意，图5所示的第三系统时序脉冲HC3与第一系统时序脉冲HC1具有180度的相位差，第二系统时序脉冲HC2与第一系统时序脉冲HC1具有90度的相位差，第四系统时序脉冲HC4与第二系统时序脉冲HC2具有180度的相位差。在另一实施例中，移位暂存器电路400的多级移位暂存器可基于二系统时序脉冲机制以进行栅极信号扫描运作。

第N级移位暂存器413是类似于图2所示的第N级移位暂存器213，主要差异在于将输入单元220置换为输入单元420，将下拉单元240置换为下拉单元440，将第一辅助下拉单元250置换为第一辅助下拉单元450，将第二辅助下拉单元270置换为第二辅助下拉单元470，并进一步包括进位单元435。进位单元435是用来根据驱动控制电压VQn与第一系统时序脉冲HC1以输出启始脉冲波动信号STn。在图5的实施例中，进位单元435包括第十七晶体管436，输入单元420包括第十五晶体管421，下拉单元440包括第十三晶体管441、第十四晶体管442与第二十晶体管443，第一辅助下拉单元450包括第一晶体管451、第二晶体管452与第十八晶体管453，第二辅助下拉单元470包括第七晶体管471、第八晶体管472与第十九晶体管473。

第十五晶体管421包括第一端、第二端与栅极端，其中第一端与栅极端均电连接于第(N-1)级移位暂存器412以接收启始脉冲波动信号STn-1，第二端用来输出驱动控制电压VQn。第十七晶体管436具有一用来接收第一系统时序脉冲HC1的第一端、一电连接于第十五晶体管421的第二端的栅极端、及一用来输出启始脉冲波动信号STn的第二端。第十三晶体管441包括第一端、第二端与栅极端，其中第一端电连接于栅极线GLn，栅极端电连接于第(N+1)级移位暂存器414以接收栅极信号SGn+1，第二端用来接收电源电压Vss。第十四晶体管442包括第一端、第二端与栅极端，其中第一端电连接于第十五晶体管421的第二端，栅极端电连接于第(N+1)级移位暂存器414以接收栅极信号SGn+1，第二端用来接收电源电压Vss。第二十晶体管443包括第一端、第二端与栅极端，其中第一端电连接于第十七晶体管436的第二端，栅极端电连接于第(N+1)级移位暂存器414以接收栅极信号SGn+1，第二端用来接收电源电压Vss。在另一实施例中，第十三晶体管441的栅极端、第十四晶体管442的栅极端与第二十晶体管443的栅极端可均电连接于第(N+1)级移位暂存器414以接收启始脉冲波动信号STn+1。

第一晶体管451具有一电连接于栅极线GLn的第一端、一用来接收第一控制信号Sc1的栅极端、及一用来接收第二辅助时序脉冲CKx2的第二端。第二晶体管452具有一电连接于第十五晶体管421的第二端的第一端、一用来接收第一控制信号Sc1的栅极端、及一用来接收第二辅助时序脉冲CKx2的第二端。第十八晶体管453具有一电连接于第十七晶体管436的第二端的第一端、一用来接收第一控制信号Sc1的栅极端、及一用来接收第二辅助时序脉冲CKx2的第二端。第七晶体管471具有一电连接于栅极线GLn的第一端、一用来接收第二控制信号Sc2的栅极端、及一用来接收第一辅助时序脉冲CKx1的第二端。第八晶体管472具有一电连接于第十五晶体管421的第二端的第一端、一用来接收第二控制信号Sc2的栅极端、及一用来接收第一辅助时序脉冲CKx1的第二端。第十九晶体管473具有一电连接于第十七晶体管436的第二端的第一端、一用来接收第二控制信号Sc2的栅极端、及一用来接收第一辅助时序脉冲CKx1的第二端。

启始脉冲波动信号STn、启始脉冲波动信号STn-1及启始脉冲波动信号STn+1的波形实质上分别同于栅极信号SGn、栅极信号SGn-1及栅极信号SGn+1的波形，所以移位暂存器电路400执行具临界电压偏移回复功效的栅极信号扫描运作的工作原理，仍可根据上述移位暂存器电路200的工作原理而同理类推，不再赘述。

图6为本发明第四实施例的移位暂存器电路的示意图。如图6所示，移位暂存器电路500包括多级移位暂存器，其中只显示第(N-2)级移位暂存器511、第(N-1)级移位暂存器512、第N级移位暂存器513、第(N+1)级移位暂存器514以及第(N+2)级移位暂存器515，据以方便说明。在移位暂存器电路500的运作中，第N级移位暂存器513是用来根据第(N-1)级移位暂存器512产生的启始脉冲波动信号STn-1、第(N+1)级移位暂存器514产生的栅极信号SGn+1、第一系统时序脉冲HC1、第一辅助时序脉冲CKx1、及反相于第一辅助时序脉冲CKx1的第二辅助时序脉冲CKx2以产生栅极信号SGn与启始脉冲波动信号STn，其余级移位暂存器可同理类推。请注意，图6所示的第三系统时序脉冲HC3与第一系统时序脉冲HC1具有180度的相位差，第二系统时序脉冲HC2与第一系统时序脉冲HC1具有90度的相位差，第四系统时序脉冲HC4与第二系统时序脉冲HC2具有180度的相位差。在另一实施例中，移位暂存器电路500的多级移位暂存器可基于二系统时序脉冲机制以进行栅极信号扫描运作。

第N级移位暂存器513是类似于图5所示的第N级移位暂存器413，主要差异在于将第一控制单元260置换为第一控制单元560，并将第二控制单元280置换为第二控制单元580。在图6的实施例中，第一控制单元560包括第三晶体管561、第四晶体管562、第五晶体管563与第六晶体管564，第二控制单元580包括第九晶体管581、第十晶体管582、第十一晶体管583与第十二晶体管584。

第三晶体管561包括第一端、第二端与栅极端，其中第一端用来接收第一辅助时序脉冲CKx1，第二端用来输出第一控制信号Sc1。第四晶体管562具有一电连接于第三晶体管561的第二端的第一端、一电连接于第十五晶体管421的第二端的栅极端、及一用来接收电源电压Vss的第二端。第五晶体管563包括第一端、第二端与栅极端，其中第一端与栅极端均用来接收第一辅助时序脉冲CKx1，第二端电连接于第三晶体管561的栅极端。第六晶体管564具有一电连接于第五晶体管563的第二端的第一端、一电连接于第十五晶体管421的第二端的栅极端、及一用来接收电源电压Vss的第二端。

第九晶体管581包括第一端、第二端与栅极端，其中第一端用来接收第二辅助时序脉冲CKx2，第二端用来输出第二控制信号Sc2。第十晶体管582具有一电连接于第九晶体管581的第二端的第一端、一电连接于第十五晶体管421的第二端的栅极端、及一用来接收电源电压Vss的第二端。第十一晶体管583包括第一端、第二端与栅极端，其中第一端与栅极端均用来接收第二辅助时序脉冲CKx2，第二端电连接于第九晶体管581的栅极端。第十二晶体管584具有一电连接于第十一晶体管583的第二端的第一端、一电连接于第十五晶体管421的第二端的栅极端、及一用来接收电源电压Vss的第二端。移位暂存器电路500执行具临界电压偏移回复功效的栅极信号扫描运作的工作原理，仍可根据上述移位暂存器电路200的工作原理而同理类推，不再赘述。

图7为本发明第五实施例的移位暂存器电路的示意图。如图7所示，移位暂存器电路600包括多级移位暂存器，其中只显示第(N-2)级移位暂存器611、第(N-1)级移位暂存器612、第N级移位暂存器613、第(N+1)级移位暂存器614以及第(N+2)级移位暂存器615，据以方便说明。在移位暂存器电路600的运作中，第N级移位暂存器613是用来根据第(N-1)级移位暂存器612产生的栅极信号SGn-1、第(N+1)级移位暂存器614产生的栅极信号SGn+1、第一系统时序脉冲HC1、第一辅助时序脉冲CKy1、反相于第一辅助时序脉冲CKy1的第二辅助时序脉冲CKy2、第三辅助时序脉冲CKy3、反相于第三辅助时序脉冲CKy3的第四辅助时序脉冲CKy4、第五辅助时序脉冲CKy5、及反相于第五辅助时序脉冲CKy5的第六辅助时序脉冲CKy6以产生栅极信号SGn馈入至栅极线GLn，其余级移位暂存器可同理类推。请注意，图7所示的第三系统时序脉冲HC3与第一系统时序脉冲HC1具有180度的相位差，第二系统时序脉冲HC2与第一系统时序脉冲HC1具有90度的相位差，第四系统时序脉冲HC4与第二系统时序脉冲HC2具有180度的相位差。在另一实施例中，移位暂存器电路600的多级移位暂存器可基于二系统时序脉冲机制以进行栅极信号扫描运作。

第N级移位暂存器613包括输入单元620、上拉单元630、下拉单元640、第一辅助下拉单元655、第一控制单元650、第二辅助下拉单元665、第二控制单元660、第三辅助下拉单元675、及第三控制单元670。电连接于第(N-1)级移位暂存器612的输入单元620是用来根据栅极信号SGn-1以输出驱动控制电压VQn。电连接于输入单元620与栅极线GLn的上拉单元630是用来根据驱动控制电压VQn与第一系统时序脉冲HC1以上拉栅极信号SGn，其中栅极线GLn是用以传输栅极信号SGn。电连接于输入单元620、栅极线GLn与第(N+1)级移位暂存器614的下拉单元640是用来根据栅极信号SGn+1以下拉栅极信号SGn与驱动控制电压VQn。

电连接于输入单元620的第一控制单元650是用来根据驱动控制电压VQn与第一辅助时序脉冲CKy1以产生第一控制信号Sc1。电连接于第一控制单元650、输入单元620与栅极线GLn的第一辅助下拉单元655是用来根据第一控制信号Sc1与第二辅助时序脉冲CKy2以下拉栅极信号SGn与驱动控制电压VQn。电连接于输入单元620的第二控制单元660是用来根据驱动控制电压VQn与第三辅助时序脉冲CKy3以产生第二控制信号Sc2。电连接于第二控制单元660、输入单元620与栅极线GLn的第二辅助下拉单元665是用来根据第二控制信号Sc2与第四辅助时序脉冲CKy4以下拉栅极信号SGn与驱动控制电压VQn。电连接于输入单元620的第三控制单元670是用来根据驱动控制电压VQn与第五辅助时序脉冲CKy5以产生第三控制信号Sc3。电连接于第三控制单元670、输入单元620与栅极线GLn的第三辅助下拉单元675是用来根据第三控制信号Sc3与第六辅助时序脉冲CKy6以下拉栅极信号SGn与驱动控制电压VQn。

在移位暂存器电路600执行栅极信号扫描的过程中，第一控制单元650与第一辅助下拉单元655的电路运作可根据彼此反相的第一辅助时序脉冲CKy1与第二辅助时序脉冲CKy2而具有晶体管临界电压偏移回复功效，第二控制单元660与第二辅助下拉单元665的电路运作可根据彼此反相的第三辅助时序脉冲CKy3与第四辅助时序脉冲CKy4而具有晶体管临界电压偏移回复功效，且第三控制单元670与第三辅助下拉单元675的电路运作可根据彼此反相的第五辅助时序脉冲CKy5与第六辅助时序脉冲CKy6而具有晶体管临界电压偏移回复功效，因此可避免晶体管临界电压偏移持续恶化以延长移位暂存器电路600的使用寿命。

综上所述，在本发明移位暂存器电路的架构中，每一辅助下拉单元与相对应的控制单元可根据彼此反相的二辅助时序脉冲以进行具晶体管临界电压偏移回复功效的下拉稳压运作，故可避免晶体管临界电压偏移持续恶化以延长移位暂存器电路的使用寿命。此外，每一级移位暂存器的内部电路并不限于上述基于二组或三组辅助下拉单元/控制单元的架构，只要移位暂存器电路具有利用彼此反相的二辅助时序脉冲以达到晶体管临界电压偏移回复功效的辅助下拉单元/控制单元架构均不脱离本发明精神，而为本发明范围所涵盖。

虽然本发明已以实施例公开如上，然其并非用以限定本发明，任何具有本发明所属技术领域的通常知识者，在不脱离本发明的精神和范围内，当可作各种更动与润饰，因此本发明的保护范围当视后附的申请专利范围所界定者为准。

Claims

1.一种移位暂存器电路，用以提供多栅极信号至多栅极线，该移位暂存器电路包括多级移位暂存器，所述级移位暂存器的一第N级移位暂存器包括：

一上拉单元，电连接于所述栅极线的一第N栅极线，该上拉单元是用来根据一系统时序脉冲与一驱动控制电压以上拉所述栅极信号的一第N栅极信号，其中该第N栅极线是用以传输该第N栅极信号；

一输入单元，电连接于该上拉单元，该输入单元是用来根据一第一输入信号以输出该驱动控制电压；

一下拉单元，电连接于该输入单元与该第N栅极线，该下拉单元是用来根据一第二输入信号以下拉该驱动控制电压与该第N栅极信号；

一第一控制单元，电连接于该输入单元，该第一控制单元是用来根据该驱动控制电压与一第一辅助时序脉冲以提供一第一控制信号；以及

一第一辅助下拉单元，电连接于该第一控制单元、该输入单元与该第N栅极线，该第一辅助下拉单元是用来根据该第一控制信号与一反相于该第一辅助时序脉冲的第二辅助时序脉冲以下拉该驱动控制电压与该第N栅极信号。

2.如权利要求1所述的移位暂存器电路，其特征在于，

该第一辅助下拉单元包括：

一第一晶体管，具有一电连接于该第N栅极线的第一端、一用来接收该第一控制信号的栅极端、及一用来接收该第二辅助时序脉冲的第二端；以及

一第二晶体管，具有一电连接于该输入单元与该上拉单元的第一端、一用来接收该第一控制信号的栅极端、及一用来接收该第二辅助时序脉冲的第二端；以及

该第一控制单元包括：

一第三晶体管，具有一用来接收该第一辅助时序脉冲的第一端、一用来接收该第一辅助时序脉冲的栅极端、及一用来输出该第一控制信号的第二端；以及

一第四晶体管，具有一电连接于该第三晶体管的第二端的第一端、一电连接于该输入单元与该上拉单元的栅极端、及一用来接收一电源电压的第二端。

3.如权利要求1所述的移位暂存器电路，其特征在于，

该第一辅助下拉单元包括：

该第一控制单元包括：

一第三晶体管，具有一用来接收该第一辅助时序脉冲的第一端、一用来输出该第一控制信号的第二端、及一栅极端；

一第四晶体管，具有一电连接于该第三晶体管的第二端的第一端、一电连接于该输入单元与该上拉单元的栅极端、及一用来接收一电源电压的第二端；

一第五晶体管，具有一用来接收该第一辅助时序脉冲的第一端、一用来接收该第一辅助时序脉冲的栅极端、及一电连接于该第三晶体管的栅极端的第二端；以及

一第六晶体管，具有一电连接于该第五晶体管的第二端的第一端、一电连接于该第四晶体管的栅极端的栅极端、及一用来接收该电源电压的第二端。

4.如权利要求1所述的移位暂存器电路，其特征在于，该移位暂存器电路进一步包括：

一第二控制单元，电连接于该输入单元，该第二控制单元是用来根据该驱动控制电压与该第二辅助时序脉冲以提供一第二控制信号；以及

一第二辅助下拉单元，电连接于该第二控制单元、该输入单元与该第N栅极线，该第二辅助下拉单元是用来根据该第二控制信号与该第一辅助时序脉冲以下拉该驱动控制电压与该第N栅极信号。

5.如权利要求4所述的移位暂存器电路，其特征在于，

该第二辅助下拉单元包括：

一第七晶体管，具有一电连接于该第N栅极线的第一端、一用来接收该第二控制信号的栅极端、及一用来接收该第一辅助时序脉冲的第二端；以及

一第八晶体管，具有一电连接于该输入单元与该上拉单元的第一端、一用来接收该第二控制信号的栅极端、及一用来接收该第一辅助时序脉冲的第二端；以及

该第二控制单元包括：

一第九晶体管，具有一用来接收该第二辅助时序脉冲的第一端、一用来接收该第二辅助时序脉冲的栅极端、及一用来输出该第二控制信号的第二端；以及

一第十晶体管，具有一电连接于该第九晶体管的第二端的第一端、一电连接于该输入单元与该上拉单元的栅极端、及一用来接收一电源电压的第二端。

6.如权利要求4所述的移位暂存器电路，其特征在于，

该第二辅助下拉单元包括：

该第二控制单元包括：

一第九晶体管，具有一用来接收该第二辅助时序脉冲的第一端、一用来输出该第二控制信号的第二端、及一栅极端；

一第十晶体管，具有一电连接于该第九晶体管的第二端的第一端、一电连接于该输入单元与该上拉单元的栅极端、及一用来接收一电源电压的第二端；

一第十一晶体管，具有一用来接收该第二辅助时序脉冲的第一端、一用来接收该第二辅助时序脉冲的栅极端、及一电连接于该第九晶体管的栅极端的第二端；以及

一第十二晶体管，具有一电连接于该第十一晶体管的第二端的第一端、一电连接于该第十晶体管的栅极端的栅极端、及一用来接收该电源电压的第二端。

7.如权利要求1所述的移位暂存器电路，其特征在于，该移位暂存器电路进一步包括：

一进位单元，电连接于该输入单元，该进位单元是用来根据该驱动控制电压与该系统时序脉冲以输出一第N启始脉冲波动信号。

8.如权利要求7所述的移位暂存器电路，其特征在于，

该输入单元包括：

一第十五晶体管，具有一用来接收该第一输入信号的第一端、一电连接于该第一端的栅极端、及一用来输出该驱动控制电压的第二端；

该上拉单元包括：

一第十六晶体管，具有一用来接收该系统时序脉冲的第一端、一用来接收该驱动控制电压的栅极端、及一电连接于该第N栅极线的第二端；以及

该进位单元包括：

一第十七晶体管，具有一用来接收该系统时序脉冲的第一端、一用来接收该驱动控制电压的栅极端、及一用来输出该第N启始脉冲波动信号的第二端。

9.如权利要求8所述的移位暂存器电路，其特征在于，该第十五晶体管的第一端是电连接于所述级移位暂存器的一第(N-1)级移位暂存器以接收一第(N-1)启始脉冲波动信号。

10.如权利要求8所述的移位暂存器电路，其特征在于，该下拉单元包括：

一第十三晶体管，具有一电连接于该第N栅极线的第一端、一用来接收该第二输入信号的栅极端、及一用来接收一电源电压的第二端；

一第十四晶体管，具有一电连接于该第十五晶体管的第二端的第一端、一电连接于该第十三晶体管的栅极端的栅极端、及一用来接收该电源电压的第二端；以及

一第二十晶体管，具有一电连接于该第十七晶体管的第二端的第一端、一电连接于该第十三晶体管的栅极端的栅极端、及一用来接收该电源电压的第二端。

11.如权利要求10所述的移位暂存器电路，其特征在于，该第十三晶体管的栅极端是电连接于所述级移位暂存器的一第(N+1)级移位暂存器以接收一第(N+1)栅极信号或一第(N+1)启始脉冲波动信号。

12.如权利要求8所述的移位暂存器电路，其特征在于，

该第一辅助下拉单元包括：

一第一晶体管，具有一电连接于该第N栅极线的第一端、一用来接收该第一控制信号的栅极端、及一用来接收该第二辅助时序脉冲的第二端；

一第二晶体管，具有一电连接于该第十五晶体管的第二端的第一端、一用来接收该第一控制信号的栅极端、及一用来接收该第二辅助时序脉冲的第二端；以及

一第十八晶体管，具有一电连接于该第十七晶体管的第二端的第一端、一用来接收该第一控制信号的栅极端、及一用来接收该第二辅助时序脉冲的第二端；以及

该第一控制单元包括：

一第四晶体管，具有一电连接于该第三晶体管的第二端的第一端、一电连接于该第十五晶体管的第二端的栅极端、及一用来接收一电源电压的第二端。

13.如权利要求8所述的移位暂存器电路，其特征在于，

该第一辅助下拉单元包括：

该第一控制单元包括：

一第四晶体管，具有一电连接于该第三晶体管的第二端的第一端、一电连接于该第十五晶体管的第二端的栅极端、及一用来接收一电源电压的第二端；

14.如权利要求8所述的移位暂存器电路，其特征在于，该移位暂存器电路进一步包括：

一第二辅助下拉单元，电连接于该第二控制单元、该输入单元、该进位单元与该第N栅极线，该第二辅助下拉单元是用来根据该第二控制信号与该第一辅助时序脉冲以下拉该驱动控制电压、该第N启始脉冲波动信号与该第N栅极信号。

15.如权利要求14所述的移位暂存器电路，其特征在于，

该第二辅助下拉单元包括：

一第七晶体管，具有一电连接于该第N栅极线的第一端、一用来接收该第二控制信号的栅极端、及一用来接收该第一辅助时序脉冲的第二端；

一第八晶体管，具有一电连接于该第十五晶体管的第二端的第一端、一用来接收该第二控制信号的栅极端、及一用来接收该第一辅助时序脉冲的第二端；以及

一第十九晶体管，具有一电连接于该第十七晶体管的第二端的第一端、一用来接收该第二控制信号的栅极端、及一用来接收该第一辅助时序脉冲的第二端；以及

该第二控制单元包括：

一第十晶体管，具有一电连接于该第九晶体管的第二端的第一端、一电连接于该第十五晶体管的第二端的栅极端、及一用来接收一电源电压的第二端。

16.如权利要求14所述的移位暂存器电路，其特征在于，

该第二辅助下拉单元包括：

该第二控制单元包括：

一第十晶体管，具有一电连接于该第九晶体管的第二端的第一端、一电连接于该第十五晶体管的第二端的栅极端、及一用来接收一电源电压的第二端；

17.如权利要求1所述的移位暂存器电路，其特征在于，

该输入单元包括：

一第十五晶体管，具有一用来接收该第一输入信号的第一端、一电连接于该第一端的栅极端、及一用来输出该驱动控制电压的第二端；以及

该上拉单元包括：

一第十六晶体管，具有一用来接收该系统时序脉冲的第一端、一用来接收该驱动控制电压的栅极端、及一电连接于该第N栅极线的第二端。

18.如权利要求17所述的移位暂存器电路，其特征在于，该第十五晶体管的第一端是电连接于所述级移位暂存器的一第(N-1)级移位暂存器以接收一第(N-1)栅极信号。

19.如权利要求1所述的移位暂存器电路，其特征在于该下拉单元包括：

一第十三晶体管，具有一电连接于该第N栅极线的第一端、一用来接收该第二输入信号的栅极端、及一用来接收一电源电压的第二端；以及

一第十四晶体管，具有一电连接于该输入单元与该上拉单元的第一端、一电连接于该第十三晶体管的栅极端的栅极端、及一用来接收该电源电压的第二端。

20.如权利要求19所述的移位暂存器电路，其特征在于：该第十三晶体管的栅极端是电连接于所述级移位暂存器的一第(N+1)级移位暂存器以接收一第(N+1)栅极信号。

21.如权利要求1所述的移位暂存器电路，其特征在于，该移位暂存器电路进一步包括：

一第二控制单元，电连接于该输入单元，该第二控制单元是用来根据该驱动控制电压与一第三辅助时序脉冲以提供一第二控制信号；

一第二辅助下拉单元，电连接于该第二控制单元、该输入单元与该第N栅极线，该第二辅助下拉单元是用来根据该第二控制信号与一反相于该第三辅助时序脉冲的第四辅助时序脉冲以下拉该驱动控制电压与该第N栅极信号；

一第三控制单元，电连接于该输入单元，该第三控制单元是用来根据该驱动控制电压与一第五辅助时序脉冲以提供一第三控制信号；以及

一第三辅助下拉单元，电连接于该第三控制单元、该输入单元与该第N栅极线，该第三辅助下拉单元是用来根据该第三控制信号与一反相于该第五辅助时序脉冲的第六辅助时序脉冲以下拉该驱动控制电压与该第N栅极信号。