CN102110669A - 复合介电层及其制作方法 - Google Patents
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Abstract
一种复合介电层及其制作方法，所述的复合介电层包括，氮掺杂的碳化硅层，碳掺杂的氧化硅层以及位于氮掺杂的碳化硅层和碳掺杂的氧化硅层之间的连接层。所述复合介电层及其制作方法提高了氮掺杂的碳化硅层和碳掺杂的氧化硅层之间粘附力。
Description
技术领域
本发明涉及半导体制造领域，特别涉及一种复合介电层及其制作方法。
背景技术
在集成电路工艺中，有着热稳定性、抗湿性的氧化硅一直是金属互连线路间使用的主要绝缘材料，金属铝或者铜则是芯片中电路互连导线的主要材料。然而，相对于元件的微型化及集成度的增加，电路中导体连线数目不断的增多，使得导体连线架构中的电阻(R)及电容(C)所产生的寄生效应，造成了严重的传输延迟(RC Delay)及串音(Cross Talk)，在130纳米及更先进的技术中成为电路中讯号传输速度受限的主要因素。然而，由于工艺上和导线电阻的限制，使得我们无法考虑通过几何上的改变来降低寄生电容值。
因此，为了降低集成电路的寄生电容，只能通过使用低介电常数(low k)的材料来形成层间介电层(ILD)及内金属介电层(IMD)。所述的低介电常数材料包括氟硅玻璃(FSG)、碳掺杂的氧化硅(Black Diamond)、以及氮掺杂的碳化硅(BLOK)等。
近年来，随着集成电路集成度的进一步增加，电路互连导线越来越密集，因此，其深宽比也进一步增加，因此，开始采用低介电常数的复合介质层作为层间介电层或者内金属介电层。所述的低介电常数的复合介质层例如由碳掺杂的氧化硅(Black Diamond)和氮掺杂的碳化硅(BLOK)组成，然而，直接在氮掺杂的碳化硅层上沉积碳掺杂的氧化硅层时，两层之间的粘附力(adhesion)不是很强，影响形成的复合介质层的性能，从而影响半导体器件的稳定性和可靠性。参考附图7所示，现有技术对应的数据为直接在氮掺杂的碳化硅层上沉积碳掺杂的氧化硅层后测试得到的氮掺杂的碳化硅层和碳掺杂的氧化硅层之间的粘附力。从图中可以看出，其界面能量只有3J/m2左右。
发明内容
本发明解决的问题是直接在氮掺杂的碳化硅层上沉积碳掺杂的氧化硅层时，两层之间的粘附力不强的缺陷。
本发明提供了一种复合介电层，包括，氮掺杂的碳化硅层，碳掺杂的氧化硅层以及位于氮掺杂的碳化硅层和碳掺杂的氧化硅层之间的连接层(Initiation Layer)。
本发明还提供了所述的复合介电层的制作方法，包括：
在基底上沉积氮掺杂的碳化硅层；
在氮掺杂的碳化硅层上沉积连接层；
在连接层上沉积碳掺杂的氧化硅层。
本发明还提供了另一种复合介电层的制作方法，包括：
在基底上沉积碳掺杂的氧化硅层；
在碳掺杂的氧化硅层上沉积连接层；
在连接层上沉积氮掺杂的碳化硅层。
所述复合介电层及其制作方法提高了氮掺杂的碳化硅层和碳掺杂的氧化硅层之间粘附力。
附图说明
图1为实施例1所述的复合介电层的结构示意图；
图2为实施例2所述的复合介电层的制作方法的工艺流程图；
图3至图5为实施例2所述的复合介电层的制作方法各步骤的结构示意图；
图6为对实施例2形成的复合介电层的氮掺杂的碳化硅层和碳掺杂的氧化硅层之间的粘附力进行测试的示意图；
图7为对实施例2以及现有技术形成的氮掺杂的碳化硅层和碳掺杂的氧化硅层之间的粘附力的数据比较图。
具体实施方式
k值低于3.0的介质薄膜被半导体制造业称为低k介质薄膜，k值是材料的介电常数的度量。介质薄膜用于使金属导体绝缘，并且低k介质薄膜能够减少RC延迟，从而增加讯号传输速度，随着集成电路集成度的进一步提高，多层介质薄膜组成的复合介电层成为半导体制造领域的研究热点，而多层介质薄膜之间的粘附力成为提高复合介电层性能的关键，因此，本实施例提供一种复合介电层及其制作方法，以提高组成复合介电层的多个介质薄膜之间的粘附力。
在下面的描述中阐述了很多具体细节以便于充分理解本发明。但是本发明能够以很多不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施的限制。
实施例1
本实施例提供了一种复合介电层，参考附图1所示，包括，氮掺杂的碳化硅层110，碳掺杂的氧化硅层130以及位于氮掺杂的碳化硅层和碳掺杂的氧化硅层之间的连接层120(Initiation Layer)。
其中，所述的连接层的厚度为150至200埃。所述的连接层120的材料例如为氧化硅或氧化硅与碳掺杂的氧化硅混合物，其制作方法例如为化学气相沉积法。
以氧化硅与碳掺杂的氧化硅混合物的制作方法为例：在进行化学气相沉积反应的反应腔中通入流量范围为100～500sccm的八甲基环化四硅氧烷(OMCTS)或者碳氢化合物(BCHD)；流量范围为100～300sccm的O2或者甲基二乙氧基硅烷(DEOS，分子式为C5H14O2Si)，以及流量范围为500-5000sccm的He。其中，反应腔的低压范围为5～10torr，温度范围为250～450℃，反应腔室的反应间距为800毫米至1800毫米，反应功率为400瓦至800瓦。
所述氮掺杂的碳化硅层110的厚度范围为200埃-1000埃。所述碳掺杂的氧化硅(Black Diamond)层130优选地为八甲基环化四硅氧烷(OMCTS)，其分子式为：[SiO(CH3)2]4。厚度范围为1500-6600埃。
所述的复合介电层，通过连接层的作用，加大了各层之间的粘附力。
本实施例所述的复合介电层的结构还可以是碳掺杂的氧化硅/连接层/氮掺杂的碳化硅/连接层/碳掺杂的氧化硅/连接层/氮掺杂的碳化硅……依次排列的复合结构。
还可以是氮掺杂的碳化硅/连接层/碳掺杂的氧化硅/连接层/氮掺杂的碳化硅/连接层/碳掺杂的氧化硅……依次排列的复合结构。
实施例2
本实施例提供了所述的复合介电层的制作方法，参考附图2所示的工艺流程图，包括：步骤S100，在基底上沉积氮掺杂的碳化硅层；步骤S110，在氮掺杂的碳化硅层上沉积连接层；步骤S120，在连接层上沉积碳掺杂的氧化硅层。
下面结合附图3至附图5对所述的复合介电层的制作方法的工艺流程做更加详细的说明。
参考附图3，执行步骤S100，首先提供基底100，在基底100上沉积氮掺杂的碳化硅层110；
所述基底100可以为多层基片(例如，具有覆盖电介质和金属膜的硅衬底)、分级基片、绝缘体上硅基片(SOI)、外延硅基片、部分处理的基片(包括集成电路及其他元件的一部分)、图案化或未被图案化的基片。通常，所述基底100表面形成有用于互连的金属层。所述金属层材料例如为铝或者铜等。
所述氮掺杂的碳化硅层110中Si元素质量百分比为50％至60％，C元素质量百分比为10％至20％，N元素质量百分比为25％至30％。所述氮掺杂的碳化硅层110的厚度范围为200埃-1000埃。
所述氮掺杂的碳化硅层110的形成工艺例如为介质化学气相沉积工艺，生成所述氮掺杂的碳化硅层110的反应气体包括：四甲基硅烷、氨气和氮气，形成方法例如是采用四甲基硅烷与氨气反应，并通入氮气作为辅助气体，反应式如下所示：
在上述的氮掺杂的碳化硅层110的形成过程中，由于N2能够抑制Si-H悬挂键的形成，使得反应形成比较稳定的Si-N键，从而使得氮掺杂的碳化硅层110的稳定性提高。
所述氮掺杂的碳化硅层110的具体工艺参数包括：反应温度为300摄氏度至400摄氏度，反应腔室压力为4托至6托，反应腔室的反应间距为500毫米至800毫米，反应功率为600瓦至650瓦，四甲基硅烷流量为每分钟200标准立方厘米至每分钟400标准立方厘米，氨气的流量为每分钟1500标准立方厘米至2000标准立方厘米，氮气的流量为每分钟1000标准立方厘米至1500标准立方厘米。
参考附图4，执行步骤S110，在氮掺杂的碳化硅层110上沉积连接层120；其中，所述的连接层的厚度为150至200埃。所述的连接层120的材料例如为氧化硅或氧化硅与碳掺杂的氧化硅混合物，其制作方法例如为化学气相沉积法。
以氧化硅与碳掺杂的氧化硅混合物的制作方法为例：在进行化学气相沉积反应的反应腔中通入流量范围为100～500sccm的八甲基环化四硅氧烷(OMCTS)或者BCHD；流量范围为100～300sccm的O2或者DEOS，以及流量范围为500-5000sccm的He。其中，反应腔的低压范围为5～10torr，温度范围为250～450℃，反应腔室的反应间距为800毫米至1800毫米，反应功率为400瓦至800瓦。
参考附图5，执行步骤S120，在连接层120上沉积碳掺杂的氧化硅层130。
所述碳掺杂的氧化硅(Black Diamond)层130优选地为八甲基环化四硅氧烷(OMCTS)，其分子式为：[SiO(CH3)2]4。厚度范围为1500埃-6600埃。
所述碳掺杂的氧化硅层130形成工艺可以为化学气相沉积工艺，优选的为等离子增强型化学气相沉积工艺(Plasma Enhanced Chemical VaporDeposition，PECVD)。
所述碳掺杂的氧化硅层130的具体工艺参数包括：反应温度为300摄氏度至400摄氏度，反应腔室压力为5托至10托，反应腔室的反应间距为1000毫米至2000毫米，反应功率为200瓦至500瓦，四甲基硅烷流量为每分钟0.5-3gm，氧气的流量为每分钟150标准立方厘米至800标准立方厘米，氦气的流量为每分钟1000标准立方厘米至1500标准立方厘米。
采用所述的方法制作的复合介电层，可测量氮掺杂的碳化硅层和碳掺杂的氧化硅层之间的粘附力，进行测试时，测试结构如附图6所示的，提供测试基底200，将附图5所示的复合结构中的碳掺杂的氧化硅层130通过粘合材料层210(glue)粘合起来，所述的粘合材料层的材料例如环氧树脂胶，厚度范围为5-10mm，然后在所述的基底100的两侧施加向下的力，测试所述的复合介电层中碳掺杂的氧化硅层130、氮掺杂的碳化硅层和连接层120之间能够承受的最大力，即为所述复合介电层的粘合力。
进一步的，所述的碳掺杂的氧化硅上还可以再依次沉积连接层、氮掺杂的碳化硅、连接层、碳掺杂的氧化硅……等。其制作方法参考本实施例中对连接层、碳掺杂的氧化硅、以及氮掺杂的碳化硅的制作方法描写即可，在此不再一一赘述。
参考附图7所示，为所述复合介电层中氮掺杂的碳化硅层、碳掺杂的氧化硅层通过连接层连接之后之间的粘附力，从图中可以看出，其界面能量达到6J/m2左右。
实施例3
一种复合介电层的制作方法，包括：在基底上沉积碳掺杂的氧化硅层；在碳掺杂的氧化硅层上沉积连接层；在连接层上沉积氮掺杂的碳化硅层。
其中，所述的碳掺杂的氧化硅层，连接层以及氮掺杂的碳化硅层的材料以及制作方法参考实施例2的描写，在此不再一一赘述。
进一步的，所述的氮掺杂的碳化硅上还可以再依次沉积连接层、碳掺杂的氧化硅、连接层、氮掺杂的碳化硅……等。其制作方法参考实施例2中对连接层、碳掺杂的氧化硅、以及氮掺杂的碳化硅的制作方法描写，在此不再一一赘述。
所述制作方法形成的复合介电层中氮掺杂的碳化硅层、碳掺杂的氧化硅层通过连接层连接之后各层之间的界面能量达到6J/m2左右。
虽然本发明己以较佳实施例披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (18)
1.一种复合介电层，其特征在于，包括：氮掺杂的碳化硅层，碳掺杂的氧化硅层以及位于氮掺杂的碳化硅层和碳掺杂的氧化硅层之间的连接层。
2.根据权利要求1所述的复合介电层，其特征在于，所述的连接层的材料包括氧化硅或氧化硅与碳掺杂的氧化硅混合物。
3.根据权利要求1所述的复合介电层，其特征在于，所述的连接层的厚度为150至200埃。
4.根据权利要求1所述的复合介电层，其特征在于，连接层的制作方法为：在进行化学气相沉积反应的反应腔中通入流量范围为100～500sccm的八甲基环化四硅氧烷或者碳氢化合物；流量范围为100～300sccm的O2或者甲基二乙氧基硅烷，以及流量范围为500～5000sccm的He。
5.根据权利要求1所述的复合介电层，其特征在于，所述氮掺杂的碳化硅层110的厚度范围为200埃～1000埃。
6.根据权利要求1所述的复合介电层，其特征在于，所述碳掺杂的氧化硅层厚度范围为1500～6600埃。
7.一种复合介电层的制作方法，包括：
在基底上沉积氮掺杂的碳化硅层；
在氮掺杂的碳化硅层上沉积连接层；
在连接层上沉积碳掺杂的氧化硅层。
8.根据权利要求7所述的复合介电层的制作方法，其特征在于，所述的连接层的厚度为150至200埃。
9.根据权利要求7所述的复合介电层的制作方法，其特征在于，所述连接层的制作方法为：在进行化学气相沉积反应的反应腔中通入流量范围为100～500sccm的八甲基环化四硅氧烷或者碳氢化合物；流量范围为100～300sccm的O2或者甲基二乙氧基硅烷，以及流量范围为500～5000sccm的He。
10.根据权利要求7所述的复合介电层的制作方法，其特征在于，所述氮掺杂的碳化硅层110的厚度范围为200埃～1000埃。
11.根据权利要求7所述的复合介电层的制作方法，其特征在于，所述碳掺杂的氧化硅层厚度范围为1500～6600埃。
12.根据权利要求7所述的复合介电层的制作方法，其特征在于，还包括依次在碳掺杂的氧化硅层上沉积连接层，氮掺杂的碳化硅层，连接层，碳掺杂的氧化硅层的工艺步骤。
13.一种复合介电层的制作方法，包括：在基底上沉积碳掺杂的氧化硅层；在碳掺杂的氧化硅层上沉积连接层；在连接层上沉积氮掺杂的碳化硅层。
14.根据权利要求13所述的复合介电层的制作方法，其特征在于，所述的连接层的厚度为150至200埃。
15.根据权利要求13所述的复合介电层的制作方法，其特征在于，所述连接层的制作方法为：在进行化学气相沉积反应的反应腔中通入流量范围为100～500sccm的八甲基环化四硅氧烷或者碳氢化合物；流量范围为100～300sccm的O2或者甲基二乙氧基硅烷，以及流量范围为500～5000sccm的He。
16.根据权利要求13所述的复合介电层的制作方法，其特征在于，所述氮掺杂的碳化硅层110的厚度范围为200埃～1000埃。
17.根据权利要求13所述的复合介电层的制作方法，其特征在于，所述碳掺杂的氧化硅层厚度范围为1500～6600埃。
18.根据权利要求13所述的复合介电层的制作方法，其特征在于，还包括依次在氮掺杂的碳化硅层上沉积连接层，碳掺杂的氧化硅层，连接层，氮掺杂的碳化硅层的工艺步骤。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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| Application Number | Priority Date | Filing Date | Title |
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| CN2009102009457A CN102110669B (zh) | 2009-12-25 | 2009-12-25 | 复合介电层及其制作方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN102110669A true CN102110669A (zh) | 2011-06-29 |
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ID=44174783
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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| CN (1) | CN102110669B (zh) |
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| CN113314606A (zh) * | 2020-02-26 | 2021-08-27 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及半导体结构的形成方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6358839B1 (en) * | 2000-05-26 | 2002-03-19 | Taiwan Semiconductor Manufacturing Company | Solution to black diamond film delamination problem |
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