CN102097326A - 制备电荷平衡的多-纳米壳漂移区的方法 - Google Patents
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Abstract
一种制备基础衬底上方的超级结半导体器件电荷平衡的多-纳米壳漂移区的方法。该方法不会产生高热耗散并且产量更高。多-纳米壳漂移区带有多个交替、基本电荷平衡的第一导电类型和第二导电类型以及高度为NSHT的同心的纳米壳组件NSM1、NSM2、…、NSMi、…、NSMM(M＞1)。首先，在基础衬底上方形成一个体状漂移层。在体状漂移层的顶面内，制备一个大体垂直的空穴，其形状和尺寸是预先设置的，深度为NSHT。在垂直空穴内部先后形成壳组件NSM1、NSM2、…、NSMM，首先在垂直空穴的垂直侧壁上，然后移向中心，以便一个接一个地填充垂直空穴，直到仍然有剩余空间为止。通过形成半绝缘或绝缘的填充式纳米板，填满剩余空间。
Description
技术领域
本发明主要涉及功率半导体器件结构及其制备的领域。更确切地说，本发明涉及功率半导体器件结构的制备方法。
背景技术
功率MOSFET(金属-氧化物-半导体场效应管)器件可用于多种工业应用，例如功率放大器、功率转换器、低噪声放大器以及数字集成电路(IC)等等。MOSFET器件的从业者们，在设计和制备各种电子产品时的一项基本原则就是持续提升其性能参数，例如击穿电压Vbk、导通电阻RDSon、器件尺寸以及频率响应等等。
图1A至图1D摘录自原有技术教程中，教程由Gerald Deboy博士和Florin Udrea博士于2007年9月5日——丹麦奥尔堡——EPE 2007中发表，题为《超级结器件和技术——电力电子学革命性步伐的优势与局限》。该教程概述了利用超级结器件，同时改善功率MOSFET的Vbk和Rdson的概念。
按照起始于二十世纪八十年代初期的最初的发明，超级结晶体管器件的漂移区是由多个交替的n和p半导体条纹构成的。只要条纹非常狭窄，并且邻近的条纹中的电荷载流子的数量大致相等，或达到所谓的电荷平衡，那么就有可能在相对较低的电压下使条纹耗尽。一旦耗尽，条纹就好像是一个“本征”层，实现了近似均匀的电场分布，从而获得高击穿电压。横向超级结器件(图1A和图1B)以及垂直超级结器件(图1C和图1D)都可以利用超级结的概念制备。然而横向器件更适合集成，垂直超级结器件适用于分立器件。更确切地说，图1A表示在横向结构中垂直堆积的条纹。图1B表示在横向结构中，条纹在第三维度上的排列情况，称为3D Resurf。图1C和图1D表示适用于垂直金属-氧化物-半导体场效应管(Cool MOS、MDMesh)的布局。所有超级结器件都具有的最突出的特点在于，它们打破了在加载在传统的非超级结硅器件上的极限。这种极限是由于，必须通过一个自由度，即在n-区的掺杂结构，来满足高Vbk和低导通电阻之间相互矛盾的目标。超级结器件鉴于其本身的内部结构，可以增加第二个自由度，即额外的p-立柱的设计和间距。因此，上述传统的非超级结器件的垂直电场转化成一个三维的矢量场，通过将p-立柱的间距做得越来越小，至少在理论上可以持续降低RDSon。
图2A至图2C表示多种特殊的电荷平衡的条纹结构，以及依据其他原有技术的制备方法。许多公司使用的都是图2A所示的制备具有交替导电类型(p-型和n-型)的电荷平衡的垂直条纹的方法。在这种情况下，六个循环中每个循环都含有外延生长以及分区段离子注入过程，在衬底(图中没有表示出)上方依次进行。此后，需要通过高温的长扩散工艺，将多个离子注入区域“扩展”到它们的最终尺寸。典型的扩散工艺要求在1150摄氏度下加热6至10小时，这会导致不良的高热耗散。在本例中，循环一外延生长制成了层-11，而且循环一分区段离子注入同时制成了植入物1a、1b和1c，其中层-11的导电类型与植入物1a、1b和1c的导电类型相反。又例如，循环二外延生长制成层-22，并且循环二分区段离子注入同时制成了植入物2a、2b和2c，其中层-22的导电类型与植入物2a、2b和2c等的导电类型相反。举一个具体的例子，外延层1至6的厚度均为5-7微米，可以由N-型半导体材料制成，而植入物1a至6c都由P-型半导体材料制成。最终，电荷平衡的垂直条纹对应立柱10W、立柱10A、立柱10X、立柱10B、立柱10Y、立柱10C以及立柱10Z。本方法的另一缺点在于，对于很高的电荷平衡条纹而言，增加循环的数量会导致生产放缓、生产成本增加。
图2B中展示了用于制备具有交替的导电类型(p-型和n-型)的电荷平衡的垂直条纹的方法。其中，在衬底(图中没有表示出)上方外延生长一个体状半导体层(Bulk Semiconductor layer)20。通过光刻以及各向异性刻蚀，将多个沟槽22a、22b、22c制成体状半导体层20。每个沟槽的深度为D，宽度为W，对应的纵横比为A/R＝D/W。然后外延生长填充半导体材料25，填满沟槽22a、22b、22c的整个沟槽深度，从而制成具有交替的导电类型的电荷平衡立柱20W、25A、20X、25B、20Y、25C和20Z。典型的示例是，衬底为N+导电类型，体状半导体层20为N-，厚度为40-50微米，沟槽宽度W为4-6微米，而填充半导体材料25为P-。因此，纵横比A/R可以非常高(8-15)，使得在填充半导体材料25中出现多个未填满的内部空洞26a、26b、26c。反之，这些内部空洞会扰乱电荷平衡，产生不理想的低Vbk以及很高的漏电流。
图2C表示Hamza Yilmaz等人于2008年12月31日递交的美国专利申请12/319164中所述的，用于制备具有交替的导电类型的电荷平衡的垂直条纹的第三种方法。在高掺杂浓度的体状半导体层42上方，外延生长一个体状半导体层30。通过光刻和各向异性刻蚀，将沟槽32制成在体状半导体层30中。沟槽32的深度为D，宽度为W，对应的纵横比为A/R＝D/W。在带有一个剩余中央空间立柱的顶部形成层31a、32b、33a、34b、35a、36b、37a、38b、39a上方，生长交替电荷平衡的导电类型的九个连续的外延层。然后，用绝缘氧化物或本征硅等形成填充材料44，用于填充中央空间立柱，这些填充材料的电荷平衡对于任何未填满的内部空洞并不敏感。利用高温、长扩散工艺将重掺杂的体状半导体层42中的掺杂物扩散到层31a-39a中，直到掺杂扩散阵面48(参见底部虚线)为止，从而作为一个单一的导电类型。最后，通过化学机械抛光(CMP)过程除去层31a-39a顶部的水平部分，使顶面平整(参见顶部虚线)。典型的示例是，层31a-39a均为1-2微米厚。如上所述，高温、长扩散工艺会导致不良高热耗散。左侧的交替导电类型的垂直电荷平衡的立柱出现在最后。
基于以上观点，对于超级结半导体器件而言，改善工艺有长期的必要性，无需产生高热耗散，就可以高产量地制备高质量的电荷平衡漂移区。
本申请涉及以下专利申请，以下简称为哈姆扎申请：
美国专利申请号为12/139164，由Hamza Yilmaz，Daniel Ng，Lingpeng Guan，Anup Bhalla，Wilson Ma，Moses Ho，John Chen等人于2008年12月31日递交的名为“纳米管MOSFET技术与器件”的专利申请。
美国专利申请号为12/484166，由Hamza Yilmaz，Xiaobin Wang，Anup Bhalla，John Chen，Hong Chang等人于2009年6月12日递交的名为“用于制备纳米管半导体器件的方法”的专利申请。
美国专利申请号为12/484170，由Hamza Yilmaz，Xiaobin Wang，Anup Bhalla，John Chen，Hong Chang等人于2009年6月12日递交的名为“纳米管半导体器件”的专利申请。
特此引用上述专利内容，作为用于任何及全部意图的参考。
发明内容
提出一种用于在第二导电类型的基础衬底上方，制备基本电荷平衡的多-纳米壳漂移区的方法。该方法不会产生高热耗散并且产量更高。多-纳米壳漂移区具有一个纳米壳集合，带有多个交替、基本电荷平衡的第一导电类型和第二导电类型以及高度为NSHT(Nano shell height，即纳米壳的高度)的同心的纳米壳组件NSM1(第一纳米壳组件)、NSM2(第二纳米壳组件)、..、NSMi(第i纳米壳组件，1≤i≤M)、..、NSMM(第M纳米壳组件，M＞1)。该方法包括：
步骤1：在基础衬底上方形成一个体状漂移层。
步骤2：在体状漂移层的顶面内，制备一个大体垂直的空穴，其形状和尺寸是预先设置的，深度为NSHT。
步骤3：在垂直空穴内部先后形成壳组件NSM1、NSM2、..、NSMM，首先在垂直空穴的垂直侧壁上，然后移向中心，以便依次填充垂直空穴，直到仍然有剩余空间为止。
步骤4：通过形成半绝缘或绝缘的填充式纳米板，填满剩余空间。
在一个更加具体的实施例中，可通过外延生长形成体状漂移层，掺杂参数对应体状漂移层的导电类型。更确切地说，所形成的体状漂移层具有极低的掺杂浓度。
在一个实施例中，第一导电类型为N-型，第二导电类型为P-型。在一个可选实施例中，第一导电类型为P-型，第二导电类型为N-型。
在一个更具体的实施例中，超级结半导体器件为一个二极管或一个晶体管。基础衬底为一个双层，该双层由在第二导电类型较重掺杂的半导体上方的第二导电类型较轻掺杂的半导体构成。垂直空穴的形状为矩形、方形、菱形、六边形、多边形、椭圆形或圆形。更确切地说，垂直空穴的宽度约在5微米至40微米之间，NSHT约在5微米至50微米之间。
在第一实施例中，垂直空穴可通过以下步骤制成：
步骤2.1：在体状漂移层上方沉积一个掩膜，在掩膜中打开一个形状和尺寸都与垂直空穴相同的窗口。
步骤2.1：通过掩膜窗口，各向异性地刻蚀体状漂移层，直到深度等于NSHT为止。
根据第一实施例，每个NSMi都可以通过以下步骤制成：
步骤3.1：通过选择性外延生长，在垂直空穴上方形成一个空穴形状的掺杂的外延层，同时确保掺杂的外延层的掺杂参数与厚度，分别对应NSMi的导电类型和壳厚。
步骤3.2：通过掩膜窗口，各向异性地刻蚀掉掺杂的外延层的底部，从而形成NSMi。
依据第一实施例，可以通过在剩余空间内制备一种填充式材料，形成填充式纳米板，填充式材料的电荷平衡属性不受内部空洞的影响，尤其是当剩余空间的纵横比很大时，从而避免扰乱多-纳米壳漂移区的电荷平衡。然后从多-纳米壳漂移区顶部除去带窗口的掩膜。在一个具体的实施例中，基础衬底和体状漂移层的基质半导体材料都是硅，填充式材料为氧化硅或本征硅。
在第二实施例中，垂直空穴可以通过以下步骤制成：
步骤2.1：在体状漂移层上方沉积一个掩膜，并在掩膜中打开一个形状和尺寸都与垂直空穴相同的窗口。
步骤2.2：通过掩膜窗口，各向异性地刻蚀体状漂移层，直到刻蚀深度等于NSHT为止。
步骤2.3：除去带窗口的掩膜。
依据第二实施例，每个NSMi都可以通过以下步骤制成：
步骤3.1：通过外延生长，在垂直空穴上方形成一个空穴形状掺杂的外延层，同时确保掺杂的外延层的掺杂参数和厚度，分别与NSMi的导电类型和壳厚相对应。
步骤3.2：通过掩膜窗口，各向异性地刻蚀掉掺杂的外延层的底部和顶部水平部分，从而构成NSMi。
依据第二实施例，可以通过在剩余空间内制备一种填充式材料，形成填充式纳米板，填充式材料的电荷平衡属性不受内部空洞的影响，尤其是当剩余空间的纵横比很大时，从而避免扰乱多-纳米壳漂移区的电荷平衡。在一个具体的实施例中，基础衬底和体状漂移层的基质半导体材料都是硅，填充式材料为氧化硅或本征硅。
对于本领域的技术人员，本发明的这些方面及其多个实施例将在本说明的其余部分中做出说明。
附图说明
图1A至图1D表示摘录自已发表的原有技术教程，各种电荷平衡的条纹结构；
图2A至图2C表示依据其他的原有技术，多种典型的电荷平衡的条纹形状及其制备方法；
图3A至图3C表示电荷平衡的垂直条纹超级结结构及其相关的多个MOSFET的另一示例；
图4A至图4C表示依据本发明，各种多纳米壳漂移区超级结结构；
图5A至图5G表示依据本发明，制备多纳米壳漂移区的第一实施例方法；以及
图6A至图6G表示依据本发明，制备多纳米壳漂移区的第二实施例方法。
具体实施方式
本文所含的上述及以下说明和附图仅用于说明本发明的一个或多个现有的较佳实施例，以及一些典型的可选件和/或可选实施例。说明及附图用于解释说明，就其本身而言，并不局限本发明。因此，本领域的技术人员将轻松掌握各种改动、变化和修正。这些改动、变化和修正也应认为属于本发明的范围。
图3A至图3C表示电荷平衡的垂直条纹超级结结构60及其相关的带有超级结结构90的多个MOSFET的另一示例。垂直条纹超级结结构60具有一个多纳米条纹漂移区68，沿X-方向，以N-体状漂移层(Bulk drift layer)66为界，多纳米条纹漂移区68和N-体状漂移层66都位于一个双层上方，N缓冲层64位于N+基础衬底62上方。在一个可选实施例中，可以省略N缓冲层64。多纳米条纹漂移区(Multi-nano stripe drift region)68是一种交替的导电类型的、连续的电荷平衡条纹的线性阵列，N条纹71、P条纹72、N条纹73、P条纹74、...、P条纹84、N条纹83、P条纹82、N条纹81。要注意的是，填充式氧化物条纹80位于线性阵列的中间位置。也可选择，用另一种电量很低的材料(例如本征硅)，来代替填充式氧化物条纹80。单独的P/N条纹的掺杂浓度以每cm2的掺杂物的形式给出。该浓度为一个条纹及其下一个条纹之间的交界面处的单位面积上，该条纹内的浓度。例如，如果P条纹82的宽度(X-方向)为0.25微米，浓度为2E12-cm-2，那么同等体积下的P-掺杂浓度为8E16-cm-3。
参见图3A的A-A截面，有必要指出，多纳米条纹漂移区68的详细几何结构以及掺杂浓度布局，是关于填充式氧化物条纹80镜像对称的。例如，N条纹79映照N条纹89，P条纹78映照P条纹88，N条纹73映照N条纹83，等等。这是由于多纳米条纹漂移区68，是依据本发明，利用多个相邻的、同心的纳米壳组件(Nano shell members)制成的，其中最外层的组件由N条纹71、N条纹81构成，再往里由P条纹72、P条纹82构成，...，最中心的由N条纹79、N条纹89构成。制备过程将在下文中详细说明。完成垂直条纹超级结结构60之后，如图3C所示，其余带有超级结结构90的的多个MOSFET，可以利用已知的多项技术制备。例如，所形成的MOSFET的行可以沿X-方向延伸，从而垂直于沿Y-方向的多纳米条纹漂移区68。带有超级结结构90的MOSFET具有栅极电极92b、栅极氧化物92c、N+源极92a、P-本体92d、P+本体接头92e。在这种情况下，MOSFET为n-通道MOSFET，因此N条纹71、73、...、89作为漏极漂移区，而N+基础衬底62作为漏极。
图4A至图4C表示超级结结构的一些多纳米壳漂移区(Multi-nano shell drift region)的可选实施例。图4A(图4B的E-E截面的透视图)和图4B(俯视图，多-纳米壳漂移区超级结结构100的多个组件)所示的多-纳米壳漂移区超级结结构100，以N-外延层体状漂移层106为界，位于N基础衬底102上。从多-纳米壳漂移区超级结结构100的外边缘向内数的话，四个连续的同心纳米壳组件为N条纹111、N条纹121、P条纹112、P条纹122、N条纹113、N条纹123以及P条纹114、P条纹124。更确切地说，纳米壳组件N条纹113、N条纹123的宽度(X-方向)为1微米，N型掺杂物浓度为2E12-cm-2，等。在本例中，纳米壳组件的形状为矩形(图4B)。要注意的是，填充式氧化物条纹115位于线性阵列的中间位置。多-纳米壳漂移区超级结结构100与多纳米条纹漂移区68基本相同，但其设计更加简洁，以便于制造。多-纳米壳漂移区可以延伸到Y方向上的条纹中，或者形成封闭结构，例如矩形(图4B)或六边形(图4C)。每个多-纳米壳漂移区超级结结构100的宽度都为W。X-Y平面内的条纹长度限定了空穴尺寸(Cavity size，简称CVS)。图4C(俯视图，多-纳米壳漂移区超级结结构100的多个组件)中的多-纳米壳漂移区超级结结构100，在X-Y平面内穿过其全部侧边的宽度为W。图4C中的纳米壳组件的形状为六边形。
图5A至图5G表示依据本发明，制备多-纳米壳漂移区的第一实施例。在图5A中，制备体状漂移层156。在一个实施例中，体状漂移层156可以形成在基础衬底(为避免混淆，在此并没有表示出)上方。在另一个可选实施例中，可以利用技术上已知的，与所需的导电类型和掺杂浓度相符的掺杂参数，通过外延生长的方式，形成体状漂移层156。在一个更具体的示例中，可以在1E14-cm-3至1E16-cm-3的范围内，利用极低的N-掺杂体积浓度，制备体状漂移层156。然后，在体状漂移层156上方使用一个空穴硬掩膜158，并用预设空穴形状和尺寸的掩膜窗口158a，在空穴硬掩膜158上形成开口。通过掩膜窗口158a，各向异性地刻蚀体状漂移层156，制成深度为NSHT(Nano shell height，简称NSHT，即纳米壳的高度)的基本垂直的空穴162。在一个应用示例中，空穴尺寸的范围约在5微米至40微米之间，NSHT约在5微米至50微米之间。需指出的是，垂直空穴162的“基本垂直的”侧壁，可以与垂直方向有5度左右的锥角。
在图5B中，通过掩膜窗口158a利用选择性外延生长，在垂直空穴162上方制备一个空穴形状的掺杂外延层-1 171，同时确保掺杂外延层-1 171的掺杂参数与厚度，分别与最外层的纳米壳组件所需的导电类型和壳厚相一致。在图5C中，通过掩膜窗口158a，各向异性地刻蚀掉刚形成的掺杂外延层-1 171的底部，从而构成纳米壳组件(NSM1)171a。从图5D至图5E，重复如图5B和图5C所示相同的步骤，先后制成空穴形状的掺杂外延层-2172以及纳米壳组件(NSM2)172a。在垂直空穴162中，重复相同的步骤，接连制成其他的纳米壳组件(NSM3)173a、NSM4174a、NSM5175a以及NSM6176a，陆续填充垂直空穴162，直到留出具有剩余空间深度(RSD)和剩余空间宽度(RSW)的剩余空间177。所制备的NSM1171a至NSM6176a构成多个连续的同心纳米壳组件，如图5F所示。此外，为了实现基本电荷平衡的多-纳米壳漂移区，NSM1171a至NSM6176a都由交替的基本电荷平衡的第一导电类型和第二导电类型的半导体材料构成。所形成的NSM1171a至NSM6176a具有合适的导电类型、掺杂浓度以及宽度，以获得基本电荷平衡。
在图5G中，利用半绝缘或绝缘的填充式纳米板178(例如图中所示的填充式氧化物纳米板178)填满剩余空间177。填充式纳米板还可选用本征硅/半导体材料。要注意填充式氧化物纳米板178的纵横比RSD/RSW很高。尤其在纵横比很高的填充式氧化物纳米板178内部观察到有内部空洞形成，利用半绝缘或绝缘的填充式材料使多-纳米壳漂移区的电荷平衡属性不受这种内部空洞的影响。作为一个更具体的实施例，基础衬底和体状漂移层156的主体半导体材料都是硅，填充式材料为氧化物或本征硅。然后，从多-纳米壳漂移区(图中没有表示出)上方除去带窗口的空穴掩膜158。
图6A至图6G表示依据本发明类似于图5A至图5G所示的方法，制备多-纳米壳漂移区的第二个实施例。然而，在图6A至图6G中，生长NSM时并没有使用硬掩膜。在图6A中，体状漂移层156形成在基础衬底(为了避免混淆，在此没有表示出)上方。可以利用技术上已知的，与所需的导电类型和掺杂浓度相符的掺杂参数，通过外延生长的方式，形成体状漂移层156。然后，在体状漂移层156上方使用一个空穴硬掩膜158，并用预设空穴形状和尺寸的掩膜窗口158a，在空穴硬掩膜158上形成开口。通过掩膜窗口158a，各向异性地刻蚀体状漂移层156，制成深度为NSHT的基本垂直的空穴162。正如上述内容中所指出的那样，实际上，垂直空穴162的“基本垂直的”侧壁，可以与垂直方向有5度左右的锥角。然后，如图6A所示，完全除去带窗口的空穴掩膜158。
在图6B中，通过外延生长，在顶上制备一个带有空穴形状的中心部分的掺杂外延层-1 181，同时确保掺杂外延层-1 181的掺杂参数与厚度，分别与最外层的纳米壳组件所需的导电类型和壳厚相一致。掺杂外延层-1 181非选择性地生长在所有裸露的半导体表面上。在图6C中，各向异性地刻蚀掉刚形成的掺杂外延层-1 181的水平表面部分，从而构成纳米壳组件(NSM1)181a。从图6D至图6E，重复如图6B和图6C所示相同的步骤，先后制成掺杂外延层-2182以及纳米壳组件(NSM2)182a。在垂直空穴162中，重复相同的步骤，接连制成其他的纳米壳组件NSM3183a、NSM4 184a、NSM5 185a以及NSM6 186a，陆续填充垂直空穴162，直到留出具有剩余空间深度(RSD)和剩余空间宽度(RSW)的剩余空间187。所制备的NSM1181a至NSM6186a构成多个连续的同心纳米壳组件，如图6F所示。此外，为了实现基本电荷平衡的多-纳米壳漂移区，NSM1 181a至NSM6186a都由交替的基本电荷平衡的第一导电类型和第二导电类型的半导体材料构成。所形成的NSM1181a至NSM6186a具有合适的导电类型、掺杂浓度以及宽度，以获得基本电荷平衡。
在图6G中，利用半绝缘或绝缘的填充式纳米板(例如图中所示的填充式氧化物纳米板188)填满剩余空间187。要注意填充式氧化物纳米板188的纵横比RSD/RSW很高。通常在纵横比很高的填充式氧化物纳米板188内部观察到有内部空洞形成，利用半绝缘或绝缘的填充式材料使多-纳米壳漂移区的电荷平衡属性不受这种内部空洞的影响。NSM组件可以在Y方向上继续作为行，或者如图4B和4C所示的那样形成一个封闭结构。
发明了一种为基础衬底上方的超级结半导体器件，制备基本电荷平衡的多-纳米壳漂移区的方法。参见图5F和图6F，由于垂直空穴162内的各种电荷平衡的垂直条纹是成对制备的，因此其对应工艺的产量也相应地增加。另外，本发明所述的方法并不需要会导致较高热预算的不良高热耗散的高温、长扩散过程。此外，在填充式纳米板内部通常会观察到有内部空洞形成，这会影响制备工艺的产量，而所制备的多-纳米壳漂移区的电荷平衡属性却不会受到内部空洞的扰乱。尽管本发明已经就矩形和六边形的垂直空穴形状的示例作了说明，但是本领域的技术人员应理解，本发明所述的方法也可应用于其他各种形状，例如方形、菱形、多边形、行、椭圆形或圆形等。只要NSM同它相邻的区域达到电荷平衡，就可以用不同的宽度和掺杂浓度制备NSM。
以上说明和附图参照具体结构，给出了各种典型的实施例。对于本领域的普通技术人员应显而易见，本发明也可用于其它具体形式，上述各种实施例经过轻松修改，就可以适合于其他具体应用。鉴于本专利文件，本发明的范围不应由上述具体的典型实施例所限定，而应由以下的权利要求书限定。在权利要求书的内容及其等价范围内的任何及全部修正，都应属于本发明的真实意图和范围内。
Claims (21)
1.一种用于在第二导电类型的基础衬底上方，制备超级结器件电荷基本平衡的多-纳米壳漂移区的方法，其特征在于，所述的多-纳米壳漂移区具有一个纳米壳集合，带有多个电荷基本平衡的第一导电类型和第二导电类型相互交替以及高度为NSHT的同心的纳米壳组件NSM1、NSM2、..、NSMi、..、NSMM(M＞1)，该方法包括：
步骤1：提供基础衬底，并在上方形成一个体状漂移层；
步骤2：在体状漂移层的顶面内，制备一个垂直的空穴，其形状和尺寸是预先设置的，深度为NSHT；
步骤3：在垂直空穴内部先后形成壳组件NSM1、NSM2、..、NSMM(M＞1)，首先在垂直空穴的垂直侧壁上，然后移向中心，以便依次填充垂直空穴，直到留有一剩余空间为止；以及
步骤4：通过形成半绝缘或绝缘的填充式纳米板，填满剩余空间。
2.权利要求1所述的方法，其特征在于，制备体状漂移层包括用与体状漂移层的导电类型相对应的掺杂参数外延生长体状漂移层。
3.权利要求1所述的方法，其特征在于，制备体状漂移层还包括用低掺杂浓度制备。
4.权利要求1所述的方法，其特征在于，制备垂直空穴包括：
步骤2.1：在体状漂移层上方沉积一个掩膜，在掩膜中打开一个形状和尺寸都与垂直空穴相同的窗口；并且
步骤2.2：通过掩膜窗口，各向异性地刻蚀体状漂移层，直到深度等于NSHT为止。
5.权利要求4所述的方法，其特征在于，制备NSMi包括：
步骤3.1：通过选择性外延生长，在垂直空穴上方形成一个空穴形状的掺杂的外延层，同时确保掺杂的外延层的掺杂参数与厚度，分别对应NSMi的导电类型和壳厚；并且
步骤3.2：通过掩膜窗口，各向异性地刻蚀掉掺杂的外延层的底部，从而形成NSMi。
6.权利要求5所述的方法，其特征在于，制备填充式纳米板包括：在剩余空间内制备一种填充式材料，填充式材料的电荷平衡属性不受内部空洞的影响，尤其是当剩余空间的纵横比很大时，从而避免扰乱多-纳米壳漂移区的电荷平衡。
7.权利要求6所述的方法，其特征在于，基础衬底和体状漂移层的基质半导体材料都是硅，填充式材料为氧化硅或本征硅。
8.权利要求6所述的方法，其特征在于，还包括从多-纳米壳漂移区顶部除去带窗口的掩膜。
9.权利要求1所述的方法，其特征在于，制备垂直空穴包括：
步骤2.1：在体状漂移层上方沉积一个掩膜，并在掩膜中打开一个形状和尺寸都与垂直空穴相同的窗口；
步骤2.2：通过掩膜窗口，各向异性地刻蚀体状漂移层，直到刻蚀深度等于NSHT为止；并且
步骤2.2：除去带窗口的掩膜。
10.权利要求9所述的方法，其特征在于，制备NSMi包括：
步骤3.1：通过外延生长，在垂直空穴上方形成一个空穴形状掺杂的外延层，同时确保掺杂的外延层的掺杂参数和厚度，分别与NSMi的导电类型和壳厚相对应；并且
步骤3.2：通过掩膜窗口，各向异性地刻蚀掉掺杂的外延层的底部和顶部水平部分，从而构成NSMi。
11.权利要求10所述的方法，其特征在于，制备填充式纳米板包括：在剩余空间内制备一种填充式材料，填充式材料的电荷平衡属性不受内部空洞的影响，尤其是当剩余空间的纵横比很大时，从而避免扰乱多-纳米壳漂移区的电荷平衡。
12.权利要求11所述的方法，其特征在于，基础衬底和体状漂移层的基质半导体材料都是硅，填充式材料为氧化硅或本征硅。
13.权利要求1所述的方法，其特征在于，基础衬底为一个双层，该双层由较重掺杂的第二导电类型半导体及其上方的较轻掺杂的第二导电类型半导体构成。
14.权利要求1所述的方法，其特征在于，垂直空穴的形状为矩形、方形、菱形、六边形、多边形、椭圆形或圆形。
15.权利要求1所述的方法，其特征在于，超级结半导体器件为一个二极管或一个晶体管。
16.权利要求1所述的方法，其特征在于，垂直空穴的宽度约在5微米至40微米之间，NSHT约在5微米至50微米之间。
17.一种在半导体衬底上制备超级结半导体器件电荷基本平衡的多纳米壳漂移区的方法，其特征在于，所述的多-纳米壳漂移区在体状漂移层内，具有一个纳米壳集合，带有多个电荷基本平衡的第一导电类型和第二导电类型相互交替以及高度为NSHT的同心的纳米壳组件NSM1、NSM2、..、NSMi、..、NSMM(M＞1)，纳米壳组件的底部电接触半导体衬底，该方法包括：
步骤1：制备一个体状漂移层；
步骤2：在体状漂移层中制备一个沟槽；
步骤3：在沟槽中外延生长一个纳米壳组件NSMi，其中选取NSMi的厚度和掺杂浓度，使同周围区域达到电荷基本平衡；
步骤4：各向异性地刻蚀NSMi，以除去其水平部分，使NSMi存留于沟槽的侧壁上；并且
步骤5：重复步骤步骤3和步骤4，直到完成纳米壳集合，并且沟槽中仍然保留有一剩余空间。
18.权利要求17所述的方法，其特征在于，在步骤步骤5之后还包括：
步骤6：通过形成半绝缘或绝缘的填充式纳米板，填满剩余空间。
19.权利要求17所述的方法，其特征在于，超级结半导体器件为一个二极管或一个场效应管。
20.一种用于在第二导电类型的基础衬底上方，制备电荷基本平衡的多-纳米壳漂移区的方法，其特征在于，所述的多-纳米壳漂移区在体状漂移层内，具有一个纳米壳集合，带有多个电荷基本平衡的第一导电类型和第二导电类型相互交替以及高度为NSHT的同心的纳米壳组件NSM1、NSM2、..、NSMi、..、NSMM(M＞1)，纳米壳组件的底部电接触半导体衬底，该方法包括：
步骤1：制备一个体状漂移层；
步骤2：在体状漂移层中制备一个沟槽；
步骤3：在沟槽内同心地生长纳米壳集合，其中在第一导电类型的纳米壳组件上生长第二导电类型的纳米壳组件之前，要各向异性地刻蚀第一导电类型的纳米壳组件，以便除去其底部；并且
步骤4：重复步骤步骤3。
21.权利要求20所述的方法，其特征在于，还包括：
步骤5：通过形成半绝缘或绝缘的填充式纳米板，填满剩余空间。
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103091555A (zh) * | 2011-10-28 | 2013-05-08 | 上海华虹Nec电子有限公司 | 测量超级结深沟槽内硅外延电阻率横向分布的方法 |
| CN106158659A (zh) * | 2015-04-23 | 2016-11-23 | 北大方正集团有限公司 | 超结型功率管的缓冲层的制备方法和超结型功率管 |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7679146B2 (en) * | 2006-05-30 | 2010-03-16 | Semiconductor Components Industries, Llc | Semiconductor device having sub-surface trench charge compensation regions |
| US9508805B2 (en) * | 2008-12-31 | 2016-11-29 | Alpha And Omega Semiconductor Incorporated | Termination design for nanotube MOSFET |
| US7943989B2 (en) * | 2008-12-31 | 2011-05-17 | Alpha And Omega Semiconductor Incorporated | Nano-tube MOSFET technology and devices |
| US10121857B2 (en) * | 2008-12-31 | 2018-11-06 | Alpha And Omega Semiconductor Incorporated | Nano-tube MOSFET technology and devices |
| US8299494B2 (en) | 2009-06-12 | 2012-10-30 | Alpha & Omega Semiconductor, Inc. | Nanotube semiconductor devices |
| US7910486B2 (en) * | 2009-06-12 | 2011-03-22 | Alpha & Omega Semiconductor, Inc. | Method for forming nanotube semiconductor devices |
| US8878295B2 (en) * | 2011-04-13 | 2014-11-04 | National Semiconductor Corporation | DMOS transistor with a slanted super junction drift structure |
| US9117694B2 (en) | 2013-05-01 | 2015-08-25 | Infineon Technologies Austria Ag | Super junction structure semiconductor device based on a compensation structure including compensation layers and a fill structure |
| US9024383B2 (en) | 2013-05-01 | 2015-05-05 | Infineon Technologies Austria Ag | Semiconductor device with a super junction structure with one, two or more pairs of compensation layers |
| US9070580B2 (en) | 2013-05-01 | 2015-06-30 | Infineon Technologies Austria Ag | Semiconductor device with a super junction structure based on a compensation structure with compensation layers and having a compensation rate gradient |
| CN105122458B (zh) * | 2013-09-18 | 2018-02-02 | 富士电机株式会社 | 半导体装置及其制造方法 |
| US10002826B2 (en) * | 2014-10-27 | 2018-06-19 | Taiwan Semiconductor Manufacturing Company | Semiconductor device structure with conductive pillar and conductive line and method for forming the same |
| US9281368B1 (en) | 2014-12-12 | 2016-03-08 | Alpha And Omega Semiconductor Incorporated | Split-gate trench power MOSFET with protected shield oxide |
| US9583586B1 (en) | 2015-12-22 | 2017-02-28 | Alpha And Omega Semiconductor Incorporated | Transient voltage suppressor (TVS) with reduced breakdown voltage |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20020027237A1 (en) * | 2000-09-05 | 2002-03-07 | Fuji Electric Co., Ltd.. | Semiconductor device |
| US20050006699A1 (en) * | 2003-05-13 | 2005-01-13 | Kabushiki Kaisha Toshiba | Semiconductor device and its manufacturing method |
| CN101414553A (zh) * | 2007-09-27 | 2009-04-22 | 三洋电机株式会社 | 半导体晶片及其制造方法 |
Family Cites Families (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6191446B1 (en) * | 1998-03-04 | 2001-02-20 | Advanced Micro Devices, Inc. | Formation and control of a vertically oriented transistor channel length |
| DE10006964C2 (de) * | 2000-02-16 | 2002-01-31 | Infineon Technologies Ag | Elektronisches Bauelement mit einer leitenden Verbindung zwischen zwei leitenden Schichten und Verfahren zum Herstellen eines elektronischen Bauelements |
| US6509240B2 (en) * | 2000-05-15 | 2003-01-21 | International Rectifier Corporation | Angle implant process for cellular deep trench sidewall doping |
| JP3899231B2 (ja) * | 2000-12-18 | 2007-03-28 | 株式会社豊田中央研究所 | 半導体装置 |
| KR100485297B1 (ko) * | 2001-02-21 | 2005-04-27 | 미쓰비시덴키 가부시키가이샤 | 반도체 장치 및 그 제조 방법 |
| JP4229648B2 (ja) * | 2002-06-25 | 2009-02-25 | 富士通株式会社 | 電子デバイスの製造方法 |
| KR100709462B1 (ko) * | 2004-02-16 | 2007-04-18 | 주식회사 하이닉스반도체 | 다층 나노 튜브 셀을 이용한 메모리 장치 |
| US7141866B1 (en) * | 2004-04-16 | 2006-11-28 | Hewlett-Packard Development Company, L.P. | Apparatus for imprinting lithography and fabrication thereof |
| US20050242411A1 (en) * | 2004-04-29 | 2005-11-03 | Hsuan Tso | [superjunction schottky device and fabrication thereof] |
| JP4068597B2 (ja) * | 2004-07-08 | 2008-03-26 | 株式会社東芝 | 半導体装置 |
| KR100531177B1 (ko) * | 2004-08-07 | 2005-11-29 | 재단법인서울대학교산학협력재단 | 격자 변형된 반도체 박막 형성 방법 |
| JP4825424B2 (ja) * | 2005-01-18 | 2011-11-30 | 株式会社東芝 | 電力用半導体装置 |
| US7176524B2 (en) * | 2005-02-15 | 2007-02-13 | Semiconductor Components Industries, Llc | Semiconductor device having deep trench charge compensation regions and method |
| KR100652410B1 (ko) * | 2005-05-07 | 2006-12-01 | 삼성전자주식회사 | 탄소나노튜브의 전기역학적 특성을 이용한 나노 반도체스위치소자 및 그의 제조방법과 탄소나노튜브의 전기역학적특성을 이용한 메모리소자 및 그의 구동방법 |
| KR100749751B1 (ko) * | 2006-08-02 | 2007-08-17 | 삼성전자주식회사 | 트랜지스터 및 그 제조 방법 |
| JP5011881B2 (ja) * | 2006-08-11 | 2012-08-29 | 株式会社デンソー | 半導体装置の製造方法 |
| US7944018B2 (en) * | 2006-08-14 | 2011-05-17 | Icemos Technology Ltd. | Semiconductor devices with sealed, unlined trenches and methods of forming same |
| KR100874912B1 (ko) * | 2006-12-06 | 2008-12-19 | 삼성전자주식회사 | 반도체 소자 및 그 제조방법 |
| KR100827524B1 (ko) * | 2007-04-06 | 2008-05-06 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
| JP5261641B2 (ja) * | 2007-09-13 | 2013-08-14 | セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー | 半導体ウエハの製造方法 |
| US20090186276A1 (en) * | 2008-01-18 | 2009-07-23 | Aruna Zhamu | Hybrid nano-filament cathode compositions for lithium metal or lithium ion batteries |
| US7960781B2 (en) * | 2008-09-08 | 2011-06-14 | Semiconductor Components Industries, Llc | Semiconductor device having vertical charge-compensated structure and sub-surface connecting layer and method |
| US7943989B2 (en) * | 2008-12-31 | 2011-05-17 | Alpha And Omega Semiconductor Incorporated | Nano-tube MOSFET technology and devices |
-
2009
- 2009-12-02 US US12/629,793 patent/US7892924B1/en active Active
-
2010
- 2010-11-30 TW TW099141453A patent/TWI408804B/zh active
- 2010-11-30 CN CN2010105832769A patent/CN102097326B/zh active Active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20020027237A1 (en) * | 2000-09-05 | 2002-03-07 | Fuji Electric Co., Ltd.. | Semiconductor device |
| US20050006699A1 (en) * | 2003-05-13 | 2005-01-13 | Kabushiki Kaisha Toshiba | Semiconductor device and its manufacturing method |
| CN101414553A (zh) * | 2007-09-27 | 2009-04-22 | 三洋电机株式会社 | 半导体晶片及其制造方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103091555A (zh) * | 2011-10-28 | 2013-05-08 | 上海华虹Nec电子有限公司 | 测量超级结深沟槽内硅外延电阻率横向分布的方法 |
| CN106158659A (zh) * | 2015-04-23 | 2016-11-23 | 北大方正集团有限公司 | 超结型功率管的缓冲层的制备方法和超结型功率管 |
Also Published As
| Publication number | Publication date |
|---|---|
| US7892924B1 (en) | 2011-02-22 |
| TWI408804B (zh) | 2013-09-11 |
| TW201133830A (en) | 2011-10-01 |
| CN102097326B (zh) | 2013-11-06 |
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