CN102064099A - 栅极结构的形成方法 - Google Patents
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Abstract
本发明公开了一种栅极结构的形成方法，该方法包括：提供一晶圆，在晶圆的衬底上形成栅氧化层后，采用沉积工艺在栅氧化层之上沉积多晶硅层，其中，多晶硅层的高度为预设栅极高度的90％至95％；采用沉积工艺在多晶硅层之上沉积非晶硅层，其中，非晶硅层的高度为预设栅极高度的5％至10％；采用离子注入工艺对多晶硅层和非晶硅层进行掺杂；对非晶硅层、多晶硅层和栅氧化层进行蚀刻，形成栅极结构。该方法能够提高半导体器件的性能。
Description
技术领域
本发明涉及半导体制造领域，特别涉及一种栅极结构的形成方法。
背景技术
随着电子设备的广泛应用，半导体的制造工艺得到了飞速的发展，在半导体的制造流程中，涉及栅极结构的形成工艺，需要说明的是，本说明书所述的栅极结构包括依次位于半导体衬底上的栅氧化层和位于栅氧化层之上的栅极。
图1～图4为现有技术中栅极结构的形成方法的过程剖面结构图，该方法包括以下步骤：
步骤一，参见图1，提供一晶圆，在晶圆的衬底101上形成栅氧化层102。
具体地说，采用氧化工艺形成栅氧化层102，例如，氧气与衬底101表面发生化学反应，从而在衬底101表面生成栅氧化层102。
步骤二，参见图2，采用沉积工艺在栅氧化层102之上沉积多晶硅层103，并采用离子注入工艺对多晶硅层103进行掺杂。
在实际应用中，当沉积多晶硅层103时，温度为615℃至625℃，当进行离子注入时，离子注入的剂量为1×1015个原子/cm2至6×1019个原子/cm2。
步骤三，参见图3，对多晶硅层103和栅氧化层102进行蚀刻，并形成栅极104。
至此，完成了栅极结构的形成过程，为了对发明进行清楚地说明，下面对栅极结构形成之后的后续步骤也进行简要说明。
步骤四，参见图4，采用氧化、沉积、蚀刻工艺形成侧壁层105。
其中，侧壁层105由第一侧壁层106和第二侧壁层107组成，第一侧壁层106的主要成分为氧化物，第二侧壁层107的主要成分为硅的氮化物，例如，氮化硅。
在后续的步骤中，可进入漏极和源极的制造流程。
然而，在实际应用中，多晶硅栅是一种晶体，若将晶体中的每个晶粒视为正方体，则每个晶粒的大小约为50纳米×50纳米×50纳米至80纳米×80纳米×80纳米，这就有可能使得多晶硅层的表面不平坦，也就是说，多晶硅层表面具有凸起部分和凹下去的部分，当对多晶硅栅层进行离子注入时，由于对于整个多晶硅层采用的是相同的离子注入能量，这就会导致：在多晶硅层表面凹下去的部分，注入的离子有可能穿透多晶硅层，从而对栅极结构造成损害，降低了半导体器件的性能。
发明内容
有鉴于此，本发明提供一种栅极结构的形成方法，能够提高半导体器件的性能。
为达到上述目的，本发明的技术方案具体是这样实现的：
一种栅极结构的形成方法，提供一晶圆，在晶圆的衬底上形成栅氧化层后，其特征在于，该方法包括：
采用沉积工艺在栅氧化层之上沉积多晶硅层，其中，多晶硅层的高度为预设栅极高度的90％至95％；
采用沉积工艺在多晶硅层之上沉积非晶硅层，其中，非晶硅层的高度为预设栅极高度的5％至10％；
采用离子注入工艺对多晶硅层和非晶硅层进行掺杂；
对非晶硅层、多晶硅层和栅氧化层进行蚀刻，形成栅极结构。
当沉积非晶硅层时，温度为540℃至550℃
所述注入的离子为N型元素。
所述N型元素为磷或砷。
所述注入的离子为P型元素。
所述P型元素为硼或铟。
由上述的技术方案可见，在晶圆的衬底上形成栅氧化层后，采用沉积工艺在栅氧化层之上沉积多晶硅层，其中，多晶硅层的高度为预设栅极高度的90％至95％，然后采用沉积工艺在多晶硅层之上沉积非晶硅层，其中，非晶硅层的高度为预设栅极高度的5％至10％，其次采用离子注入工艺对多晶硅层和非晶硅层进行掺杂，并对非晶硅层、多晶硅层和栅氧化层进行蚀刻，从而形成栅极结构，由于非晶硅层表面是平坦的，并且非晶硅层可以作为控制离子隧穿效应的保护层，因此能够保证离子在栅极中分布的均匀性，并避免注入的离子穿透栅极，提高了半导体器件的性能。
附图说明
图1～图4为现有技术中栅极结构的形成方法的过程剖面结构图。
图5为本发明所提供的栅极结构的形成方法的流程图。
图6～图10为本发明所提供的栅极结构的形成方法的实施例的过程剖面结构图。
具体实施方式
为使本发明的目的、技术方案及优点更加清楚明白，以下参照附图并举实施例，对本发明进一步详细说明。
本发明的核心思想为：在晶圆的衬底上形成栅氧化层后，采用沉积工艺在栅氧化层之上沉积多晶硅层，其中，多晶硅层的高度为预设栅极高度的90％至95％，然后采用沉积工艺在多晶硅层之上沉积非晶硅层，其中，非晶硅层的高度为预设栅极高度的5％至10％，由于非晶硅层表面是平坦的，在后续步骤中，当进行离子注入时，则比较容易对离子注入的能量进行控制，避免注入的离子穿透栅极，提高了半导体器件的性能。
图5为本发明所提供的栅极结构的形成方法的流程图，如图5所示，该方法包括以下步骤：
步骤501，提供一晶圆，在晶圆的衬底上形成栅氧化层。
步骤502，采用沉积工艺在栅氧化层之上沉积多晶硅层，其中，多晶硅层的高度为预设栅极高度的90％至95％。
步骤503，采用沉积工艺在多晶硅层之上沉积非晶硅层，其中，非晶硅层的高度为预设栅极高度的5％至10％。
步骤504，采用离子注入工艺对多晶硅层和非晶硅层进行掺杂。
步骤505，对非晶硅层、多晶硅层和栅氧化层进行蚀刻，形成栅极结构。
下面通过一个实施例对本发明进行详细说明。
图6～图10为本发明所提供的栅极结构的形成方法的实施例的过程剖面结构图，如图6～图10所示，该方法包括以下步骤：
步骤601，参见图6，提供一晶圆，在晶圆的衬底101上形成栅氧化层102。
本步骤与现有技术相同，此处不予赘述。
步骤602，参见图7，采用沉积工艺在栅氧化层102之上沉积多晶硅层103，其中，若预设栅极高度为1000埃，则多晶硅层103的厚度为900埃。
当沉积多晶硅层103时，温度为615℃至625℃，这与现有技术相同。
步骤603，参见图8，采用沉积工艺在多晶硅层103之上沉积非晶硅层108，其中，非晶硅层108的厚度为100埃。
当沉积非晶硅层108时，温度为540℃至550℃。
需要说明的是，非晶硅是一种非晶体，也就是说，在非晶硅层108中，不包括晶粒结构，这就使得非晶硅层108的表面是平坦的，没有凸起部分和凹下去的部分，在后续步骤中，当进行离子注入时，比较容易控制离子注入的能量，可避免注入的离子击穿栅极，另外，非晶硅和多晶硅虽然结构不同，但是二者本质上是同一种物质，均为硅，若将沉积时的反应温度设置为615℃至625℃，则最终形成的硅具有晶体结构，即多晶硅，若将沉积时的反应温度设置为540℃至550℃，则最终形成的硅不具有晶体结构，即非晶硅。
由于多晶硅和非晶硅本质上是同一种物质，因此，采用非晶硅代替部分厚度的多晶硅对后续步骤没有影响，对半导体器件的性能也没有影响。
步骤604，参见图9，采用离子注入工艺对多晶硅层103和非晶硅层108进行掺杂。
本步骤与现有技术相同，采用相同的离子注入剂量和能量。
需要说明的是，多晶硅层103可掺杂P型元素或N型元素，当多晶硅层103中掺杂P型元素时，例如硼或铟，是为了后续P型晶体管的形成；当多晶硅层103中掺杂N型元素时，例如磷或砷，是为了后续N型晶体管的形成。
当所掺杂的离子为P型元素时，以硼为例，硼原子在取代原晶体结构中的原子并构成共价键时，将因缺少一个价电子而形成一个空穴，于是半导体中的空穴数目大量增加，空穴成为载流子；当所掺杂的离子为N型元素时，以磷为例，磷原子在取代原晶体结构中的原子并构成共价键时，多余的第五个价电子很容易摆脱磷原子核的束缚而成为自由电子，于是半导体中的自由电子数目大量增加，自由电子成为载流子，
步骤605，参见图10，对非晶硅层108、多晶硅层103和栅氧化层102进行蚀刻，并形成栅极结构。
与现有技术相比，100埃的多晶硅被非晶硅代替，这就相当于，在本发明中，栅极包括多晶硅层103和非晶硅层108，而栅极结构包括依次位于半导体衬底上的栅氧化层102和位于栅氧化层102之上的栅极。
至此，本流程结束，可进入后续的工艺流程。
在本实施例中，100A的非晶硅层覆盖于栅极表面，由于非晶硅层表面是平坦的，则比较容易对离子注入的能量进行控制，避免离子穿透栅极。
可见，根据本发明提供的技术方案，在晶圆的衬底上形成栅氧化层后，采用沉积工艺在栅氧化层之上沉积多晶硅层，其中，多晶硅层的高度为预设栅极高度的90％至95％，然后采用沉积工艺在多晶硅层之上沉积非晶硅层，其中，非晶硅层的高度为预设栅极高度的5％至10％，其次采用离子注入工艺对多晶硅层和非晶硅层进行掺杂，并对非晶硅层、多晶硅层和栅氧化层进行蚀刻，从而形成栅极结构，由于非晶硅层表面是平坦的，并且非晶硅层可以作为控制离子隧穿效应的保护层，因此能够保证离子在栅极中分布的均匀性，并避免注入的离子穿透栅极，能够提高半导体器件的性能。
以上所述仅为本发明的较佳实施例而已，并非用于限定本发明的保护范围。凡在本发明的精神和原则之内，所作的任何修改、等同替换以及改进等，均应包含在本发明的保护范围之内。
Claims (6)
1.一种栅极结构的形成方法，提供一晶圆，在晶圆的衬底上形成栅氧化层后，其特征在于，该方法包括：
采用沉积工艺在栅氧化层之上沉积多晶硅层，其中，多晶硅层的高度为预设栅极高度的90％至95％；
采用沉积工艺在多晶硅层之上沉积非晶硅层，其中，非晶硅层的高度为预设栅极高度的5％至10％；
采用离子注入工艺对多晶硅层和非晶硅层进行掺杂；
对非晶硅层、多晶硅层和栅氧化层进行蚀刻，形成栅极结构。
2.根据权利要求1所述的方法，其特征在于，当沉积非晶硅层时，温度为540℃至550℃
3.根据权利要求1所述的方法，其特征在于，所述注入的离子为N型元素。
4.根据权利要求3所述的方法，其特征在于，所述N型元素为磷或砷。
5.根据权利要求1所述的方法，其特征在于，所述注入的离子为P型元素。
6.根据权利要求5所述的方法，其特征在于，所述P型元素为硼或铟。
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| CN101295730B (zh) * | 2007-04-24 | 2010-05-19 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件及半导体器件的栅极制作方法 |
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| CN104617151B (zh) * | 2015-01-23 | 2018-07-03 | 京东方科技集团股份有限公司 | 低温多晶硅薄膜晶体管及制作方法、阵列基板及显示装置 |
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