CN106952963A - 一种薄膜晶体管及制作方法、阵列基板、显示装置 - Google Patents
一种薄膜晶体管及制作方法、阵列基板、显示装置 Download PDFInfo
- Publication number
- CN106952963A CN106952963A CN201710201621.XA CN201710201621A CN106952963A CN 106952963 A CN106952963 A CN 106952963A CN 201710201621 A CN201710201621 A CN 201710201621A CN 106952963 A CN106952963 A CN 106952963A
- Authority
- CN
- China
- Prior art keywords
- active layer
- tft
- film transistor
- thin film
- grid
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000010409 thin film Substances 0.000 title claims abstract description 57
- 238000002360 preparation method Methods 0.000 title claims abstract description 19
- 239000012212 insulator Substances 0.000 claims abstract description 43
- 239000000758 substrate Substances 0.000 claims abstract description 42
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 16
- 229920005591 polysilicon Polymers 0.000 claims abstract description 15
- 239000010410 layer Substances 0.000 claims description 141
- 238000000034 method Methods 0.000 claims description 31
- 230000004888 barrier function Effects 0.000 claims description 26
- 229910052739 hydrogen Inorganic materials 0.000 claims description 26
- 239000001257 hydrogen Substances 0.000 claims description 26
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims description 24
- 230000008569 process Effects 0.000 claims description 21
- 239000011229 interlayer Substances 0.000 claims description 19
- 238000005984 hydrogenation reaction Methods 0.000 claims description 17
- 238000000059 patterning Methods 0.000 claims description 12
- 230000015572 biosynthetic process Effects 0.000 claims description 9
- 239000002184 metal Substances 0.000 claims description 6
- 229910052751 metal Inorganic materials 0.000 claims description 6
- 230000009467 reduction Effects 0.000 abstract description 7
- 238000005516 engineering process Methods 0.000 abstract description 4
- 150000002500 ions Chemical class 0.000 description 31
- 239000010408 film Substances 0.000 description 20
- 125000004435 hydrogen atom Chemical group [H]* 0.000 description 13
- 230000000694 effects Effects 0.000 description 12
- 229910052581 Si3N4 Inorganic materials 0.000 description 9
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 9
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 9
- 238000009792 diffusion process Methods 0.000 description 8
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 5
- 230000004913 activation Effects 0.000 description 4
- 230000009286 beneficial effect Effects 0.000 description 4
- 238000002513 implantation Methods 0.000 description 4
- 238000002347 injection Methods 0.000 description 4
- 239000007924 injection Substances 0.000 description 4
- 239000004973 liquid crystal related substance Substances 0.000 description 4
- 230000000903 blocking effect Effects 0.000 description 3
- 238000001259 photo etching Methods 0.000 description 3
- 239000000047 product Substances 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000000377 silicon dioxide Substances 0.000 description 3
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 238000003860 storage Methods 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- -1 Boron ion Chemical class 0.000 description 2
- 229910004205 SiNX Inorganic materials 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 229910021417 amorphous silicon Inorganic materials 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 238000011161 development Methods 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 238000003475 lamination Methods 0.000 description 2
- 238000001755 magnetron sputter deposition Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 239000000725 suspension Substances 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910003978 SiClx Inorganic materials 0.000 description 1
- 125000004429 atom Chemical group 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 230000005764 inhibitory process Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000005224 laser annealing Methods 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 230000037230 mobility Effects 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000012216 screening Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 238000012163 sequencing technique Methods 0.000 description 1
- 239000013589 supplement Substances 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78651—Silicon transistors
- H01L29/7866—Non-monocrystalline silicon transistors
- H01L29/78672—Polycrystalline or microcrystalline silicon transistor
- H01L29/78675—Polycrystalline or microcrystalline silicon transistor with normal-type structure, e.g. with top gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41733—Source or drain electrodes for field effect devices for thin film transistors with insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41758—Source or drain electrodes for field effect devices for lateral devices with structured layout for source or drain region, i.e. the source or drain region having cellular, interdigitated or ring structure or being curved or angular
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/6675—Amorphous silicon or polysilicon transistors
- H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Manufacturing & Machinery (AREA)
- Thin Film Transistor (AREA)
Abstract
本发明实施例提供一种薄膜晶体管及制作方法、阵列基板、显示装置，显示技术领域，能够提高针对源漏极的离子注入效率，降低源漏极与有源层的接触电阻。该薄膜晶体管包括设置于衬底基板上的源极、漏极、栅极、栅极绝缘层以及主要由多晶硅组成的有源层，且源极和漏极、栅极位于有源层的上方；源极和/或漏极在与有源层接触的区域具有至少一个通孔，有源层在对应通孔的区域掺杂有离子。
Description
技术领域
本发明涉及显示技术领域，尤其涉及一种薄膜晶体管及制作方法、阵列基板、显示装置。
背景技术
随着显示技术的发展，对薄膜晶体管(Thin Film Transistor，TFT)半导体层的电子迁移率要求要来越高，低温多晶硅薄膜晶体管(Low Temperature Poly-silicon ThinFilm Transistor，LTPS TFT)应运而生，由于LTPS TFT迁移率高，同时可以在较低温条件(低于600℃)下制备而成，基底选择灵活，制备成本较低等优点，因此已被广泛地应用于包括电脑、手机等电子产品在内的各种电子显示器中。
如图1所示，以P型的LTPS TFT器件为例，该LTPS TFT包括形成于衬底基板10上的有源层(p-Si)101、源极102、漏极103、栅极绝缘层105以及栅极104，为了减小源极102、漏极103与沟道区域的电场，防止产生热载流子，降低源极102和漏极103与有源层(p-Si)101的接触电阻，如图1所示，在制作完栅极104后，需要通过离子注入设备，以栅极104为掩蔽图层，将p+离子(例如：硼离子)注入至源极102和漏极103下方的有源层(p-Si)101中。
然而，在上述p+离子注入过程中，源极102和漏极103会对p+离子的注入扩散产生一定的阻碍作用，从而导致p+离子的注入效率较低，进而使得源极102和漏极103与有源层(p-Si)101的接触电阻仍然较大。
发明内容
本发明的实施例提供一种薄膜晶体管及制作方法、阵列基板、显示装置，能够提高针对源漏极的离子注入效率，降低源漏极与有源层的接触电阻。
为达到上述目的，本发明的实施例采用如下技术方案：
本发明实施例一方面提供一种薄膜晶体管，包括设置于衬底基板上的源极、漏极、栅极、栅极绝缘层以及主要由多晶硅组成的有源层，且所述源极和所述漏极、所述栅极位于所述有源层的上方；所述源极和/或所述漏极在与所述有源层接触的区域具有至少一个通孔，所述有源层在对应所述通孔的区域掺杂有离子。
进一步的，所述有源层、所述源极和所述漏极、所述栅极绝缘层、所述栅极从下到上依次设置与所述衬底基板上。
进一步的，所述源极和/或所述漏极在与所述有源层接触的位置具有多个通孔。
进一步的，所述薄膜晶体管还包括位于所述有源层和所述栅极之间，且作为氢化处理的氢源的绝缘层。
进一步的，所述作为氢化处理的氢源的绝缘层为层间介质层；或者，所述作为氢化处理的氢源的绝缘层为所述栅极绝缘层。
进一步的，所述栅极为双栅极结构。
本发明实施例另一方面还提供一种薄膜晶体管的制备方法，包括：在衬底基板上形成主要由多晶硅组成的有源层；在形成有所述有源层的基板上形成栅极绝缘层；在形成有所述栅极绝缘层的基板上形成栅极；在形成有所述有源层的基板上形成源漏金属层，并通过构图工艺形成源极、漏极以及位于所述源极和/或所述漏极与所述有源层接触的区域的至少一个通孔；对形成有所述有源层、所述源极和所述漏极、所述栅极的基板进行离子掺杂，以使得所述有源层在对应所述通孔的区域掺杂有离子。
进一步的，在所述栅极绝缘层作为氢化处理的氢源的绝缘层的情况下，所述制备方法还包括：对经过离子掺杂且具有所述栅极绝缘层的基板进行活性化和氢化处理；或者，在形成所述有源层后、且形成所述栅极之前形成层间介质层，该层间介质层作为氢化处理的氢源的绝缘层的情况下，所述制备方法还包括：对经过离子掺杂且具有所述层间介质层的基板进行活性化和氢化处理。
本发明实施例又一方面还提供一种阵列基板，包括前述的任一种薄膜晶体管。
本发明实施例又一方面还提供一种显示装置，包括前述的阵列基板。
本发明实施例提供一种薄膜晶体管及制作方法、阵列基板、显示装置，该薄膜晶体管包括设置于衬底基板上的源极、漏极、栅极、栅极绝缘层以及主要由多晶硅组成的有源层，且源极和漏极、栅极位于有源层的上方，源极和/或漏极在与有源层接触的区域具有至少一个通孔，这样一来，在对有源层进行离子掺杂时，由于源极和/或漏极在与有源层接触的区域的通孔的存在，能够减小有源层在对应通孔的区域离子掺杂时受到的阻碍，进而提高了掺杂效率，从而降低了源极和/或漏极与有源层的接触电阻，提高了接触效果。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为现有技术中提供的一种薄膜晶体管的结构示意图；
图2为本发明实施例提供的一种薄膜晶体管的结构示意图；
图3为本发明实施例提供的一种薄膜晶体管的平面结构示意图；
图4为本发明实施例提供的另一种薄膜晶体管的结构示意图；
图5为本发明实施例提供的再一种薄膜晶体管的结构示意图；
图6为本发明实施例提供的又一种薄膜晶体管的结构示意图；
图7为本发明实施例提供的一种阵列基板的结构示意图；
图8a为本发明实施例提供的一种薄膜晶体管的制作方法的流程示意图；
图8b为本发明实施例提供的另一种薄膜晶体管的制作方法的流程示意图。
附图标记：
01-存储电容；10-衬底基板；101-有源层；102-源极；103-漏极；104-栅极；105-栅极绝缘层；200-通孔；300-氢源的绝缘层；301-层间介质层。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明实施例提供一种薄膜晶体管(TFT)，如图2所示，该薄膜晶体管包括设置于衬底基板10上的源极102、漏极103、栅极104、栅极绝缘层105以及主要由多晶硅组成的有源层101，且源极102和漏极103、栅极104位于有源层101的上方。
此处需要说明的是，上述源极102和漏极103、栅极104位于有源层101的上方，并不绝对是指空间结构的上方，例如，图2中源极102和漏极103包括位于有源层101上表面的部分，也包括与有源层101同层且覆盖有源层101侧面的部分，本发明中的“上方”是指，在该薄膜晶体管制作过程中，源极102和漏极103、栅极104均在制作有源层101完成之后制作。
另外，如图2所示，该薄膜晶体管中源极102和/或漏极103在与有源层101接触的区域A具有至少一个通孔200(例如，可以是2个通孔)，有源层101在对应通孔的区域掺杂有离子。
此处需要说明的是，本发明中对薄膜晶体管的类型不作限定，可以是P型TFT，也可以是N型TFT；当该薄膜晶体管为P型TFT时，上述掺杂离子可以为高浓度的B(硼)离子，即图2中的p+离子；当该薄膜晶体管为N型TFT时，上述掺杂离子可以为高浓度的P(磷)离子，本发明对此均不作限定，可以根据实际的需要进行选择。
这样一来，在对有源层进行离子掺杂时，由于源极和/或漏极在与有源层接触的区域的通孔的存在，能够减小有源层在对应通孔的区域离子掺杂时受到的阻碍，进而提高了掺杂效率，从而降低了源极和/或漏极与有源层的接触电阻，提高了接触效果。
另外，本发明中可以仅在源极102与有源层101接触的区域设置至少一个通孔200，以降低源极102与有源层101之间的接触电阻；也可以仅在漏极103与有源层101接触的区域设置至少一个通孔200，以降低漏极103与有源层101之间的接触电阻；当然，为了最有效的同时保证源极102和漏极103与有源层101的接触效果，本发明优选的，如图2所示，在源极102和漏极103与有源层101接触的区域均设置至少一个通孔200，以最大程度的降低源极102和漏极103与有源层101之间的接触电阻，以下实施例均是以源极102和漏极103与有源层101接触的区域均设置有至少一个通孔200为例，对本发明做进一步的说明的。
在此基础上，为了更进一步的降低源极102和漏极103与有源层101之间的接触电阻，本发明优选的，如图3所示，在源极102和漏极103在与有源层接触的区域A具有多个通孔200。当然为了进一步的保证离子掺杂的均匀性，优选的，多个通孔200可以均匀分布。
此处还需要说明的是，本发明中设置源极102和漏极103、栅极104位于有源层101的上方，即在制作有源层101之后制作源极102和漏极103、栅极104，是为了在针对源极102和漏极103与有源层101接触的区域进行离子掺杂时，如图2所示，栅极104作为遮蔽图案层，以保证沟道区域不被掺杂，进而确保薄膜晶体管的正常工作。
基于上述源极102和漏极103、栅极104位于有源层101的上方的基础上，本发明中，可以如图4所示，源极102和漏极103位于栅极104的上方，即源极102和漏极103在栅极104之后制作；也可以如图2所示，源极102和漏极103位于栅极104的下方，即源极102和漏极103在栅极104之前制作，本发明对此不作限定。当然，本发明优选的，源极102和漏极103位于栅极104的下方，即如图2所示，有源层101、源极102和漏极103、栅极绝缘层104、栅极104从下到上依次设置与衬底基板10上。以下实施例均是以图2中示出的薄膜晶体管为例本发明做进一步的说明。
在此基础上，对于上述采用离子掺杂工艺的多晶硅有源层，一般为了保证掺杂离子能够排列整齐均匀，并且对因离子注入造成的多晶硅的晶格损伤进行修复，需要对该经过离子掺杂的多晶硅有源层进行活性化处理；同时采用氢化处理向多晶硅有源层中的悬浮键提供H原子，补充p-Si中的氢键，使得悬挂键的Si原子结合H原子，减少悬浮键，降低p-Si的不稳定性，以保证薄膜晶体管的稳定性。
此处需要说明的是，上述活性化处理和氢化处理可以是同步进行；也可以是先进行活性化处理，然后再进行氢化处理，本发明对此不作限定。上述氢化处理一般可以选择SiNx热扩散法、H+注入法(H+ implant)、H2等离子体注入法(H2 plasma)，本发明中优选的采用成本低，均匀性较好的SiNx热扩散法(一般的，高温加热90～120min)。
如图1所示，现有技术中，一般在栅极104背离衬底基板10的一侧设置作为氢源的绝缘层300，通过氢化处理将该作为氢源的绝缘层300中的H原子注入至多晶硅有源层101中，然而采用该设置方式，由于沟道上方栅极104的遮挡作用，会造成H原子逸出扩散至沟道区域路径受到阻碍，导致H原子的植入效果不佳。
为了解决上述技术问题，本发明优选的，如图5所示，将作为氢化处理的氢源的绝缘层300设置于有源层101和栅极104之间，从而能够避免在氢化处理过程中因栅极104的遮挡作用，导致H原子在沟道区域的扩散受到阻碍的弊端，从而能够提高H原子的植入效果。
此处需要说明的是，上述作为氢化处理的氢源的绝缘层300可以如图5所示，为单独制作的层间介质层301，用于在氢化处理过程中提供H原子；也可以是如图2所示，栅极绝缘层105直接作为氢化处理的氢源的绝缘层300，也即栅极绝缘层105与层间介质层301合二为一，用于在氢化处理过程中提供H原子。
对于上述将栅极绝缘层105直接作为氢化处理的氢源的绝缘层300，不仅能够避免因栅极104的遮挡作用，导致H原子在沟道区域的扩散受到阻碍的弊端，而且还能缩短H原子扩散植入路径，从而进一步提高氢化效果；同时由于作为氢化处理的氢源的绝缘层300与栅极绝缘层105合二为一，还能够使得该薄膜晶体管的层间厚度降低，当该薄膜晶体管在应用于显示基板时，该基板的整体厚度降低。因此，将栅极绝缘层105直接作为氢化处理的氢源的绝缘层300作为本发明的优选方案。
需要说明的是的，现有技术中的栅极绝缘层105以及作为氢化处理的氢源的绝缘层300，例如层间介质层301，一般均为氮化硅和氧化硅的复合薄膜，但是由于氮化硅作H原子的主要来源，因此，层间介质层中氮化硅的比例相对于栅极绝缘层中氮化硅的比例较高，例如，层间介质层中氮化硅薄膜厚度为氧化硅薄膜厚度为 栅极绝缘层105中氮化硅薄膜厚度为氧化硅薄膜厚度为栅极绝缘层105与层间介质层301的厚度之和为以上；而作为本发明中的优选方案，将栅极绝缘层105直接作为氢化处理的氢源的绝缘层300的情况下，该优选的栅极绝缘层105的厚度小于现有技术中栅极绝缘层105与层间介质层301的厚度之和，一般可以为当然并不限制于此。
另外，本发明中对于上述作为优选的栅极绝缘层105中氮化硅薄膜厚度和氧化硅薄膜厚度两者的厚度比例，可以根据实际的薄膜晶体管的需求进行设置，例如，可以设置氮化硅薄膜厚度为氧化硅薄膜厚度为但本发明并不限制于此。
进一步的，为了降低薄膜晶体管的漏电流，提高薄膜晶体管的控制驱动能力，如图6所示，本发明优选的，该薄膜晶体管的栅极104采用双栅极结构。
本发明实施例还提供一种阵列基板，该阵列基板包括上述的薄膜晶体管，具有与前述实施例提供的薄膜晶体管相同的结构和有益效果。由于前述实施例已经对薄膜晶体管的结构和有益效果进行了详细的描述，此处不再赘述。
需要说明的是，在本发明实施例中，阵列基板至少可以是液晶显示面板(LiquidCrystal Display，LCD)中的阵列基板和有机发光二极管(Organic Light-EmittingDiode，OLED)显示面板中的阵列基板，本发明对此不作限定。
以有OLED显示面板中的阵列基板为例，图7所示，包括设置于塑料基板(PIsubstrate)上的缓冲层(Buffer)、有源层(p-Si)，源漏图案层(SD)、栅极绝缘层(栅极绝缘层与层间介质层合二为一，GI/ILD)、栅极层(GATE)、平坦层(PLN)、像素电极层(PXL)、像素定义层(PDL)等。其中，如图7所示，该阵列基板还可以包括存储电容01，该存储电容01的上电极与栅极层通过一次构图工艺制作而成，下电极与源漏图案层通过一次构图工艺制作而成，当然本发明并不限制于此。
本发明实施例还提供一种显示装置，包括上述的阵列基板，同样具有与前述实施例提供的薄膜晶体管相同的结构和有益效果。由于前述实施例已经对薄膜晶体管的结构和有益效果进行了详细的描述，此处不再赘述。
需要说明的是，在本发明实施例中，显示装置具体至少可以包括液晶显示面板和有机发光二极管显示面板，例如该显示面板可以应用至液晶显示器、液晶电视、数码相框、手机或平板电脑等任何具有显示功能的产品或者部件中。
另外，本发明还提供一种薄膜晶体管的制备方法，如图8a和8b所示，该制备方法包括(以下的步骤序号并不代表必然的制作先后顺序)：
需要说明的是，本发明中的构图工艺，可指包括光刻工艺，或，包括光刻工艺以及刻蚀步骤(刻蚀步骤可以是干法刻蚀Dry Etch，也可以是湿法刻蚀Wet Etch)，同时还可以包括打印、喷墨等其他用于形成预定图形的工艺；光刻工艺，是指包括成膜、曝光、显影等工艺过程的利用光刻胶、掩模板、曝光机等形成图形的工艺。可根据本发明中所形成的结构选择相应的构图工艺。
步骤S101、如图2所示，在衬底基板10上形成主要由多晶硅组成的有源层101。
具体的，可以参考图7，实际的制作工艺中，可以以狭缝挤压式(Slot-dieCoating)或者层压式(Lamination)先在玻璃基板上涂覆PI基板，接下来可以采用PECVD(Plasma Enhanced Chemical Vapor Deposition，等离子体增强化学气相沉积法)并通过构图工艺，在PI基板上形成缓冲层和非晶硅(a-Si)薄膜，对该非晶硅薄膜采用ELA(EximerLaser Annealing，准分子激光)进行退火以形成多晶硅(p-Si)有源层。
步骤S102、在形成有有源层101的基板上形成栅极绝缘层105。
具体的，对于图4所示的薄膜晶体管而言，直接在有源层101上制作栅极绝缘层105，即如图8b所示，在步骤S101后，直接进行步骤S102。对于本发明中的优选方案、图2中的薄膜晶体管，如图8a所示，在步骤S101后，进行步骤S104中源极102和漏极103的制作，再进行步骤S102中栅极绝缘层105的制作，此时上述形成有有源层101的基板上包括不仅包括有源层101，还包括源极102、漏极103。
当然该栅极绝缘层105可以采用PECVD形成，该栅极绝缘层105一般为氮化硅、氧化硅的复合薄膜。
步骤S103、如图2所示，在形成有栅极绝缘层105的基板上形成栅极104。
具体的，栅极104可以为钼(Mo)材料，采用磁控溅射(Sputter)的工艺沉积成膜，并通过构图工艺形成，一般的，该栅极104的膜层图案厚度为
步骤S104、在形成有有源层101的基板上形成源漏金属层，并通过构图工艺形成源极102、漏极103以及位于源极102和/或漏极103与有源层101接触的区域A的至少一个通孔200。
需要说明的是，对于图4所示的薄膜晶体管而言，上述在形成有有源层101的基板上形成源漏金属层中，该形成有有源层101的基板包括不仅有源层101，还包括栅极绝缘层105、栅极104等。
具体的，源漏金属层可以为采用磁控溅射(Sputter)形成的钛-铝钕-钛(Ti/AlNd/Ti)的三层复合金属层，且厚度一般在 然后通过构图工艺形成源极102、漏极103，以及位于源极102和/或漏极103与有源层101接触的区域A的至少一个通孔200，当然，在应用于阵列基板时，通过该构图工艺同时形成数据线等其他图案。
此外，在上述构图工艺中，需要按照产品的需求设计好掩膜版图案(Mask)，在构图工艺后得所需要的源漏图案层，其中该源漏图案层上通孔200的大小设计可根据设备刻蚀能力进行调整。
步骤S105、如图2所示，对形成有有源层101、源极102和漏极103、栅极104的基板进行离子掺杂，以使得有源层101在对应通孔200的区域掺杂有离子。
具体的，在进行离子掺杂时，离子能够在通过栅极104两侧的缝隙掺杂至有源层中的同时，也能够通过位于源极102和/或漏极103上的通孔200掺杂至有源层101中，由于该通孔的存在，能够减小有源层在对应通孔的区域离子掺杂时受到的阻碍，进而提高了掺杂效率，从而降低了源极和/或漏极与有源层的接触电阻，提高了接触效果。
进一步的，为了保证薄膜晶体管的稳定性，对于采用上述采用离子掺杂工艺的多晶硅有源层需要进行活性化和氢化处理(具体理由同前述，此处不再赘述)。
具体的，如图5所示，在形成有源层101后、且形成栅极104之前形成层间介质层301，该层间介质层301作为氢化处理的氢源的绝缘层300的情况下，该制备方法还包括：对经过离子掺杂且具有层间介质层301的基板进行活性化和氢化处理。
或者，如图2所示，在栅极绝缘层105作为氢化处理的氢源的绝缘层300的情况下(即，栅极绝缘层105与层间介质层301合二为一)，该制备方法还包括：对经过离子掺杂且具有栅极绝缘层105的基板进行活性化和氢化处理。
上述将栅极绝缘层105作为氢化处理的氢源的绝缘层300的设置方式作为本发明的优选方式，不仅能够避免因栅极104的遮挡作用，导致H原子在沟道区域的扩散受到阻碍的弊端，而且还能缩短H原子扩散植入路径，从而进一步提高氢化效果；同时由于将栅极绝缘层105与层间介质层301合二为一，还能够使得该薄膜晶体管的层间厚度降低，当该薄膜晶体管在应用于显示基板时，该基板的整体厚度降低。
具体的，在栅极绝缘层105作为氢化处理的氢源的绝缘层300的情况下，该栅极绝缘层105可以PECVD形成氮化硅和氧化硅的复合薄膜，该复合薄膜的厚度可以为
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。
Claims (10)
1.一种薄膜晶体管，其特征在于，包括设置于衬底基板上的源极、漏极、栅极、栅极绝缘层以及主要由多晶硅组成的有源层，且所述源极和所述漏极、所述栅极位于所述有源层的上方；
所述源极和/或所述漏极在与所述有源层接触的区域具有至少一个通孔，所述有源层在对应所述通孔的区域掺杂有离子。
2.根据权利要求1所述的薄膜晶体管，其特征在于，所述有源层、所述源极和所述漏极、所述栅极绝缘层、所述栅极从下到上依次设置与所述衬底基板上。
3.根据权利要求1所述的薄膜晶体管，其特征在于，所述源极和/或所述漏极在与所述有源层接触的位置具有多个通孔。
4.根据权利要求1所述的薄膜晶体管，其特征在于，所述薄膜晶体管还包括位于所述有源层和所述栅极之间，且作为氢化处理的氢源的绝缘层。
5.根据权利要求4所述的薄膜晶体管，其特征在于，所述作为氢化处理的氢源的绝缘层为层间介质层；
或者，所述作为氢化处理的氢源的绝缘层为所述栅极绝缘层。
6.根据权利要求1-5任一项所述的薄膜晶体管，其特征在于，所述栅极为双栅极结构。
7.一种薄膜晶体管的制备方法，其特征在于，包括：
在衬底基板上形成主要由多晶硅组成的有源层；
在形成有所述有源层的基板上形成栅极绝缘层；
在形成有所述栅极绝缘层的基板上形成栅极；
在形成有所述有源层的基板上形成源漏金属层，并通过构图工艺形成源极、漏极以及位于所述源极和/或所述漏极与所述有源层接触的区域的至少一个通孔；
对形成有所述有源层、所述源极和所述漏极、所述栅极的基板进行离子掺杂，以使得所述有源层在对应所述通孔的区域掺杂有离子。
8.根据权利要求7所述制备方法，其特征在于，
在所述栅极绝缘层作为氢化处理的氢源的绝缘层的情况下，所述制备方法还包括：对经过离子掺杂且具有所述栅极绝缘层的基板进行活性化和氢化处理；
或者，在形成所述有源层后、且形成所述栅极之前形成层间介质层，该层间介质层作为氢化处理的氢源的绝缘层的情况下，所述制备方法还包括：
对经过离子掺杂且具有所述层间介质层的基板进行活性化和氢化处理。
9.一种阵列基板，其特征在于，包括权利要求1-6任一项所述的薄膜晶体管。
10.一种显示装置，其特征在于，包括权利要求9所述的阵列基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201710201621.XA CN106952963B (zh) | 2017-03-29 | 2017-03-29 | 一种薄膜晶体管及制作方法、阵列基板、显示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201710201621.XA CN106952963B (zh) | 2017-03-29 | 2017-03-29 | 一种薄膜晶体管及制作方法、阵列基板、显示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN106952963A true CN106952963A (zh) | 2017-07-14 |
| CN106952963B CN106952963B (zh) | 2019-07-05 |
Family
ID=59474837
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201710201621.XA Expired - Fee Related CN106952963B (zh) | 2017-03-29 | 2017-03-29 | 一种薄膜晶体管及制作方法、阵列基板、显示装置 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN106952963B (zh) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109212854A (zh) * | 2018-08-29 | 2019-01-15 | 武汉华星光电技术有限公司 | 一种ltps阵列基板的制造方法 |
| CN109509758A (zh) * | 2018-11-30 | 2019-03-22 | 武汉华星光电技术有限公司 | 半导体组件及其制造方法 |
| CN112786450A (zh) * | 2019-11-06 | 2021-05-11 | 京东方科技集团股份有限公司 | 晶体管及其制备方法、阵列基板及其制备方法、显示面板 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06275641A (ja) * | 1993-03-22 | 1994-09-30 | Semiconductor Energy Lab Co Ltd | 薄膜トランジスタの作製方法 |
| CN101013664A (zh) * | 2006-01-30 | 2007-08-08 | 三洋电机株式会社 | 半导体装置的制造方法 |
| CN104752517A (zh) * | 2013-12-31 | 2015-07-01 | 昆山工研院新型平板显示技术中心有限公司 | 一种薄膜晶体管及其制备方法和应用 |
-
2017
- 2017-03-29 CN CN201710201621.XA patent/CN106952963B/zh not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06275641A (ja) * | 1993-03-22 | 1994-09-30 | Semiconductor Energy Lab Co Ltd | 薄膜トランジスタの作製方法 |
| CN101013664A (zh) * | 2006-01-30 | 2007-08-08 | 三洋电机株式会社 | 半导体装置的制造方法 |
| CN104752517A (zh) * | 2013-12-31 | 2015-07-01 | 昆山工研院新型平板显示技术中心有限公司 | 一种薄膜晶体管及其制备方法和应用 |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109212854A (zh) * | 2018-08-29 | 2019-01-15 | 武汉华星光电技术有限公司 | 一种ltps阵列基板的制造方法 |
| WO2020042278A1 (zh) * | 2018-08-29 | 2020-03-05 | 武汉华星光电技术有限公司 | 一种ltps阵列基板的制造方法 |
| US11522070B2 (en) | 2018-08-29 | 2022-12-06 | Wuhan China Star Optoelectronics Technology Co., Ltd | Manufacturing method of low temperature poly-silicon substrate (LTPS) |
| CN109509758A (zh) * | 2018-11-30 | 2019-03-22 | 武汉华星光电技术有限公司 | 半导体组件及其制造方法 |
| WO2020107671A1 (zh) * | 2018-11-30 | 2020-06-04 | 武汉华星光电技术有限公司 | 半导体组件及其制造方法 |
| CN112786450A (zh) * | 2019-11-06 | 2021-05-11 | 京东方科技集团股份有限公司 | 晶体管及其制备方法、阵列基板及其制备方法、显示面板 |
| WO2021088912A1 (zh) * | 2019-11-06 | 2021-05-14 | 京东方科技集团股份有限公司 | 薄膜晶体管及其制备方法、阵列基板及其制备方法、显示面板 |
| US11699761B2 (en) | 2019-11-06 | 2023-07-11 | Beijing Boe Technology Development Co., Ltd. | Thin film transistor and fabrication method thereof, array substrate and fabrication method thereof, and display panel |
Also Published As
| Publication number | Publication date |
|---|---|
| CN106952963B (zh) | 2019-07-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN103985637B (zh) | 低温多晶硅薄膜晶体管及其制作方法和显示装置 | |
| CN103745978B (zh) | 显示装置、阵列基板及其制作方法 | |
| CN103050410B (zh) | 低温多晶硅薄膜晶体管的制造方法、低温多晶硅薄膜晶体管 | |
| CN105390451B (zh) | 低温多晶硅tft基板的制作方法 | |
| CN103151388B (zh) | 一种多晶硅薄膜晶体管及其制备方法、阵列基板 | |
| CN105789327B (zh) | 一种薄膜晶体管及其制备方法、阵列基板、显示装置 | |
| CN105870203B (zh) | 一种薄膜晶体管及其制备方法、阵列基板、显示装置 | |
| CN106910748A (zh) | 一种阵列基板、显示装置及其制作方法 | |
| CN101656233B (zh) | 薄膜晶体管基板的制造方法 | |
| CN104916584A (zh) | 一种制作方法、阵列基板及显示装置 | |
| CN101556968B (zh) | 薄膜晶体管和其制造方法以及有机发光二极管显示装置 | |
| CN104900532B (zh) | 一种薄膜晶体管及其制备方法、阵列基板、显示装置 | |
| CN103762174A (zh) | 一种薄膜晶体管的制备方法 | |
| CN105304500B (zh) | N型tft的制作方法 | |
| CN107275390A (zh) | 薄膜晶体管及其制作方法、阵列基板及显示装置 | |
| CN106952963B (zh) | 一种薄膜晶体管及制作方法、阵列基板、显示装置 | |
| WO2016206239A1 (zh) | 低温多晶硅薄膜晶体管及其制备方法 | |
| CN104752203A (zh) | 一种薄膜晶体管的制作方法 | |
| CN103985716B (zh) | 薄膜晶体管阵列基板制造方法及薄膜晶体管阵列基板 | |
| CN203480182U (zh) | 一种阵列基板和显示装置 | |
| WO2020062426A1 (zh) | 阵列基板及其制备方法和显示器件 | |
| CN104465670B (zh) | 一种阵列基板及其制作方法、显示装置 | |
| CN105655407A (zh) | 多晶硅薄膜晶体管及其制备方法、阵列基板、显示装置 | |
| CN105655404A (zh) | 低温多晶硅薄膜晶体管及其制作方法 | |
| CN102832169A (zh) | 阵列基板及其制备方法、显示器件 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20190705 Termination date: 20210329 |