CN101847610A - 半导体装置及其制造方法 - Google Patents

半导体装置及其制造方法 Download PDF

Info

Publication number
CN101847610A
CN101847610A CN201010143224A CN201010143224A CN101847610A CN 101847610 A CN101847610 A CN 101847610A CN 201010143224 A CN201010143224 A CN 201010143224A CN 201010143224 A CN201010143224 A CN 201010143224A CN 101847610 A CN101847610 A CN 101847610A
Authority
CN
China
Prior art keywords
mentioned
resin molding
semiconductor device
sensing element
film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201010143224A
Other languages
English (en)
Other versions
CN101847610B (zh
Inventor
三原一郎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Casio Computer Co Ltd
Original Assignee
Casio Computer Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Casio Computer Co Ltd filed Critical Casio Computer Co Ltd
Publication of CN101847610A publication Critical patent/CN101847610A/zh
Application granted granted Critical
Publication of CN101847610B publication Critical patent/CN101847610B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5227—Inductive arrangements or effects of, or between, wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0236—Shape of the insulating layers therebetween
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/024—Material of the insulating layers therebetween
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Pressure Sensors (AREA)
  • Measuring Fluid Pressure (AREA)

Abstract

一种半导体装置及其制造方法。在硅衬底(1)的上表面形成有构成集成电路的多个电路元件，在其上设有钝化膜(3)以及第一保护膜(3)。在硅衬底(1)的上表面周边部设有与集成电路连接的多个连接焊盘(2a、2b)。在第一保护膜(3)的除了周边部之外的上表面设有第二保护膜(7)。在第二保护膜(7)的上表面上设有螺旋形状的薄膜感应元件(11)。在该情况下，第一和第二保护膜(5、7)的合计厚度形成得比较厚，由此能够降低因硅衬底(1)中产生涡流而引起的薄膜感应元件(11)的涡流损失。

Description

半导体装置及其制造方法
相关申请的交叉引用
本申请基于2009年3月25日提出申请的日本专利申请第2009-075277号并主张其优先权，这里引用其包括说明书、权利要求书、附图和说明书摘要的全部内容。
技术领域
本发明涉及半导体装置及其制造方法。
背景技术
在以往的半导体装置中已知具有被称为CSP(chip size package：芯片尺寸封装)且螺旋形状的薄膜感应元件。例如，在日本专利公开公报2008-210828号公报中公开了下述这样的半导体装置。该半导体装置具备半导体衬底。在半导体衬底的上表面设有绝缘膜。在绝缘膜的上表面上设有多个布线以及螺旋形状的薄膜感应元件。在布线的连接焊盘部上表面设有柱状电极。在柱状电极的周围设有密封膜。在柱状电极的上表面设有焊球。
然而，在上述这样的半导体装置中，绝缘膜构成为包括了设置在半导体衬底的上表面上的由氧化硅等构成的钝化膜以及在其上表面上设置的由聚酰亚胺类树脂等构成的保护膜，若在保护膜的上表面上设有布线以及薄膜感应元件，则当布线中流过电流时，通过感应会在半导体衬底中产生涡流。而且，该涡流会在薄膜感应元件中产生涡流损失，导致薄膜感应元件的特性劣化。
为了解决该问题，在上述日本专利公开公报2008-210828号公报所记载的半导体装置中，在半导体衬底上的钝化膜和薄膜感应元件之间设置了由下述材料构成的磁性膜，以取代由聚酰亚胺类树脂等构成的保护膜，所述材料是在由聚酰亚胺类树脂等构成的热硬化性树脂中掺入软磁性体粉末后所形成的材料。而且，通过这样，能够降低因在半导体衬底中产生涡流而引起的薄膜感应元件的涡流损失。
然而，在上述的半导体装置中，由于磁性膜是向由聚酰亚胺类树脂等构成的热硬化性树脂中掺入价格比较高的材料即软磁性体粉末而形成的，因此价格变得比较高。另外，很难均匀地向热硬化性树脂中分散软磁性体粉末。在此，若产生软磁性体粉末的分散过密的部位，则有发生电路短路的危险。另一方面，若产生软磁性体粉末的分散过疏的部位，则降低涡流损失的效果会变差。
发明内容
本发明的优点在于能够提供一种价格比较低廉且能够防止电路短路，并且能够实现均匀的降低涡流损失的效果的半导体装置及其制造方法。
可以获得上述优点的本发明的半导体装置具备：形成有集成电路的半导体衬底；第一树脂膜，设在上述半导体衬底上；第二树脂膜，设在上述第一树脂膜的至少除了周边部之外的上表面上；以及薄膜感应元件，设在上述第二树脂膜上。
可以获得上述优点的本发明的半导体装置的制造方法包括：在半导体衬底的整个上表面上形成第一树脂膜的工序，该半导体衬底上形成有集成电路，并且在周边部上设有与上述集成电路连接的多个连接焊盘；在上述第一树脂膜上的上述连接焊盘的内侧区域形成第二树脂膜的工序；以及在上述第二树脂膜上形成薄膜感应元件的工序。
发明效果
根据本发明，由于在第二树脂膜上设置薄膜感应元件，该第二树脂膜设置在半导体衬底上所设置的第一树脂膜的至少除了周边部之外的上表面上，利用第一和第二树脂膜的合计厚度，能够降低因在半导体衬底中产生涡流而引起薄膜感应元件的涡流损失。在该情况下，由于第二树脂膜是由价格比较低的树脂形成的，因此能够以比较低的价格，防止电路短路，并且，能够均匀地发挥降低涡流损失的效果。
附图说明
通过下面的描述和附图可以充分地理解本发明，但下面的描述和附图仅用于解释本发明，并不以此来限定本发明的保护范围。
图1A是本发明的第一实施方式的半导体装置的主要部分的俯视图(除去图1B中的密封膜的状态)。
图1B是沿图1A的B-B线的剖视图。
图2是图1A、1B所示的半导体装置的制造方法的一个例子，是最初准备的结构的剖视图。
图3是图2的下一工序的剖视图。
图4是图3的下一工序的剖视图。
图5是图4的下一工序的剖视图。
图6是图5的下一工序的剖视图。
图7是图6的下一工序的剖视图。
图8是图7的下一工序的剖视图。
图9是图8的下一工序的剖视图。
图10是图9的下一工序的剖视图。
图11是图10的下一工序的剖视图。
图12是图11的下一工序的剖视图。
图13A是本发明的第二实施方式的半导体装置的主要部分的俯视图(除去图13B中的密封膜(封止膜)的状态)。
图13B是沿图13A的B-B线的剖视图。
图14是图13A、13B所示的半导体装置的制造方法的一个例子，是规定的工序的剖视图。
图15是图14的下一工序的剖视图。
图16是图15的下一工序的剖视图。
图17是图16的下一工序的剖视图。
具体实施方式
下面，参照附图对本发明的优选实施方式进行说明。但是，在以下所述的实施方式中，虽然对实施本发明的技术进行了多种优选的限定，但本发明的范围并不仅限于下述实施方式以及图示例。
(第一实施方式)
图1A是表示本发明的第一实施方式的半导体装置的主要部分的俯视图(除去图1B中的密封膜后的状态)。
图1B是表示沿图1A的B-B线的剖视图。
该半导体装置具有一般被称为CSP的平面方形状的硅衬底(半导体衬底)1。在硅衬底1的上表面形成有用于构成规定功能的集成电路的元件，例如，晶体管、二极管、电阻、电容等的电路元件(未图示)，在上表面周边部设有由铝系金属等构成的多个连接焊盘2a、2b，该多个连接焊盘2a、2b与集成电路连接。在该情况下，附图标记2b所表示的连接焊盘是与后述的螺旋形状的薄膜感应元件11的外端部连接的构件。
在除了连接焊盘2a、2b的中央部之外的硅衬底1的上表面上设有由氧化硅等构成的钝化膜3。连接焊盘2a、2b的中央部通过钝化膜3上设置的开口部4a、4b而露出。在钝化膜3的上表面上设有由聚酰亚胺类树脂、聚苯并噁唑(polybenzoxazole)等的树脂构成的第一保护膜(第一树脂膜)5。在第一保护膜5的与钝化膜3的开口部4a、4b对应的部分上设有开口部6a、6b。
在第一保护膜5上的比半导体衬底1的上述连接焊盘更内侧的区域，即除了设有开口部6a、6b的周边部之外的区域中设有第二保护膜(第二树脂膜)7。第二保护膜7也可以由与第一保护膜5相同的树脂构成。在该情况下，第二保护膜7的侧面为倾斜面8。
在此，第一保护膜5的厚度为例如2～6μm左右的比较薄的厚度，第二保护膜7的厚度是例如8～14μm左右，比第一保护膜5厚，是第一保护膜5的2倍以上的厚度。在该情况下，第一保护膜5和第二保护膜7的厚度的合计是10～20μm左右即可，并不一定需要使第二保护膜7的厚度比第一保护膜5的厚度大。但是，为了实现布线的高密度化，需要形成开口部6a、6b的第一保护膜5的厚度尽可能地优选薄的厚度。
在第一保护膜5的周边部上表面以及第二保护膜7的包括倾斜面8在内的上表面上设有多个布线9以及一个薄膜感应元件用布线10。由此，在第二保护膜7的上表面上设有螺旋形状的薄膜感应元件11。布线9、薄膜感应元件用布线10以及薄膜感应元件11是在由铜等构成的基底金属层12、13、14的上表面上设置由铜构成的上部金属层15、16、17而成的2层结构。另外，薄膜感应元件11的螺旋形状在图1A中是四边形，但也可以是比四边形边数多的多边状、圆形、椭圆形、多边形和圆弧形的组合形状等。此外，不仅限于螺旋形状，也可以是大致单圈(single winding)的环状。
布线9的一端部通过钝化膜3的开口部4a以及第一保护膜5的开口部6a与连接焊盘2a连接。薄膜感应元件用布线10的一端部通过钝化膜3的开口部4b以及第一保护膜5的开口部6b与连接焊盘2b连接。薄膜感应元件11的外端部与薄膜感应元件用布线10的另一端部连接。布线9的另一端部以及薄膜感应元件11的内端部成为连接焊盘部9a、11a。该情况下，布线9的连接焊盘部9a仅设在第二保护膜7的上表面上。
在布线9以及薄膜感应元件11的连接焊盘部9a、11a的上表面上设有由铜构成的柱状电极18、19。在第一保护膜5的周边部上表面、布线9、薄膜感应元件用布线10及薄膜感应元件11的上表面、以及第二保护膜7的包含倾斜面8的上表面设有由环氧类树脂等构成的密封膜20。柱状电极18、19的上表面设为与密封膜20的上表面成为一个面～低于密封膜20的上表面几μm。在柱状电极18、19的上表面设有焊球21、22。
如上所述，在该半导体装置中，在硅衬底1上隔着钝化膜3以及第一保护膜5而设置的第二保护膜7的上表面上设有薄膜感应元件11，因此能够降低因硅衬底1中产生的涡流而引起的薄膜感应元件11的涡流损失，进一步能够抑制薄膜感应元件11的特性劣化。
此外，在形成有用于与连接焊盘2a、2b连接的开口部6a、6b的第一保护膜5上设有第二保护膜7，因此能够实现高密度布线。另外，由于第二保护膜7是通过聚酰亚胺类树脂等的价格比较低的树脂而形成的，因此，价格比较低，而且能够防止电路短路，且能够均匀地实现降低涡流损失的效果。
接着，对该半导体装置的制造方法的一个例子进行说明。
首先，如图2所示，准备下述结构：在晶片状态的硅衬底(以下，称为半导体晶片31)的上表面形成由铝系金属等构成的连接焊盘2a、2b以及由氧化硅等构成的钝化膜3，连接焊盘2a、2b的中央部通过钝化膜3上所形成的开口部4a、4b而被露出。另外，在图2中，附图标记32所示的区域是切割道(dicing street)。
接着，如图3所示，在包括通过钝化膜3的开口部4a、4b而露出的连接焊盘2a、2b的上表面在内的钝化膜3的上表面上，通过丝网印刷(screenprinting)法、旋压覆盖(spin coat)法等，形成由聚酰亚胺类树脂和/或聚苯并噁唑等的树脂构成的第一保护膜5。
接着，如图4所示，在与钝化膜3的开口部4a、4b对应的部分的第一保护膜5上，通过光刻法形成开口部6a、6b。
接着，如图5所示，在被切割道32包围的各半导体装置形成区域中，在除了第一保护膜5的周边部，即形成有开口部6a、6b的周边部之外的上表面上，通过丝网印刷法，形成由与第一保护膜5相同的树脂或者不同的树脂构成的第二保护膜7。在该情况下，通过丝网印刷法而涂敷的液状树脂膜的周边部发生松弛(slope down)，从而第二保护膜7的侧面成为倾斜面8。
接着，如图6所示，在包括经由钝化膜3以及第一保护膜5的开口部4a、6a以及开口部4b、6b而露出的连接焊盘2a、2b的上表面在内的第一保护膜5的上表面，以及，包括第二保护膜7的倾斜面8在内的上表面上，形成基底金属层33。在该情况下，基底金属层33可以是通过化学镀而形成的仅铜层，或者可以是通过溅射法而形成的仅铜层，还可以在通过溅射法而形成的钛等的薄膜层上再通过溅射法来形成铜层。
接着，在基底金属层33的上表面进行电镀抗蚀(plated resist)膜34的图案形成。在该情况下，在电镀抗蚀膜34中的与上部金属层15、16、17形成区域对应的部分上形成有开口部35、36、37。接着，通过进行以基底金属层33为电镀电路的铜的电解电镀，在电镀抗蚀膜34的开口部35、36、37内的基底金属层33的上表面上形成上部金属层15、16、17。接着，剥离电镀抗蚀膜34。
接着，如图7所示，在上部金属层15、16、17以及基底金属层33的上表面上进行电镀抗蚀膜38的图案形成。在该情况下，在电镀抗蚀膜38中与上部金属层15、17的连接焊盘部9a、11a即柱状电极18、19形成区域对应的部分形成开口部39、40。接着，通过进行以基底金属层33为电镀电路的铜的电解电镀，在电镀抗蚀膜38的开口部39、40内的上部金属层15、17的连接焊盘部9a、11a的上表面形成柱状电极18、19。
接着，剥离电镀抗蚀膜38，然后，以上部金属层15、16、17为掩模通过蚀刻除去基底金属层33的不要的部分。由此，如图8所示，仅在上部金属层15、16、17下方残留基底金属层12、13、14。在该状态下，通过上部金属层15、16、17以及其下方残留的基底金属层12、13、14，形成2层结构的布线9、薄膜感应元件用布线10以及薄膜感应元件11。
另外，在上述内容中，说明了通过半加成(semi-additive)法来形成布线9、薄膜感应元件用布线10以及薄膜感应元件11的情况，也可以通过去除(subtract)法来形成。在该情况下，在图6中，在包括经由钝化膜3以及第一保护膜5的开口部4a、6a以及开口部4b、6b而露出的连接焊盘2a、2b的上表面在内的第一保护膜5的上表面以及包括第二保护膜7的倾斜面8在内的上表面上形成基底金属层33。然后，通过电解电镀法在该基底金属层33的整个上表面上形成上部金属形成用层。然后，在上部金属形成用层上的形成上部15、16、17的区域上形成光刻掩模。而且，对从该光刻掩模露出的区域的上部金属形成用层以及基底金属层33进行蚀刻即可。其中，该蚀刻如图7所示(其中，在去除法的情况下，取代了上部金属层15、16、17而在整个基底金属层33上形成有上部金属形成用层)，在形成了柱状电极18、19后进行。
在此，布线9以及薄膜感应元件用布线10形成在第一和第二保护膜5、7的上表面，第二保护膜7的侧面为倾斜面8，因此，能够使布线9以及薄膜感应元件用布线10很难断线。此外，如图6所示，在整个上表面上形成基底金属层33时，能够良好地形成基底金属层33。
接着，如图9所示，在包括布线9、薄膜感应元件用布线10、薄膜感应元件11以及柱状电极18、19的第一和第二保护膜5、7的上表面上，通过丝网印刷法或旋压覆盖法等来形成由环氧类树脂等构成的密封膜20，并将其厚度形成为比柱状电极18、19的高度厚。因此，在该状态下，柱状电极18、19的上表面被密封膜20覆盖。
接着，对密封膜20的上表面侧进行适当的研磨，如图10所示，使柱状电极18、19的上表面露出，并且，使包括露出的柱状电极18、19的上表面在内的密封膜20的上表面平坦化。
接着，如图11所示，在柱状电极18、19的上表面上形成焊球21、22。
接着，如图12所示，若沿着切割道32切断密封膜20、第一保护膜5、钝化膜3以及半导体晶片31，则获得多个图1A、1B所示的半导体装置。
在此，如图4、5所示，没有在第一保护膜5的整个上表面上形成第二保护膜7，而是在被切割道32包围的各半导体装置形成区域中，在除了第一保护膜5的周边部即形成有开口部6a、6b的周边部之外的上表面上形成第二保护膜7，下面对上述形成方式的理由以及第一和第二保护膜5、7的厚度进行说明。
在将第二保护膜7形成在第一保护膜5的整个上表面上的情况下，为了使连接焊盘2a、2b露出，需要在第二保护膜7中的与第一保护膜5的开口部6a、6b对应的部分形成开口部。然而，随着器件的微小化，在连接焊盘2a、2b的间距(pitch)以及平面大小变小的情况下，与此同时，在第二保护膜7中的与第一保护膜5的开口部6a、6b以及该开口部6a、6b对应的部分所形成的开口部的间距以及平面大小也变小。在通过光刻法来形成上述开口部的情况下，由于第一和第二保护膜3、7的合计厚度较厚，析像度变差，因此不优选该方案。
因此，如本实施方式所述，若不在第一保护膜5的整个上表面上形成第二保护膜7，而在被切割道32包围的各半导体装置形成区域中，除了第一保护膜5的周边部即形成有开口部6a、6b的周边部之外的上表面上形成第二保护膜7，则仅在厚度为例如2～6μm左右的比较薄的第一保护膜5上形成开口部6a、6b即可，因此能够应对微小化的情况。其中，第一保护膜5的厚度不仅限定于此。此外，如上所述，为了获得降低涡流损失的效果，使第一保护膜5和第二保护膜7的厚度的合计为10～20μm左右即可，第二保护膜7的厚度对应于第一保护膜5的厚度来决定。
(第二实施方式)
图13A是本发明的第二实施方式的半导体装置的主要部分的俯视图(除去图13B中的密封膜后的状态)。
图13B是沿B-B线的剖视图。
在该半导体装置中，与图1A、1B所示的半导体装置较大的不同点在于，不仅螺旋形状的薄膜感应元件11的外端部，连内端部也与连接了硅衬底1的上表面上所形成的集成电路(未图示)的连接焊盘相连接。
即，附图标记2b、2c所示的连接焊盘与螺旋形状的薄膜感应元件13的内端部以及外端部连接，并在图13A中被相邻配置。在除了连接焊盘2a、2b、2c的中央部之外的硅衬底1的上表面上设有钝化膜3，连接焊盘2a、2b、2c的中央部通过钝化膜3上设置的开口部4a、4b、4c而露出。
在钝化膜3的上表面设有由不同于连接焊盘2a、2b、2c的金属例如铬系金属构成的薄膜感应元件用(下层)布线10b。薄膜感应元件用布线10b的一端部通过钝化膜3的开口部4b与连接焊盘2b连接。在包括薄膜感应元件用布线10b在内的钝化膜3的上表面上设有第一保护膜5。在第一保护膜5中的与钝化膜3的开口部4a、4c对应的部分设有开口部6a、6c。
在除了第一保护膜5的周边部，即设有开口部6a、6c的周边部之外的上表面设有第二保护膜7。在该情况下，第二保护膜7的侧面成为倾斜面8。此外，第一保护膜5的厚度以及第二保护膜7与第一实施方式的情况相同。在此，在第一和第二保护膜5、7中的与薄膜感应元件用布线10b的连接焊盘部对应的部分设有开口部41。
在第一保护膜5的周边部上表面以及包括第二保护膜7的倾斜面8在内的上表面上设有多个布线9以及1个薄膜感应元件用布线10c。由此，在第二保护膜7的上表面上设有螺旋形状的薄膜感应元件11。布线9、薄膜感应元件用布线10c以及薄膜感应元件11是在基底金属层12、13、14的上表面上设有上部金属层15、16、17的2层结构。
布线9的一端部通过钝化膜3以及第一保护膜5的开口部4a、6a与连接焊盘2a连接。薄膜感应元件用布线10c的一端部通过钝化膜3以及第一保护膜5的开口部4c、6c与连接焊盘2c连接。薄膜感应元件11的内端部通过第一和第二保护膜5、7的开口部41与薄膜感应元件用布线10b的连接焊盘部连接，外端部与薄膜感应元件用布线10c的另一端部连接。
在布线9的连接焊盘部9a的上表面设有柱状电极18。第一保护膜5的周边部上表面，布线9，薄膜感应元件用布线10c以及薄膜感应元件11的上表面以及包括第一保护膜5的倾斜面8的上表面设有密封膜20。在柱状电极18的上表面设有焊球21。
如上所述，在该半导体装置中，在硅衬底1上隔着钝化膜3以及第一保护膜5设置的第二保护膜7的上表面设有薄膜感应元件11，因此能够降低因硅衬底1中产生的涡流而引起的薄膜感应元件11的涡流损失，进而能够抑制薄膜感应元件11的特性劣化。
接着，对半导体装置的制造方法的一个例子进行说明。
在该情况下，在准备了图2所示的结构之后，如图14所示，在钝化膜3的上表面，通过光刻法，对通过溅射法等而成膜的由铬系金属等构成的金属膜进行构图(patterning)，从而形成薄膜感应元件用布线10b。在该状态下，薄膜感应元件用布线10b的一端部通过钝化膜3的开口部4b与连接焊盘2b连接。
在此，由于连接焊盘2a通过钝化膜3的开口部4a而露出，为了对该露出的连接焊盘2a不进行蚀刻，薄膜感应元件用布线10b由不同于连接焊盘2a、2b的金属形成。另外，省略了图13A中的附图标记2c所表示的连接焊盘的说明。
接着，如图15所示，在通过钝化膜3的开口部4a而露出的连接焊盘2a以及包括薄膜感应元件用布线10b的钝化膜3的上表面上，通过丝网印刷法、旋压覆盖法等来形成第一保护膜5。接着，在被切割道32围成的各半导体装置形成区域中，在除了第一保护膜5的周边部之外的上表面上，通过丝网印刷法来形成第二保护膜7。在该情况下，由于通过丝网印刷法而涂敷的液状树脂膜的周边部松弛，第二保护膜7的侧面成为倾斜面8。
接着，如图16所示，通过光刻法，在第一保护膜5中的与钝化膜3的开口部2a对应的部分形成开口部6a。在第一和第二保护膜5、7中的与薄膜感应元件用布线10b的连接焊盘部对应的部分形成开口部41。在该情况下，在第一和第二保护膜5、7上形成的开口部41与连接焊盘2a、2b的微小化无关，因此，即使由于析像度的关系而使平面大小变得比较大也没有问题。
接着，如图17所示，在包括通过钝化膜3以及第一保护膜5的开口部4a、6a而露出的连接焊盘2a的上表面在内的第一保护膜5的上表面，以及，包括通过第一和第二保护膜5、7的开口部41而露出的薄膜感应元件用布线10b的连接焊盘部的上表面在内且包括第二保护膜7的倾斜面8在内的上表面上，形成基底金属层33。以下，在经过与上述第一实施方式的情况相同的工序后，就获得了多个如图13A，13B所示的半导体装置。
另外，在第二实施方式中，对薄膜感应元件用布线10b的材料以及构造与薄膜感应元件用布线10c不同的情况进行了说明，但两布线是相同的材料以及构造也当然可以。在该情况下，在图14所图示的、通过光刻法对金属膜进行构图从而形成薄膜感应元件用布线10b的工序中，为了不对连接焊盘2a进行蚀刻，可以在连接焊盘2a上形成掩模后，通过光刻法对金属膜进行构图。
此外，在上述各实施方式中，说明了在被切割道32包围的各半导体装置形成区域中，在除了第一保护膜5的周边部即形成有开口部6a、6b的周边部之外的上表面形成第二保护膜7的情况，但本发明并不仅限于此。例如，也可以仅在第一保护膜3中的与薄膜感应元件11的形成区域对应的部分的上表面形成第二保护膜7。
另外，说明了通过丝网印刷来形成第二保护膜7的情况，但也可以在第一保护膜5的整个上表面上通过旋涂、涂敷、丝网印刷法等而覆盖了第二保护膜7后，再通过湿蚀刻来形成第二保护膜7。在该情况下，通过使用各向同性的蚀刻液，能够使第二保护膜7的侧面成为合适的角度的倾斜面。

Claims (20)

1.一种半导体装置，其特征在于，具备：
形成有集成电路的半导体衬底；
第一树脂膜(5)，设在上述半导体衬底上；
第二树脂膜(7)，设在上述第一树脂膜的至少除了周边部之外的上表面上；以及
薄膜感应元件(11)，设在上述第二树脂膜上。
2.如权利要求1所述的半导体装置，其特征在于，
上述第二树脂膜的侧面是倾斜面。
3.如权利要求1所述的半导体装置，其特征在于，
在上述半导体衬底的周边部上设有与上述集成电路连接的多个连接焊盘，
上述第二树脂膜设置在上述半导体衬底上的比上述连接焊盘靠内侧的区域。
4.如权利要求3所述的半导体装置，其特征在于，
上述第二树脂膜的厚度比上述第一树脂膜的厚度厚。
5.如权利要求4所述的半导体装置，其特征在于，
上述第一树脂膜的厚度和上述第二树脂膜的厚度的合计是10μm～20μm。
6.如权利要求5所述的半导体装置，其特征在于，
上述第二树脂膜的厚度是上述第一树脂膜的厚度的2倍或者大于2倍。
7.如权利要求6所述的半导体装置，其特征在于，
上述第一树脂膜的厚度是2μm～6μm。
8.如权利要求3所述的半导体装置，其特征在于，
在上述第一树脂膜和上述第二树脂膜上设有布线以及薄膜感应元件用布线，
上述布线的一端部以及上述薄膜感应元件用布线的一端部与上述连接焊盘连接，
上述薄膜感应元件用布线的另一端部与上述薄膜感应元件的外端部连接。
9.如权利要求8所述的半导体装置，其特征在于，
上述第二树脂膜的侧面是倾斜面。
10.如权利要求9所述的半导体装置，其特征在于，
在上述布线的连接焊盘部上以及上述薄膜感应元件的内端部上设有柱状电极。
11.如权利要求1所述的半导体装置，其特征在于，
在上述第一树脂膜下设有薄膜感应元件用下层布线，
上述薄膜感应元件用下层布线的一端部与上述连接焊盘连接，另一端部通过在上述第一树脂膜和上述第二树脂膜上设置的开口部，与上述薄膜感应元件的内端部连接。
12.一种半导体装置的制造方法，其特征在于，包括：
在半导体衬底的整个上表面上形成第一树脂膜的工序，该半导体衬底上形成有集成电路，并且在周边部上设有与上述集成电路连接的多个连接焊盘；
在上述第一树脂膜上的上述连接焊盘的内侧区域形成第二树脂膜的工序；以及
在上述第二树脂膜上形成薄膜感应元件的工序。
13.如权利要求12所述的半导体装置的制造方法，其特征在于，
形成上述第二树脂膜的工序包括将上述第二树脂膜形成为比上述第一树脂膜的厚度厚的工序。
14.如权利要求13所述的半导体装置的制造方法，其特征在于，
形成上述第二树脂膜的工序包括使上述第一树脂膜的厚度和上述第二树脂膜的厚度的合计为10μm～20μm的工序。
15.如权利要求14所述的半导体装置的制造方法，其特征在于，
形成上述第二树脂膜的工序包括使上述第二树脂膜的厚度是上述第一树脂膜的厚度的2倍或者大于2倍的工序。
16.如权利要求15所述的半导体装置的制造方法，其特征在于，
形成第一树脂膜的工序包括使上述第一树脂膜的厚度为2μm～6μm的工序。
17.如权利要求16所述的半导体装置的制造方法，其特征在于，还包括下述工序：
在形成上述第一树脂膜的工序之后，在形成上述第二树脂膜的工序之前，通过光刻法在上述第一树脂膜的与在上述半导体衬底的周边部上形成的上述多个连接焊盘相对应的部分形成开口部的工序。
18.如权利要求17所述的半导体装置的制造方法，其特征在于，
形成上述薄膜感应元件的工序包括在上述第一树脂膜和上述第二树脂膜上形成布线以及薄膜感应元件用布线的工序，上述布线的一端部以及上述薄膜感应元件用布线的一端部与上述连接焊盘连接，上述薄膜感应元件用布线的另一端部与上述薄膜感应元件的外端部连接。
19.如权利要求12所述的半导体装置的制造方法，其特征在于，
形成上述第二树脂膜的工序包括通过丝网印刷法形成上述第二树脂膜的工序。
20.如权利要求19所述的半导体装置的制造方法，其特征在于，
通过上述丝网印刷法形成上述第二树脂膜的工序包括如下工序：通过上述丝网印刷法而涂敷的液状树脂膜的侧面发生松弛，上述第二树脂膜的侧面变为倾斜面。
CN201010143224XA 2009-03-25 2010-03-24 半导体装置及其制造方法 Expired - Fee Related CN101847610B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2009075277A JP2010232230A (ja) 2009-03-25 2009-03-25 半導体装置およびその製造方法
JP075277/2009 2009-03-25

Publications (2)

Publication Number Publication Date
CN101847610A true CN101847610A (zh) 2010-09-29
CN101847610B CN101847610B (zh) 2012-12-19

Family

ID=42772157

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201010143224XA Expired - Fee Related CN101847610B (zh) 2009-03-25 2010-03-24 半导体装置及其制造方法

Country Status (4)

Country Link
US (1) US8278734B2 (zh)
JP (1) JP2010232230A (zh)
CN (1) CN101847610B (zh)
TW (1) TW201044555A (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102446888A (zh) * 2010-09-30 2012-05-09 兆装微股份有限公司 具有多层布线结构的半导体装置及其制造方法
CN109119399A (zh) * 2017-06-23 2019-01-01 英飞凌科技股份有限公司 包括包含空隙的再分布层焊盘的电子器件

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9219106B2 (en) * 2011-08-05 2015-12-22 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated inductor
US8952530B2 (en) * 2012-09-14 2015-02-10 Taiwan Semiconductor Manufacturing Company, Ltd. Post passivation interconnect structures and methods for forming the same
DE112013006790B8 (de) * 2013-03-08 2022-08-18 Mitsubishi Electric Corporation Halbleitervorrichtungen und Verfahren zum Herstellen einer Halbleitervorrichtung

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1420527A (zh) * 2001-11-15 2003-05-28 富士通株式会社 半导体器件的制造方法
JP2008210828A (ja) * 2007-02-23 2008-09-11 Casio Comput Co Ltd 半導体装置およびその製造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3465617B2 (ja) * 1999-02-15 2003-11-10 カシオ計算機株式会社 半導体装置
JP3540729B2 (ja) * 2000-08-11 2004-07-07 沖電気工業株式会社 半導体装置および半導体装置の製造方法
JP3871609B2 (ja) 2002-05-27 2007-01-24 松下電器産業株式会社 半導体装置及びその製造方法
JP4341249B2 (ja) * 2003-01-15 2009-10-07 セイコーエプソン株式会社 半導体装置の製造方法
SG119329A1 (en) * 2004-07-29 2006-02-28 Fujikura Ltd Semiconductor device and method for manufacturing the same
JP2006041357A (ja) * 2004-07-29 2006-02-09 Fujikura Ltd 半導体装置およびその製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1420527A (zh) * 2001-11-15 2003-05-28 富士通株式会社 半导体器件的制造方法
JP2008210828A (ja) * 2007-02-23 2008-09-11 Casio Comput Co Ltd 半導体装置およびその製造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102446888A (zh) * 2010-09-30 2012-05-09 兆装微股份有限公司 具有多层布线结构的半导体装置及其制造方法
US9252099B2 (en) 2010-09-30 2016-02-02 Tera Probe, Inc. Semiconductor device having multilayer wiring structure and manufacturing method of the same
CN109119399A (zh) * 2017-06-23 2019-01-01 英飞凌科技股份有限公司 包括包含空隙的再分布层焊盘的电子器件

Also Published As

Publication number Publication date
TW201044555A (en) 2010-12-16
US8278734B2 (en) 2012-10-02
JP2010232230A (ja) 2010-10-14
US20100244188A1 (en) 2010-09-30
CN101847610B (zh) 2012-12-19

Similar Documents

Publication Publication Date Title
CN107195618B (zh) 重布线路结构
US10032738B2 (en) Method for forming bump of semiconductor package
US11626393B2 (en) Semiconductor package and method of fabricating the same
CN106409810B (zh) 具有堆叠通孔的再分布线
US10056360B2 (en) Localized redistribution layer structure for embedded component package and method
US7312105B2 (en) Leadframe of a leadless flip-chip package and method for manufacturing the same
US8211789B2 (en) Manufacturing method of a bump structure having a reinforcement member
US10204852B2 (en) Circuit substrate and semiconductor package structure
US8273660B2 (en) Method of manufacturing a dual face package
JP3983205B2 (ja) 半導体装置及びその製造方法
US20020070443A1 (en) Microelectronic package having an integrated heat sink and build-up layers
JP2017505999A (ja) 金属ポスト相互接続部を備えた下部パッケージ
US10340198B2 (en) Semiconductor package with embedded supporter and method for fabricating the same
CN101847610B (zh) 半导体装置及其制造方法
US11419222B2 (en) Method of manufacturing circuit board
JP5017872B2 (ja) 半導体装置及びその製造方法
US7704792B2 (en) Semiconductor device and method of manufacturing the same
US11742271B2 (en) Semiconductor package
JP2004158758A (ja) 半導体装置およびその製造方法
TWI621194B (zh) 測試介面板組件
JP4835141B2 (ja) 多層配線基板
CN206259336U (zh) 半导体装置
JP2008210828A (ja) 半導体装置およびその製造方法
US20200035629A1 (en) Packaged semiconductor device and method for preparing the same
TWI834047B (zh) 半導體封裝

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C53 Correction of patent for invention or patent application
CB02 Change of applicant information

Address after: Tokyo, Japan, Japan

Applicant after: Casio Computer Co Ltd

Address before: Tokyo, Japan, Japan

Applicant before: CASIO Computer Co., Ltd.

COR Change of bibliographic data

Free format text: CORRECT: APPLICANT; FROM: CASIO COMPUTER CO., LTD. TO: ZHAOZHUANGWEI CO., LTD.

C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20121219

Termination date: 20150324

EXPY Termination of patent right or utility model