CN101800252A - 沟槽型肖特基势垒整流器及其制造方法 - Google Patents

Abstract

本发明涉及一种沟槽型肖特基势垒整流器及其制造方法。其包括半导体基板、第一导电类型衬底及第一导电类型漂移区，一个或多个沟槽从所述第一主面延伸进入至第一导电类型漂移区，并由此限定出一个或多个台面部；所述沟槽内壁上覆盖有绝缘氧化层，在所述覆盖有绝缘氧化层的沟槽内淀积第一电极；所述第一导电类型漂移区对应于沟槽的槽底设置第二导电类型包围层，所述第二导电类型包围层包覆所述沟槽的槽底；所述半导体基板上方淀积有第一金属层，所述第一金属层与第一电极相欧姆接触；所述第一金属层与台面部形成肖特基结；所述半导体基板的第二主面上覆盖有第二金属层。本发明制造成本低廉、降低了肖特基整流器的反向漏电流。

Description

沟槽型肖特基势垒整流器及其制造方法

技术领域

本发明涉及一种肖特基势垒整流器及其制造方法，尤其是一种沟槽型肖特基势垒整流器及其制造方法。

背景技术

整流器通常需要对于正向电流表现为低阻状态，而对于反向电流时表现为高阻状态，从而确保整流器在正向导通工作时尽可能的降低功耗损失，在反向耐压时尽可能的减小漏电流。肖特基势垒区别于PN结，是利用横穿金属与半导体结间接触面的单极性载流子来传输电流的；选取不同的金属或不同的半导体会获得相应不同的势垒高度，其特性是能以较低损耗流过较大的正向电流，因此广泛的用于整流器。

肖特基势垒半导体器件正向导通电流的能力取决于正向导通压降的大小，正向导通压降主要由金属与半导体结间的正向压降、半导体区域的电阻以及半导体基板与其背面阴极金属间的接触电阻共同决定。在选定金属及半导体种类后，就需要通过尽可能的降低半导体区域电阻及半导体基板与其背面阴极金属的接触电阻来降低正向导通压降，半导体基板与其背面阴极金属通常为欧姆接触，电阻较小，因而通过增加半导体层的杂质浓度，减小其厚度就能有效的降低半导体区域的电阻，从而降低肖特基势垒半导体器件的正向导通压降。

然而，为了提高肖特基势垒半导体器件的反向耐压，减小反向漏电流，又需要减小半导体层的杂质浓度，增加其厚度。

如上所述，肖特基势垒半导体器件的正向导通压降和反向漏电流存在互为折中的关系。专利ZL02811144.3中公开了一种沟槽型肖特基整流器结构，改进了这种的折中关系。如专利ZL02811144.3附图3所示肖特基整流器结构，在具有两个相对主面的半导体基板中，其上部为低掺杂浓度的第一导电类型漂移区，其上表面为第一主面，所述半导体基板的下部为高掺杂浓度的第一导电类型衬底层，其下表面为第二主面，一个或多个沟槽由所述第一表面延伸进入所述第一导电类型漂移区并由此限定出一个或多个台面部；所述沟槽内表面生长有绝缘层，所述沟槽内填充有第一电极，所述沟槽和台面部上面覆盖有第一金属层，第一金属层与所述第一电极欧姆接触，同时与所述台面部的表面肖特基接触，形成一定高度的肖特基势垒，第一金属层成为肖特基势垒半导体器件的阳极，在所述第二主面表面覆盖有第二金属层，并与第二主面形成欧姆接触，第二金属层成为肖特基势垒半导体的阴极。由于第一导电类型漂移区内设置沟槽，当肖特基势垒半导体器件施加反向电压时，相邻沟槽间存在电荷耦合效应，最大电场强度的位置由普通平面肖特基结构中的表面肖特基结处下移至沟槽底部附近。肖特基结处电场强度的降低，使得反向漏电流比普通平面肖特基势垒半导体器件显著减小。

然而，如专利ZL02811144.3所公开的结构，由于采用沟槽结构，且沟槽深度延伸至轻掺杂的漂移区，因此在沟槽底部附近的电场强度会达到峰值，而且沟槽深度的均匀性及沟槽底部的形貌都会对其附近电场产生直接影响；当沟槽加工工艺出现波动时，器件的反向耐压和漏电流就会出现较大波动。因此，专利CN101114670A公开了一种改进型的沟槽肖特基势垒半导体器件，其结构特征是在专利ZL02811144.3所述结构的基础上，将沟槽深度延伸至高掺杂浓度的第一导电类型衬底层，如专利CN101114670A附图1所示。由于沟槽伸入至高掺杂浓度的衬底层，因此当器件施加方向电压时，沟槽底部的耗尽层被高浓度的衬底层所隔断，如专利CN101114670A附图2所示；电场因此不会在此处过于集中增大，从而改善了专利ZL02811144.3中的不利情况。

然而，由于整流器通常需要承受较高反压，因此通常需要选择较厚的漂移区来实现，例如100V的器件，其漂移区厚度通常至少会达到7微米，因此若想沟槽深度深至衬底层，至少沟槽要刻蚀超过7微米深，而为了提高器件集成度，沟槽的宽度又要不能过大，所以较深的深度与较窄的宽度就为沟槽刻蚀工艺带来了较大的实现难度，实际上很多沟槽刻蚀设备能力都会受限于此。

发明内容

本发明的目的是克服现有技术中存在的不足，提供一种沟槽型肖特基势垒整流器及其制造方法，其制造成本低廉、降低了肖特基整流器的反向漏电流。

按照本发明提供的技术方案，所述沟槽型肖特基势垒整流器，在所述肖特基势垒整流器的截面上，包括具有两个相对主面的半导体基板、位于半导体基板下部的第一导电类型衬底及位于半导体基板上部的第一导电类型漂移区，所述第一导电类型衬底邻接第一导电类型漂移区；所述第一导电类型衬底的表面为半导体基板的第二主面，所述第一导电类型漂移区的表面为半导体基板的第一主面；所述第一导电类型漂移区的掺杂浓度低于第一导电类型衬底的掺杂浓度；其创新在于：

一个或多个沟槽从所述第一主面延伸进入至第一导电类型漂移区，并在第一导电类型漂移区上部限定出一个或多个台面部；所述沟槽内壁上覆盖有绝缘氧化层，在所述覆盖有绝缘氧化层的沟槽内淀积第一电极；所述第一导电类型漂移区对应于沟槽的槽底设置第二导电类型包围层，所述第二导电类型包围层包覆所述沟槽的槽底；所述半导体基板对应于第一主面上方淀积有第一金属层，所述第一金属层与第一电极相欧姆接触；所述第一金属层与台面部的表面相接触，形成肖特基结；所述半导体基板的第二主面上覆盖有第二金属层，所述第二金属层与第一导电类型衬底相欧姆接触。

所述第一电极包括导电多晶硅。所述沟槽内壁通过热生长或淀积形成绝缘氧化层。所述第一金属层上设有阳极端。所述第二金属层上设有阴极端。

所述沟槽型肖特基势垒整流器的制造方法包括如下步骤：

a、提供具有两个相对主面的第一导电类型半导体基板，所述两个相对主面包括第一主面与第二主面；b、在上述第一主面上，淀积硬掩膜层；c、选择性的掩蔽和刻蚀硬掩膜层，形成沟槽刻蚀的硬掩膜，并在第一主面上刻蚀形成沟槽，所述沟槽对应于槽口外的其余部分由硬掩膜层覆盖，所述相邻沟槽间形成台面部；d、在上述半导体基板的第一主面上注入第二导电类型的离子，在沟槽的槽底形成第二导电类型包围层，所述第二导电类型包围层包覆沟槽的槽底；e、去除所述半导体基板第一主面上的硬掩膜层；f、在上述沟槽内壁表面生长有绝缘氧化层；g、在所述生长有绝缘氧化层的沟槽内形成第一电极；h、在所述半导体基板的第一主面上淀积金属层，通过选择性的掩蔽和刻蚀金属层，形成第一金属层；所述第一金属层与第一电极欧姆接触，所述第一金属层与台面部的表面相接触，形成肖特基结；i、在所述半导体基板的第二主面上覆盖第二金属层，所述第二金属层与半导体基板的第一导电类型衬底欧姆接触。

所述硬掩膜层为LPTEOS、热氧化二氧化硅加化学气相沉积二氧化硅或热二氧化硅加氮化硅。所述半导体基板的材料包括硅。所述第二金属层通过淀积或蒸镀覆盖在第二主面上，第二金属层与半导体基板的第一导电类型衬底欧姆接触。所述“第一导电类型”和“第二导电类型”两者中，对于N型肖特基势垒整流器，第一导电类型指N型，第二导电类型为P型；对于P型肖特基势垒整流器，第一导电类型与第二导电类型所指的类型与N型肖特基势垒整流器正好相反。

本发明的优点：1、通过在沟槽的槽底设置第二导电类型包围层，降低了肖特基势垒整流器的反偏漏电流与正向导通压降、提高了肖特基势垒整流器的击穿电压。2、制造方法简单，操作方便，制造成本低廉。

附图说明

图1～6为本发明具体实施工艺的剖视图，其中：

图1为半导体基板的剖视图。

图2为在第一导电类型漂移区内形成沟槽后的剖视图。

图3为在第一导电类型漂移区内形成第二导电类型包围层后的剖视图。

图4为在沟槽内形成绝缘氧化层与第一电极后的剖视图。

图5为在第一主面上形成第一金属层后的剖视图。

图6为在第二主面上形成第二金属层后的剖视图。

图7为本发明的对比仿真结果示意图。

具体实施方式

如图1～6所示：以N型肖特基势垒整流器为例，本发明包括N型漂移区1、N+衬底2、第二金属层3、阴极端4、P型包围层5、硬掩膜层6、阳极端7、第一金属层8、绝缘氧化层9、第一电极10、沟槽11及台面部12。

图6为所述沟槽型肖特基势垒整流器的结构剖视图。如图6所示：在所述肖特基势垒整流器的截面上，所述肖特基势垒整流器包括半导体基板；半导体基板包括N+衬底2与N型漂移区1，N型漂移区1邻接N+衬底2。所述N型漂移区1的掺杂浓度低于N+衬底2的掺杂浓度。所述半导体基板具有两个相对主面，半导体基板对应于N型漂移区1的表面为第一主面；半导体基板对应于N+衬底2的表面为第二主面，所述第二主面与第一主面的位置相对应。所述N型漂移区1内设有一个或多个沟槽11，所述沟槽11从半导体基板的第一主面延伸进入N型漂移区1，所述沟槽11在N型漂移区1上部限定出一个或多个台面部12。沟槽11从第一主面垂直向下延伸进入至N型漂移区1，并由此在N型漂移区1上部限定出具有“Wm”剖面宽度的台面部12，沟槽11的典型深度约有0.8μm～2.5μm；“Wm”的典型宽度约有1.0μm～2.0μm。沟槽11在三维方向上向周围延伸，并可延伸为平行条形，网格形或其它类似的几何形状，从而由沟槽11限定出的台面部12在三维方向上延伸为平行条形，矩形或其它类似的几何形状。

所述沟槽11的槽底设置P型包围层5，所述P型包围层5包覆沟槽11的槽底。所述沟槽11的内壁上设置有绝缘氧化层9，所述绝缘氧化层9利用高温炉管生长、化学气相淀积或高温炉管生长与化学气相淀积相结合的方法生长在沟槽11的内壁。沟槽11内壁覆盖的绝缘氧化层典型的为热生长形成具有相对低的氧化物-半导体界面缺陷密度的绝缘氧化层9，其典型厚度约有

在所述内壁生长有绝缘氧化层9的沟槽11内通过淀积导电多晶硅形成第一电极10。所述半导体基板的第一主面上淀积第一金属层8，所述第一金属层8与第一电极10欧姆接触；第一金属层8与台面部的表面为肖特基势垒接触，形成肖特基结；第一金属层8形成肖特基势垒整流器的阳极电极；第一金属层8上设置阳极端7，用于连接需要整流的电源。

所述半导体基板的N+衬底2上覆盖有第二金属层3，所述第二金属层3通过淀积或蒸镀工艺覆盖N+衬底2上，形成肖特基势垒整流器的阴极电极；第二金属层3上设置阴极端4，用于连接需要整流的电源端。所述半导体基板的材料包括硅。

上述沟槽型肖特基势垒整流器的结构采用下述工艺步骤实现：

a、提供具有两个相对主面的第一导电类型半导体基板，所述两个相对主面包括第一主面与第二主面；所述半导体基板对应于N+衬底2的底面为第二主面，半导体基板对应于N型漂移区1的上表面为第一主面，如图1所示；

b、在上述第一主面上，淀积硬掩膜层；所述硬掩膜层可以采用LPTEOS(等离子体增强型原硅酸四乙酯)、热氧化二氧化硅加化学气相沉积二氧化硅或热二氧化硅加氮化硅，其后通过光刻和各向异性刻蚀形成硬掩膜；

c、选择性的掩蔽和刻蚀硬掩膜层，形成沟槽刻蚀的硬掩膜，并在第一主面上刻蚀形成沟槽11，所述沟槽11对应于槽口外的其余部分由硬掩膜层6覆盖，所述相邻沟槽11间形成台面部；所述沟槽刻蚀采用等离子各项异性刻蚀，形成近乎垂直的沟槽侧壁(沟槽侧壁与半导体基板的角度不小于88度)，沟槽11深度需要考虑器件特性参数的需要，所述沟槽11深度通常为0.8μm～2μm，并且经过沟槽刻蚀后，沟槽间台面部上面的硬掩膜层还保留一定厚度，具体厚度需要考虑后续注入工艺条件，如图2所示；

d、在上述半导体基板的第一主面上注入P型离子(如硼离子)，所述注入P型离子的浓度大于N型漂移区1的浓度；由于在半导体第一主面上对应于沟槽11槽口外的其余部分覆盖有硬掩膜层6，从而只在N型漂移区1内形成P型包围层5，所述P型包围层5位于沟槽11的槽底；所述P型包围层5包覆沟槽11的槽底如图3所示；

e、去除半导体基板第一主面上的硬掩膜层6，以在半导体基板的第一主面上进行其他的操作；

f、在上述沟槽11内壁表面生长有绝缘氧化层9，所述绝缘氧化层9可以采用高温炉管生长、化学气相淀积或高温炉管生长与化学气相淀积相结合的方法生长在沟槽11的内壁上；

g、在所述生长有绝缘氧化层9的沟槽11内淀积导电多晶硅，所述导电多晶硅为炉管生长或化学气相沉积重掺杂多晶硅，通过刻蚀去除半导体基板对应于第一主面的导电多晶硅，得到位于沟槽11内的导电多晶硅，从而形成第一电极10，如图4所示；

在一些实施例中，也可在刻蚀多晶硅的工序时，除了去除沟槽11外的多晶硅，也去除沟槽11内上部的多晶硅，其后并去除沟槽11内上部无多晶硅部分的沟槽11侧壁的绝缘氧化层9；

h、在所述半导体基板的第一主面上淀积金属层，通过选择性的掩蔽和刻蚀金属层，形成第一金属层8；所述第一金属层8与第一电极10欧姆接触，所述第一金属层8与台面部12的表面相接触，形成肖特基结；所述第一金属层8与第一电极10相接触，形成肖特基势垒整流器的阳极电极，通过在第一金属层8上设置阳极端7，便于第一金属层8与需要整流的电源端连接，如图5所示；

i、在所述半导体基板的第二主面上覆盖第二金属层3，所述第二金属层3与半导体基板的N+衬底2欧姆接触，形成肖特基势垒整流器的阴极电极，通过在第二金属层3上设置阴极端4，便于第二金属层3与需要整流的电源端连接，如图6所示。

如图6所示，本发明沟槽型肖特基势垒整流器的工作机理为：当肖特基势垒整流器的阳极端7与阴极端4间施加反向的电压时，N型漂移区1与沟槽11底部下面的P型包围层5构成反向偏置的PN结，由于P型包围层5浓度大于N型漂移区1的浓度，因此反偏耗尽层会绝大多数的向PN结周围的N型漂移区内1延伸，所述延伸方向包括水平方向。当相邻两个沟槽11底部下面的PN结所产生的耗尽层在水平方向相接触时，相连通的耗尽层即阻断了N型漂移区1的上部与N型漂移区1的下部，同时也阻断了整流器的阳极端7与阴极端4间的反向漏电流通路。因为当没有所述沟槽11底部下面的P型包围层5时，反向耐压主要依靠相邻沟槽11间的电荷耦合产生的耗尽层与第一金属层8与台面部12表面相接触形成的肖特基势垒来承受，所以本发明的沟槽肖特基势垒整流器可以在上述普通沟槽肖特基势垒整流器的基础上大大减小反向漏电流的大小。如图7所示：为本发明的100V沟槽肖特基势垒整流器与其他沟槽肖特基势垒整流器的仿真结构示意图，当根据本发明所述结构在沟槽底部下面形成P型包围层5后(图2中有硼元素注入的一组)，对比没有第二导电类型层的整流器(器件尺寸和其余工艺条件与前者相同)，反向漏电流在反向偏压为100V时小了5～6个数量级，大大降低了肖特基势垒整流器的反向漏电流，同时沟槽11的深度较浅，降低了加工的难度，操作简单。

本发明通过在沟槽11的槽底设置P型包围层5，降低了肖特基势垒整流器的反偏漏电流与正向导通压降、提高了肖特基势垒整流器的击穿电压。所述沟槽11的深度较浅，制造方法简单，操作方便，制造成本低廉。

Claims (9)

1.一种沟槽型肖特基势垒整流器，在所述肖特基势垒整流器的截面上，包括具有两个相对主面的半导体基板、位于半导体基板下部的第一导电类型衬底及位于半导体基板上部的第一导电类型漂移区，所述第一导电类型衬底邻接第一导电类型漂移区；所述第一导电类型衬底的表面为半导体基板的第二主面，所述第一导电类型漂移区的表面为半导体基板的第一主面；所述第一导电类型漂移区的掺杂浓度低于第一导电类型衬底的掺杂浓度；其特征是：

一个或多个沟槽从所述第一主面延伸进入至第一导电类型漂移区，并在第一导电类型漂移区上部限定出一个或多个台面部；所述沟槽内壁上覆盖有绝缘氧化层，在所述覆盖有绝缘氧化层的沟槽内淀积第一电极；所述第一导电类型漂移区对应于沟槽的槽底设置第二导电类型包围层，所述第二导电类型包围层包覆所述沟槽的槽底；所述半导体基板对应于第一主面上方淀积有第一金属层，所述第一金属层与第一电极相欧姆接触；所述第一金属层与台面部的表面相接触，形成肖特基结；所述半导体基板的第二主面上覆盖有第二金属层，所述第二金属层与第一导电类型衬底相欧姆接触。

2.根据权利要求1所述的沟槽型肖特基势垒整流器，其特征是：所述第一电极包括导电多晶硅。

3.根据权利要求1所述的沟槽型肖特基势垒整流器，其特征是：所述沟槽内壁通过热生长或淀积形成绝缘氧化层。

4.根据权利要求1所述的沟槽型肖特基势垒整流器，其特征是：所述第一金属层上设有阳极端。

5.根据权利要求1所述的沟槽型肖特基势垒整流器，其特征是：所述第二金属层上设有阴极端。

6.一种沟槽型肖特基势垒整流器的制造方法，其特征是，所述制造方法包括如下步骤：

(a)、提供具有两个相对主面的第一导电类型半导体基板，所述两个相对主面包括第一主面与第二主面；

(b)、在上述第一主面上，淀积硬掩膜层；

(c)、选择性的掩蔽和刻蚀硬掩膜层，形成沟槽刻蚀的硬掩膜，并在第一主面上刻蚀形成沟槽，所述沟槽对应于槽口外的其余部分由硬掩膜层覆盖，所述相邻沟槽间形成台面部；

(d)、在上述半导体基板的第一主面上注入第二导电类型的离子，在沟槽的槽底形成第二导电类型包围层，所述第二导电类型包围层包覆沟槽的槽底；

(e)、去除所述半导体基板第一主面上的硬掩膜层；

(f)、在上述沟槽内壁表面生长有绝缘氧化层；

(g)、在所述生长有绝缘氧化层的沟槽内形成第一电极；

(h)、在所述半导体基板的第一主面上淀积金属层，通过选择性的掩蔽和刻蚀金属层，形成第一金属层；所述第一金属层与第一电极欧姆接触，所述第一金属层与台面部的表面相接触，形成肖特基结；

(i)、在所述半导体基板的第二主面上覆盖第二金属层，所述第二金属层与半导体基板的第一导电类型衬底欧姆接触。

7.根据权利要求6所述沟槽型肖特基势垒整流器的制造方法，其特征是：所述硬掩膜层为LPTEOS、热氧化二氧化硅加化学气相沉积二氧化硅或热二氧化硅加氮化硅。

8.根据权利要求6所述沟槽型肖特基势垒整流器的制造方法，其特征是：所述半导体基板的材料包括硅。

9.根据权利要求6所述沟槽型肖特基势垒整流器的制造方法，其特征是：所述第二金属层通过淀积或蒸镀覆盖在第二主面上，第二金属层与半导体基板的第一导电类型衬底欧姆接触。

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