CN101794708A - 半导体器件及其制造方法、内置该半导体器件的多层基板 - Google Patents

半导体器件及其制造方法、内置该半导体器件的多层基板 Download PDF

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广濑伸一
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Abstract

半导体器件的制造方法包括：准备由SOI基板(30)构成的晶片的工序；在主面表层部形成电路部(LV、HV)的工序；除去SOI基板的支撑基板(29)的工序；以与电路部相对的方式将绝缘构件(3)固定在半导体层(7a)的背面的工序；切割晶片从而使其分割成多个芯片的工序；以与低电位基准电路部(LV)的一部分相对的方式，将第1导电构件(4a、62、64、65)配置在绝缘构件上，以与高电位基准电路部(HV)的一部分相对的方式，将第2导电构件(4b、62、64、65)配置在绝缘构件上的工序；以及，将第1导电构件与低电位基准电路部的第1部分电连接，将第2导电构件与高电位基准电路部的第2部分电连接的工序。

Description

半导体器件及其制造方法、内置该半导体器件的多层基板
技术领域
本发明涉及半导体器件及其制造方法，以及内置了半导体器件的多层基板(multi layer substrate)。
背景技术
作为对马达等的负荷进行驱动的变换器(inverter)控制用的元件等所使用的半导体器件，有HVIC(High Voltage Integrated Circuit：高压集成电路)。该HVIC对用于驱动负荷的逆变器内所具备的动力设备进行控制。
如图55所示，以往，逆变器的驱动中使用了HVIC107，该HVIC107包括进行马达100的驱动的高电位基准栅极驱动电路103和低电位基准栅极驱动电路104，而且在它们之间设置了电平位移(level shift)元件105a、105b以及控制电路106，所述高电位基准栅极驱动电路103相当于对逆变器电路101的高压侧的IGBT102a进行驱动的高电位基准电路，所述低电位基准栅极驱动电路104相当于对低压侧的IGBT102b进行驱动的低电位基准电路。在该HVIC107中，通过电平位移元件105a、105b进行信号传递，进行高电位基准电路和低电位基准电路中的基准电压的电平位移。为了实现逆变器的小型化，这样的HVIC107已经发展为单片化(HVIC化)，图55所示的HVIC107也是由一个芯片构成的。
然而，在将高电位基准电路和低电位基准电路构成为单片化的HVIC107中，存在在高电位基准电路和低电位基准电路之间发生电位的干涉、电路发生误动作的问题。因此，以往，使用了pn结隔离结构、介质隔离结构、SOI(Silicon On Insulator：绝缘体上硅)基板的沟槽隔离(trenchisolation)结构(例如，参照专利文献1)等来进行元件隔离。但是，由于需要使驱动高电位基准电路的IGBT102a的输出部的电位成为作为高电压侧的基准的假想GND电位，但在上述的任一种元件隔离结构中，电平位移中从低电位(例如0V)向高电位(例如750V)切换时会以数十kV/μsec的快速上升速度产生高电压(例如超过1200V的电压)，从而产生大的电位振幅。很难避免该上升的快速高电压浪涌(surge)(以下，将电压上升与上升时间之比高的情况称为dv/dt浪涌)给电路带来误动作。
专利文献1：日本特开2006-93229号公报
在上述的元件隔离结构中，使用了SOI基板的沟槽隔离结构抗噪声(noise)的能力最强，作为元件隔离来讲势垒(potential)最高。然而，在使用了SOI基板的沟槽隔离结构的HVIC中，也有如下的问题：在施加了dv/dt浪涌时通过支撑基板而电位发生干涉，产生对配置在支撑基板和半导体层(SOI层)之间的绝缘层所形成的寄生容量进行充放电的位移电流，从而使电路发生误动作。图56是表示发生位移电流的样子的HVIC的剖视图。如该图所示，例如，发生的位移电流的路线是：从在半导体层111上形成的高电位基准电路部HV的成为假想GND电位的部位开始，经由绝缘层113流向支撑基板112后，再经由绝缘层113流入低电位基准电路部LV的成为GND电位的部位。
这样的问题可以通过增厚绝缘层的厚度减少寄生容量、或者降低支撑基板112侧的杂质浓度而成为高电阻从而降低位移电流的传输来进行抑制，但在集成了高放大率的放大器电路等的情况下很小的位移电流就会成为误动作的原因，因此很难完全解决该问题。
发明内容
本发明是鉴于上述问题而作出的，目的在于提供一种半导体器件的制造方法及半导体器件，以及内置了该半导体器件的多层基板，在同一芯片上具有低电位基准电路部和高电位基准电路部的结构中，能够抑制因dv/dt浪涌而产生使寄生容量充放电的位移电流。
本发明公开的第一方式的半导体器件的制造方法包括：准备晶片的工序，所述晶片由依次层叠支撑基板、绝缘层、半导体层的SOI基板构成；在半导体层的主面表层部形成包括低电位基准电路部和高电位基准电路部的电路部的工序，低电位基准电路部将第1电位作为基准电位进行动作，高电位基准电路部将第2电位作为基准电位进行动作，第2电位比第1电位高，低电位基准电路部与高电位基准电路部之间进行信号的收发；在电路部形成后，除去SOI基板的支撑基板的工序；在除去支撑基板后，以绝缘构件与电路部相对的方式，将绝缘构件固定在半导体层的背面的工序；在固定绝缘构件后，切割晶片，从而分割成多个包含低电位基准电路部以及高电位基准电路部的芯片的工序；以第1导电构件与低电位基准电路部的至少一部分相对的方式，将第1导电构件配置在绝缘构件上，以第2导电构件与高电位基准电路部的至少一部分相对的方式，将第2导电构件配置在绝缘构件上的工序，第1导电构件被施加的电位与第2导电构件被施加的电位不同；以及，将第1导电构件与被施加第1电位的低电位基准电路部的第1部分电连接，将第2导电构件与被施加第2电位的高电位基准电路部的第2部分电连接的工序。
上述半导体器件的制造方法能够降低或消除在半导体器件内形成的寄生容量两端的电位差，能够消除容量值。由此，能够抑制因dv/dt浪涌而产生使寄生容量充放电的位移电流，进而能够抑制电路的误动作。
本发明公开的第二方式的半导体器件的制造方法包括：准备由作为半导体层的大块半导体基板构成的晶片的工序；在半导体基板的主面上形成具有规定深度的绝缘隔离沟槽的工序；在半导体基板的主面表层部上形成包括低电位基准电路部和高电位基准电路部的电路部的工序，低电位基准电路部将第1电位作为基准电位进行动作，高电位基准电路部将第2电位作为基准电位进行动作，第2电位比第1电位高；在形成电路部的工序之后，部分除去半导体基板的背面以露出绝缘隔离沟槽的工序；在部分除去半导体基板的背面的工序之后，以绝缘构件与电路部相对的方式，将绝缘构件固定在半导体基板的背面的工序；在固定绝缘构件后，切割晶片，从而分割成多个包含低电位基准电路部以及高电位基准电路部的芯片的工序；以第1导电构件与低电位基准电路部的至少一部分相对相对的方式，将第1导电构件配置在绝缘构件上，以第2导电构件与高电位基准电路部的至少一部分相对的方式，将第2导电构件配置在绝缘构件上的工序，第1导电构件被施加的电位与第2导电构件被施加的电位不同；以及将第1导电构件与被施加第1电位的低电位基准电路部的第1部分电连接，将第2导电构件与被施加第2电位的高电位基准电路部的第2部分电连接的工序。
这样，即使在通过使用了大块(bulk)半导体基板的制造方法而形成的半导体器件中，也能够减低或消除在半导体器件内形成的寄生容量两端的电位差，能够消除容量值。由此，能够抑制因dv/dt浪涌而产生的使寄生电容充放电的位移电流，进而能够抑制电路的误动作。
本发明公开的第三方式的半导体器件具有：在主面表层部形成包括低电位基准电路部、高电位基准电路部和电平位移电路部的电路部的半导体层，低电位基准电路部将第1电位作为基准电位进行动作，高电位基准电路部将第2电位作为基准电位进行动作，第2电位比第1电位高，电平位移电路部至少具有1个电平位移元件，上述电平位移元件在低电位基准电路部和高电位基准电路部之间进行基准电位的电平位移；与电路部相对地固定在半导体层的背面上的绝缘构件；与低电位基准电路部的至少一部分相对地配置在绝缘构件上的第1导电构件；与高电位基准电路部的至少一部分相对地配置在绝缘构件上的第2导电构件；以及与电平位移电路部的至少一部分相对地配置在绝缘构件上的第3导电构件。第1导电构件被施加的电位、第2导电构件被施加的电位和第3导电构件被施加的电位各不相同，第1导电构件与被施加第1电位的低电位基准电路部的第1部分电连接，第2导电构件与被施加第2电位的高电位基准电路部的第2部分电连接，第3导电构件与电平位移电路部电连接。
这样，能够减低或消除在半导体器件内形成的寄生容量两端的电位差，能够消除容量值。由此，能够抑制因dv/dt浪涌而产生的使寄生电容充放电的位移电流，进而能够抑制电路的误动作。
按照本发明所公开的第四方式，半导体器件具有：在主面表层部具有包括低电位基准电路部和高电位基准电路部的电路部的半导体层，低电位基准电路部将第1电位作为基准电位进行动作，高电位基准电路部将第2电位作为基准电位进行动作，第2电位比第1电位高，低电位基准电路部与高电位基准电路部之间进行信号的收发；与电路部相对地固定在半导体层的背面上的绝缘构件；与低电位基准电路部的至少一部分相对地配置在绝缘构件上的第1导电构件；以及与高电位基准电路部的至少一部分相对地配置在绝缘构件上的第2导电构件。第1导电构件被施加的电位和第2导电构件被施加的电位不同，第1导电构件与被施加第1电位的低电位基准电路部的第1部分电连接，第2导电构件与被施加第2电位的高电位基准电路部的第2部分电连接。
这样，能够减低或消除在半导体器件内形成的寄生容量两端的电位差，能够消除容量值。由此，能够抑制因dv/dt浪涌而产生的使寄生电容充放电的位移电流，进而能够抑制电路的误动作。
按照本发明所公开的第五方式，多层基板具有：内置于多层基板中的、如本发明公开的第四方式所述的半导体器件；层叠的多个树脂层；配置在多层基板内部且具有与半导体器件的大小对应的大小的空洞区域，半导体器件内置在空洞区域中；在树脂层之间配置的布线图案；以及贯通树脂层的连接孔，半导体器件的电路部通过布线图案和连接孔与金属膜电连接。
通过这样的构成，半导体器件被收容在多层基板内并被覆盖，因此不再需要另外通过模压(mold)树脂等来覆盖。此外，还能够通过连接孔(via)将半导体器件的热向外部散热。
关于本发明的上述目的以及其他目的、特征、优点，通过参照附图进行的详细说明，将变得更加明确。
附图说明
图1是表示第1实施方式的半导体器件的概略构成的剖视图。
图2是表示图1所示的半导体器件中的半导体芯片的概略构成的剖视图。
图3是表示从上面侧看到的图1所示的半导体器件的俯视图。
图4是表示图1～3所示的半导体器件中的绝缘构件内的等电位分布的示意图。
图5A～5D是表示图1所示的半导体器件的制造工序的剖视图，图5A是对半导体层进行的电路部形成工序结束后的状态，图5B是支撑构件的粘贴工序结束后的状态，图5C是支撑基板的删除工序中的磨削工序结束后的状态，图5D是支撑基板的删除工序中的蚀刻工序结束后的状态。
图6A～6E是表示图5D之后的制造工序的剖视图，图6A是固定绝缘构件的工序结束后的状态，图6B是磨削绝缘构件的工序结束后的状态，图6C是剥离支撑构件的工序结束后的状态，图6D是切割工序结束后的状态，图6E是向引线上搭载芯片，并且与引线电连接的工序结束后的状态。
图7是表示半导体器件的变形例的剖视图。
图8是表示半导体器件的变形例的俯视图。
图9是表示半导体器件的变形例的剖视图。
图10A～10E是表示第2实施方式的半导体器件的制造工序的剖视图，图10A是对半导体基板进行的电路部形成工序结束后的状态，图10B是支撑构件的粘贴工序结束后的状态，图10C是半导体基板的薄板化工序中的磨削工序结束后的状态，图10D是半导体基板的薄板化工序中的研磨工序结束后的状态，图10E是固定绝缘构件的工序结束后的状态。
图11是表示变形例的剖视图。
图12是表示第3实施方式的半导体器件的概略构成的俯视图。
图13是表示沿图12的XIII-XIII线的半导体器件的剖视图。
图14是表示图12及图13所示的半导体器件中的绝缘构件内的等电位分布的示意图。
图15是表示半导体器件的变形例的俯视图。
图16是表示第4实施方式的半导体器件的概略构成的俯视图。
图17是表示沿图16的XVII-XVII线的半导体器件的剖视图。
图18是表示第5实施方式的半导体器件的概略构成的剖视图。
图19A～19B是表示图18所示的半导体器件的制造工序的剖视图。图19A是表示粘贴了支撑构件的半导体层和绝缘构件的准备结束后的状态，图19B是绝缘构件的磨削工序结束后的状态。
图20是表示第6实施方式的半导体器件的俯视图。
图21是表示第7实施方式的半导体器件的俯视图。
图22是表示第8实施方式的半导体器件的俯视图。
图23是表示沿图22的XXIII-XXIII线的半导体器件的剖视图。
图24是表示第9实施方式的半导体器件的俯视图。
图25是表示沿图24的XXV-XXV线的半导体器件的剖视图。
图26是表示第9实施方式的其他例子的半导体器件的俯视图。
图27是表示沿图26的XXVII-XXVII线的半导体器件的剖视图。
图28是表示第10实施方式的半导体器件的俯视图。
图29是表示沿图28的XXIX-XXIX线的半导体器件的剖视图。
图30是表示第11实施方式的半导体器件的剖视图。
图31是表示第12实施方式的半导体器件的剖视图。
图32是表示沿图31的XXXII-XXXII线的半导体器件的俯视图。
图33是表示第13实施方式的半导体器件的剖视图。
图34是表示沿图33的XXXIV-XXXIV线的半导体器件的俯视图。
图35是表示第13实施方式的其他例子的半导体器件的剖视图。
图36是表示第13实施方式的其他例子的半导体器件的剖视图。
图37是表示第13实施方式的其他例子的半导体器件的俯视图。
图38是表示沿图37的XXXVIII-XXXVIII线的半导体器件的剖视图。
图39是表示第13实施方式的其他例子的半导体器件的剖视图。
图40是表示沿图39的XL-XL线的半导体器件的俯视图。
图41是表示第14实施方式的半导体器件的剖视图。
图42是表示在图41中从箭头XLII方向看到的多层基板60的情况下的多层基板60的一部分的立体图。
图43是表示第15实施方式的半导体器件的剖视图。
图44是表示图43的半导体芯片2以及切除与该半导体芯片2相邻的基材61g的一部分的样子的立体图。
图45是表示第16实施方式的半导体器件的剖视图。
图46是表示沿图45的XLVI-XLVI线的半导体器件的俯视图。
图47是表示第16实施方式的其他例子的半导体器件的剖视图。
图48是表示第16实施方式的其他例子的半导体器件的剖视图。
图49是表示第17实施方式的半导体器件的剖视图。
图50是表示沿图49的L-L线的半导体器件的俯视图。
图51是表示第17实施方式的其他例子的半导体器件的剖视图。
图52是表示第18实施方式的半导体器件的剖视图。
图53是表示沿图52的LIII-LIII线的半导体器件的俯视图。
图54是表示第18实施方式的其他例子的半导体器件的剖视图。
图55是表示用于驱动马达驱动用的逆变器电路的电路构成的图。
图56是用于说明位移电流的HVIC的剖视图。
具体实施方式
(第1实施方式)
图1是表示第1实施方式的半导体器件的概略构成的剖视图。图2是表示图1所示的半导体器件中的半导体芯片的概略构成的剖视图。图3是从上面侧看到图1所示的半导体器件时的配置图(layout)。另外，图3中省略了密封树脂。此外，图2相当于沿图3的II-II线的剖视图。
在以下说明中，将半导体层的厚度方向仅表示为厚度方向，将与该厚度方向大致垂直的方向仅表示为垂直方向。
如图1所示，在本实施方式的半导体器件1中，具有HVIC结构的半导体芯片2通过绝缘构件3固定在引线(lead)4上，通过键合线(bondingwire)5使半导体芯片2上构成的HVIC的所希望部位与引线4电连接。而且，模压树脂6覆盖着半导体芯片2、绝缘构件3、键合线5以及引线4的一部分。
在支撑基板上隔着绝缘层层叠了半导体层而形成SOI基板，再除去了支撑基板就形成了半导体芯片2。即，如图2所示，半导体芯片2由层叠的半导体层7和绝缘层8构成。该半导体层7被多个绝缘隔离沟槽9实施了元件隔离(绝缘隔离)。另外，作为绝缘隔离沟槽9，可以采用向从半导体层7的主面开始直到绝缘层8的沟槽内填入绝缘材料的方式，或者向上述沟槽中隔着设置在沟槽壁面上的侧壁绝缘膜填入多结晶硅、金属材料等的方式，或者使上述沟槽内具有空洞部的方式等。本实施方式中，在沟槽内填入绝缘材料，所有的绝缘隔离沟槽9构成为在垂直方向上宽度相同。
如图2及图3所示，多个绝缘隔离沟槽9是多重环构造，最外侧与靠其内侧1环的绝缘隔离沟槽9之间的区域是低电位基准电路部LV，最内侧的绝缘隔离沟槽9内的区域是高电位基准电路部HV，在上述低电位基准电路部LV和高电位基准电路部HV之间形成的区域是在低电位基准电路部LV和高电位基准电路部HV之间传递信号的电平位移电路部LS。这样在本实施方式中，在半导体层7上，作为电路部，构成有低电位基准电路部LV、高电位基准电路部HV以及电平位移电路部LS。
在半导体层7的低电位基准电路部LV上，构成了用小电位驱动的逻辑电路等的信号处理电路，这些信号处理电路以0V(第1电位)为基准电位(GND电位)进行动作。通过绝缘层8以及绝缘隔离沟槽9，对低电位基准电路部LV与半导体芯片2的其他的部分被元件隔离。该低电位基准电路部LV具备CMOS(Complementary Metal Oxide Semiconductor：互补金属氧化物半导体)10等的构成信号处理电路的各种元件。具体地讲，半导体层7内通过STI(Shallow Trench Isolation：浅沟道隔离)、LOCOS(localoxidation of silicon：局部硅氧化隔离)氧化膜等的元件隔离用的绝缘膜11而实施了元件隔离，被元件隔离的各区域作为n阱层12a或p阱层12b。n阱层12a内中构成有p+型源极区域13a以及p+型漏极区域14a，在p阱层12b内构成有n+型源极区域13b以及n+型漏极区域14b。而且，在位于p+型源极区域13a和p+型漏极区域14a之间的n阱层12a的表面以及位于n+型源极区域13b以及n+型漏极区域14b之间的p阱层12b的表面上，隔着栅极绝缘膜15a、15b形成有栅极电极16a、16b。由此，构成了具备n沟道MOSFET(MetalOxide Semicoductor Field Effect Transistor：金属氧化物半导体场效应管)和p沟道MOSFET的CMOS10。
另外，在半导体层7的主面侧还形成有与构成CMOS10的栅极电极16a、16b、各源极区域13a、13b或各漏极区域14a、14b电连接的布线部、层间绝缘膜等，在此省略了图示。此外，除了CMOS10之外，还构成有场效应晶体管(bipolar transistor)、扩散电阻、甚至存储器等，由于这些构造是公知的内容，在此仅代表性地示出了CMOS10。
在半导体层7的高电位基准电路部HV中构成有用高电位来驱动的逻辑电路等的信号处理电路。这些电路将高于低电位基准电路部LV的基准电位的电位(第2电位)，例如1200V，作为基准电位(假想GND电位)来进行动作。通过绝缘层8以及绝缘隔离沟槽9将高电位基准电路部HV与半导体芯片2的其他部分实施了元件隔离。该高电位基准电路部HV中也具有与低电位基准电路部LV结构相同的CMOS10，也构成有未图示的场效应晶体管、扩散电阻、甚至存储器等。
此外，在半导体层7的电平位移电路部LS中形成有作为电平位移元件的高耐压LDMOS(Laterally Diffused Metal Oxide Semiconductor：横向扩散 金属氧化物半导体)20。高耐压LDMOS20具有分别位于半导体层7的主面侧表层的n型漏极区域21、p型沟道区域22、n+型源极区域23。在n型漏极区域21的表层形成有n+型接触区域24，在p型沟道区域22的表层形成有p+型接触区域25。此外，n型漏极区域21和p型沟道区域22被所谓的LOCOS氧化膜26隔离。而且，在p型沟道区域22上隔着栅极绝缘膜27配置有栅极电极28。由此，构成了高耐压LDMOS20。
另外，在半导体层7的主面侧形成有与栅极电极28、n+型源极区域23以及p+型接触层25或n+型接触层24电连接的布线部、层间绝缘膜、保护膜等，在此省略了图示。
这样结构的高耐压LDMOS20形成有多个单元(cell)，在低电位基准电路部LV和高电位基准电路部HV之间配置了多个单元，并且各单元被绝缘隔离沟槽9实施了元件隔离。众所公知，各高耐压LDMOS20在第2电位和第1电位之间依次串联连接，各高耐压LDMOS20的担负电压范围从第2电位(1200V)开始向第1电位(0V)依次变化。
绝缘构件3由玻璃、树脂、陶瓷等的绝缘材料构成，以与各电路部LV、HV、LS相对的方式配置在半导体层7的整个背面上。作为这样的绝缘构件3，可以是在半导体芯片2的背面侧表层通过CVD等方法对绝缘材料进行成膜而成的，也可以是预先成形的厚度均匀的平板状的构件。绝缘构件3的厚度是任意，但如后所述那样，由于在半导体器件作动时在绝缘构件3内发生电位的不均衡，在确保了可使半导体层7与引线4之间绝缘的程度的厚度的同时，优选薄的绝缘构件3。即，具体地讲，由于绝缘构件3的构成材料、绝缘构件3的电容率的不同而电位的不均衡会发生变化，因此根据绝缘构件3的构成材料来适当确定绝缘构件3的优选厚度。在本实施方式中，采用了由硼硅酸玻璃(电容率4左右)构成的厚度100μm以下的基板(玻璃基板)。而且，绝缘构件3被粘接固定在半导体芯片2的绝缘层8的整个背面(与半导体层7的接触面的背面)上。
引线4相当于导电构件，其搭载了半导体芯片2，并且作为与半导体芯片2上构成的HVIC等的电路部、半导体器件1的外部电连接的端子而发挥作用。在本实施方式中，具有用于向低电位基准电路部LV施加基准电位的第1引线4a、用于向高电位基准电路部HV施加基准电位的第2引线4b。上述引线4a、4b被模压树脂6覆盖后，通过删除由金属板加工而成的引线框的不要部分，从而被电隔离。另外，第1引线4a相当于第1导电构件，第2引线4b相当于第2导电构件。
如图1所示，引线4隔着绝缘构件3配置在半导体芯片2的下方。而且，第1引线4a与低电位基准电路部LV的至少一部分相对，第2引线4b与高电位基准电路部HV的至少一部分相对。在本实施方式中，如图3所示，第1引线4a被设计成比隔离低电位基准电路部LV和电平位移电路部LS的绝缘隔离沟槽9更进入电平位移电路部LS侧，并进入了规定距离。此外，第2引线4b也被设计成比隔离高电位基准电路部HV和电平位移电路部LS的绝缘隔离沟槽9更进入电平位移电路部LS侧，并且进入了规定距离。这样，通过进入规定距离的设计，即使在向引线4搭载半导体芯片2时发生位置偏移，也可使第1引线4a与低电位基准电路部LV的大致全部区域相对，第2引线4b与高电位基准电路部HV的大致全部区域相对。
此外，在本实施方式中，第1以及第2引线4a、4b的宽度比半导体芯片2的宽度大。这样也起到了下述作用：即使向引线4上搭载半导体芯片2时产生位置偏移，也可使第1引线4a与低电位基准电路部LV的大致全部区域相对，第2引线4b与高电位基准电路部HV的大致全部区域相对。其中，也可以使第1以及第2引线4a、4b的宽度与低电位基准电路部LV以及高电位基准电路部HV的宽度一致。在该情况下，能够使第1及第2引线4a、4b与低电位基准电路部LV及高电位基准电路部HV以外的区域相对的区域尽可能的小。尤其是，在高电位基准电路部HV的周围形成有多个绝缘隔离沟槽9，这些多个绝缘隔离沟槽9之间的区域成为电平位移电路部LS或低电位基准电路部LV。从而，通过一边使第2引线4b的宽度与高电位基准电路部HV的宽度一致，一边固定在与高电位基准电路部HV对应的位置，能够缩小第2引线4b与具有不同电位的区域的相对区域，并且使其有效。
而且，第1引线4a通过键合线5与被施加低电位基准电路部LV内的基准电位的线路(line)(未图示)电连接，第2引线4b通过键合线5与被施加高电位基准电路部HV内的基准电位的线路(未图示)电连接。另外，如图4所示，在低电位基准电路部LV中的下方的n区域，被施加低电位基准电路部LV内的基准电位，在高电位基准电路部HV中的下方的n区域被施加高电位基准电路部HV内的基准电位。
模压树脂6由绝缘材料构成，用于覆盖、密封半导体芯片2、绝缘构件3、键合线5、以及引线4的一部分(包含与键合线的连接部位)。在本实施方式中，通过压注模(transfer mold)法形成了模压树脂6。
在这样构成的半导体器件1中，第1引线4a与低电位基准电路部LV的大致全部区域相对，第2引线4b与高电位基准电路部HV的大致全部区域相对。此外，通过键合线5，第1引线4a与被施加低电位基准电路部LV内的基准电位的线路连接，第2引线4b与被施加高电位基准电路部HV内的基准电位的线路连接。因此，由于低电位基准电路部LV和第1引线4a大致同电位，绝缘构件3中的位于低电位基准电路部LV的下方的部分是被夹在同电位中间的状态。同样地，由于高电位基准电路部HV和第2引线4b大致同电位，因此绝缘构件3中位于高电位基准电路部HV的下方的部分是被夹在同电位之间的状态。
因此，能够消除半导体器件1内所形成的寄生容量两端的电位差，能够消除容量值。由此，能够防止因dv/dt浪涌而产生使寄生容量充放电的位移电流，能够防止电路的误动作。
另外，这样的结构的情况下，在绝缘构件3内，基于高电位基准电路部HV侧和低电位基准电路部LV侧之间的电位差，在它们之间产生了电场。图4是表示在上述半导体器件1中的绝缘构件3内的等电位分布的示意图。如图4所示，在从高电位基准电路部HV侧到低电位基准电路部LV侧之间，绝缘构件3内的等电位分布并不是所有都平行分布的，越接近高电位基准电路部HV侧，或者越接近低电位基准电路部LV侧，就会发生电位的不均衡。由于该电位的不均衡，变为在高电位基准电路部HV和电位的不均衡部分之间，以及，低电位基准电路部LV和电位的不均衡部分之间形成寄生容量的状态，从而可能成为产生位移电流的要因。
这样的电位的不均衡依赖于绝缘构件3的电容率以及厚度。具体地讲，绝缘构件3的电容率越高或者厚度越厚，则电位的不均衡越大。绝缘构件3的电容率由绝缘构件3的构成材料唯一确定，只要选择了绝缘构件3的构成材料电容率就已确定，而厚度是那个适当设计变更的参数。因此，可知为了更好的抑制位移电流，优选使绝缘构件3的厚度更薄。
此外，在相邻的引线间的距离，本实施方式中的第1引线4a和第2引线4b之间的距离越长，则电位的不均衡越大。对此，在本实施方式中，第1引线4a以及第2引线4b都向电平位移电路部LS侧进入了规定距离，即使在向引线4搭载半导体芯片2时发生位置偏移，第1引线4a也与低电位基准电路部LV的大致全部区域相对，第2引线4b与高电位基准电路部HV的大致全部区域相对。因此，与第1引线4a仅与低电位基准电路部LV的一部分相对、第2引线4b仅与高电位基准电路部HV的一部分相对从而第1引线4a和第2引线4b之间的距离比本实施方式长的构成相比，能够抑制电位的不均衡，甚至能够抑制位移电流。
接着，对上述结构的半导体器件1的制造方法进行说明。图5A～5D是表示图1所示的半导体器件的制造工序的剖视图，图5A表示对半导体层进行的电路部形成工序结束后的状态，图5B表示支撑构件的粘贴工序结束后的状态，图5C表示支撑基板的删除工序中的磨削工序结束后的状态，图5D表示支撑基板的删除工序中的蚀刻工序结束后的状态。图6A～6E是表示图5D之后的制造工序的剖视图，图6A表示固定绝缘构件的工序结束后的状态，图6B表示磨削绝缘构件的工序结束后的状态，图6C表示剥离支撑构件的工序结束后的状态，图6D表示切割工序结束后的状态，图6E表示向引线搭载芯片，且与芯片电连接的工序结束后的状态。另外，在图5A～5D以及图6A～6E中，省略了电路部LV、HV、LS(的构成元件)、绝缘隔离沟槽9、布线部、层间绝缘膜等的图示。
首先，如图5A所示，准备SOI基板30，该SOI基板30是在由单晶硅构成的支撑基板29以及由单晶硅构成的、注入了硼等的杂质的半导体层7a之间设置作为绝缘层8a的硅氧化膜。在本实施方式中，使支撑基板29的厚度为725μm，半导体层7a的厚度为15μm，绝缘层8a的厚度为4μm。另外，半导体层7a、绝缘层8a是晶片状态，之后被切割成为半导体层7、绝缘层8。
然后，利用公知的半导体工艺，在SOI基板30的半导体层7a的主面侧表层形成上述的绝缘隔离沟槽9和作为电路部的、低电位基准电路部LV、高电位基准电路部HV及电平位移电路部LS。绝缘隔离沟槽9和电路部都能够预先形成，从元件隔离的观点来考虑，优选预先形成绝缘隔离沟槽9。另外，在形成电路部LV、HV、LS时，在半导体层7a的主面上还形成布线部、层间绝缘膜、保护膜等。
在半导体层7a上形成电路部LV、HV、LS后，根据需要，如图5B所示，粘贴由玻璃、树脂等构成的平板状的支撑构件31，并使该支撑构件31覆盖半导体层7a的整个主面(具体地讲，例如由硅氮化膜构成的保护膜)。由此，提高了SOI基板30的刚性，能够抑制在后面删除支撑基板29时半导体层7a等发生破损。在本实施方式中，通过粘接剂来粘贴作为支撑构件31的玻璃基板。
然后，在粘贴了支撑构件31的状态下，如图5C所示，从背面侧机械地将支撑基板29磨削除去规定厚度。
在此，也可以仅通过磨削来进行除去支撑基板29的工序。然而，在绝缘层8a的表面(背面)由凹凸，由于由硅氧化膜构成的绝缘层8a比由硅构成的支撑基板29更硬，因此有可能导致在绝缘层8a表面的凹部内残留来自支撑基板29的硅。在低电位基准电路部LV和高电位基准电路部HV之间残留了硅，该硅会成为位移电流的传递路线。
因此，在本实施方式中，先通过磨削，实施支撑基板29的薄板化，使其厚度变为20μm以下，然后，通过将绝缘层8a作为蚀刻阻止部(stopper)的蚀刻，如图5D所示，完全除去残留的支撑基板29a。由此，也能够除去在绝缘层8a表面的凹部内存在的硅，能够防止硅残留。另外，蚀刻可以是湿蚀刻以及干蚀刻中的任一种，适当采用能够相对于绝缘层8a选择性地蚀刻支撑基板29的药液、气体即可。作为一例，通过使用了混和酸(硝酸+盐酸+氟酸+硫酸)的旋转蚀刻，除去残留的支撑基板29a，使绝缘层8a露出。这样，除去支撑基板29，使绝缘层8a的整个背面露出。
接着，如图6A所示，以覆盖所露出的绝缘层8a的整个背面的方式，在背面固定绝缘构件3a。换言之，在半导体层7a的背面上固定绝缘构件3a。绝缘构件3a根据其构成材料可以通过公知的多种方法来进行固定。在本实施方式中，在绝缘层8a的背面上，通过未图示的粘接膜，粘贴并固定作为绝缘构件3a的由硼硅酸玻璃构成的基板。另外，绝缘构件3a在后面被切割而成为绝缘构件3。
在此，作为半导体器件1的绝缘构件3的厚度，如上所述，在能够确保半导体层7和引线4的绝缘的范围内，在能够抑制位移电流的情况下越薄越好。因此，也可以在绝缘层8a的背面固定能够抑制位移电流的规定厚度的绝缘构件3，由于厚度薄，在固定之前的时间内可能绝缘构件3会破损。
因此，在本实施方式中，优选比绝缘构件3厚的绝缘构件3a，在粘贴到绝缘层8a的背面后，如图6B所示，对绝缘构件3a进行磨削。由此，磨削的绝缘构件3b变为作为绝缘构件3的优选的规定厚度。
另外，也可以例如通过旋转涂敷机将树脂、SOG(Spin On Glass：旋涂玻璃)等的液状的绝缘材料涂敷在绝缘层8a的背面上来形成绝缘构件3。在该情况下，树脂可以使用PIQ(聚酰亚胺)、抗蚀剂、模压树脂(环氧树脂等)。为使得到所希望的厚度，可以进行多次涂敷。此外，也可以将通过CVD对绝缘膜(氧化膜、氮化膜)进行成膜的构建作为绝缘构件3。这样，在通过成膜(包含涂敷)来形成绝缘构件3时，能够将膜厚控制为所希望的厚度，因此不需要进行磨削。
接着，通过UV光等的光照射、加热、有机溶剂等使粘接剂的粘着力下降，如图6C所示，将支撑构件31从半导体层7a剥离。另外，在上述的不进行绝缘构件3a的磨削，预先固定了规定厚度的绝缘构件3b的情况下，也可以在固定了绝缘构件3b后剥离支撑构件31。
然后，将一体化的半导体层7a、绝缘层8a以及绝缘构件3b，以在各芯片内包含低电位基准电路部LV、高电位基准电路部HV以及电平位移电路部LS的方式，切割成规定的芯片形状。由此，如图6D所示，得到了在绝缘层8的背面固定了绝缘构件3的半导体芯片2。
接着，如图6E所示，以第1引线4a和低电位基准电路部LV相对、第2引线4b和高电位基准电路部HV相对的方式，将固定有绝缘构件3的半导体芯片2以绝缘构件3的背面为接触面固定(Die Mount)在包含第1、第2引线4a、4b的引线框32上。此外，通过键合线5，将第1引线4a和被施加低电位基准电路部LV内的基准电位的线路(未图示)电连接，并且将第2引线4b和被施加高电位基准电路部HV内的基准电位的线路(未图示)电连接。
然后，将搭载在引线框32上的、通过键合线5和引线4a、4b电连接的半导体芯片2配置在压注模成形机上，对模压树脂6进行成形。具体地讲，将键合(bonding)的引线框32放置在金属膜中，接着，将包含环氧树脂的树脂块投入金属膜，对温度升高后具有流动性的树脂进行压送，进行模压成型。在该模压树脂6成形后，通过除去从模压树脂6露出的引线框32的不要部分(连结部)，第1引线4a和第2引线4b被电隔离，成为图1所示的半导体器件1。
根据这样的本实施方式，能够使用SOI基板30而获得半导体器件1。
另外，在本实施方式中，示出了在将绝缘构件3b固定在绝缘层8a的背面之后、切割之前，剥离支撑构件31的例子，也可以在切割后剥离支撑构件31。即，也可以对支撑构件31进行切割。然而，如本实施方式所示，若在切割前剥离支撑构件31，则能够对支撑构件31进行再利用。另外，在不粘贴支撑构件31的情况下，当然不需要剥离支撑构件31的工序。
此外，在本实施方式中，示出了通过在粘贴绝缘构件3a后进行磨削、形成规定厚度的绝缘构件3b的例子。然而，也可以粘贴预先加工成规定厚度的绝缘构件3b。
此外，在本实施方式中，示出了残留SOI基板30的绝缘层8a，即，绝缘构件3a固定在绝缘层8a的背面、半导体芯片2包含绝缘层8的例子，如图7所示，也可以是通过一起除去支撑基板29和绝缘层8a，并在半导体层7的背面固定绝缘构件3的结构。在该情况下，在除去支撑基板29后，通过蚀刻等选择性地除去绝缘层8a，接着，在露出的半导体层7a的背面固定绝缘构件3a即可。然而，如本实施方式所示，若不除去构成SOI基板30的绝缘层8a而保留下来，则在将绝缘构件3a固定在半导体层7a的背面上之前的时间内，能够抑制半导体层7a被污染。此外，由于向绝缘层8a固定了绝缘构件3a，与向半导体层7a固定绝缘构件3a的情况相比，能够确保良好的固定状态(例如提高粘着性)。图7是表示变形例的剖视图。
此外，在本实施方式中，示出了第1引线4a与低电位基准电路部LV的大致全部区域相对，第2引线4b与高电位基准电路部HV的大致全部区域相对的例子。然而，也可以配置成，第1引线4a与低电位基准电路部LV和高电位基准电路部HV中的仅低电位基准电路部LV的部分、即电路部LV的至少一部分相对，第2引线4b与低电位基准电路部LV和高电位基准电路部HV中的仅高电位基准电路部HV的部分、即电路部HV的至少一部分相对。因此，也可以是第1引线4a仅与低电位基准电路部LV的一部分相对，第2引线4b仅与高电位基准电路部HV的一部分相对的结构。在该情况下，如上所述，第1引线4a和第2引线4b之间的距离越长，则电位的不均衡越大，例如如图8所示，优选采用环状的引线4a、4b。另外，符号4a1、4b1是引线4a、4b中挖空的部分，电路部LV、HV的中央区域与上述挖空的部分对应，包围中央区域的电路部LV、HV的周边区域与引线4a、4b相对。图8是表示变形例的俯视图，与图3对应。然而，与引线4a、4b仅和对应的电路部LV、HV的一部分相对的结构相比，如图3所示，各引线4a、4b与对应的电路部LV、HV的大致全部区域相对，若从半导体芯片2经由绝缘构件3向引线4散热的散热性这一点来讲，优选引线4a、4b与对应电路部LV、HV的绝缘构件3的背面部位的全部区域连接的结构。即，与图8所示的结构相比，图3所示的结构能够流动大电流。
此外，在本实施方式中示出了，第1引线4a的和绝缘构件3连接的连接部位与低电位基准电路部LV相对，也与电平位移电路部LS的一部分相对，第2引线4b的和绝缘构件3连接的连接部位与高电位基准电路部HV相对，也与电平位移电路部LS的一部分相对。然而，由于电平位移电路部LS的电位是低电位基准电路部LV的第1电位和高电位基准电路部HV的第2电位之间的电位，因此在与电平位移电路部LS相对的引线4(引线4a、4b)之间会产生电位差。这样产生电位差就会有产生位移电流的危险。因此，优选使第1引线4a上的和绝缘构件3连接的连接部位仅与低电位基准电路部LV相对，第2引线4b上的与绝缘构件3连接的连接部位仅与高电位基准电路部HV相对。
尤其是，高电位基准电路部HV的周围被构成电平位移电路部LS以及低电位基准电路部LV的多个绝缘隔离沟槽9包围(参照图2、3)。因此，如图1所示，若使用平坦的引线4，对于平面矩形状的半导体芯片2，在靠近高电位基准电路部HV的一边侧引出引线4(第2引线4b)，则该引线4会横跨电平位移电路部LS和低电位基准电路部LV(参照图3)。对此，若采用例如图9所示的弯曲的引线4，则能够使第1引线4a上的和绝缘构件3连接的连接部位仅与低电位基准电路部LV相对，并且能够使第2引线4b上的和绝缘构件3连接的连接部位仅与高电位基准电路部HV相对。换言之，能够使引线4中的与电平位移电路部LS等相对的相对部位，位于离开绝缘构件3的背面的位置。图9是表示变形例的剖视图，与图1对应。另外，在图9所示的例子中，第1引线4a也是弯曲的，但至少第2引线4b是弯曲构造即可。此外，如上所述，若既使第1以及第2引线4a、4b的宽度与低电位基准电路部LV以及高电位基准电路部HV的宽度一致，又采用图9所示的弯曲构造，则能够使第1引线4a的和绝缘构件3连接的连接部位仅与低电位基准电路部LV大致完全相对，第2引线4b的和绝缘构件3连接的连接部位仅与高电位基准电路部HV大致完全相对。
此外，示出了在低电位基准电路部LV和高电位基准电路部HV之间设置电平位移电路部LS的例子，但对于在低电位基准电路部LV和高电位基准电路部HV之间不设置电平位移电路部LS，而设置能够对低电位基准电路部LV和高电位基准电路部HV进行电隔离的多重的绝缘隔离沟槽9的结构(参照后述的图20)而言也是相同的。优选引线4的和绝缘构件3连接的连接部位与位于低电位基准电路部LV和高电位基准电路部HV之间的被绝缘隔离沟槽9划出的区域不相对。
(第2实施方式)
接着，基于图10A～10E对本发明的第2实施方式进行说明。图10A～10E是表示第2实施方式的半导体器件的制造工序的剖视图，图10A表示对半导体基板进行的电路部形成工序结束后的状态，图10B表示支撑构件的粘贴工序结束后的状态，图10C表示半导体基板的薄板化工序中的磨削工序结束后的状态，图10D表示半导体基板的薄板化工序中的研磨工序结束后的状态，图10E表示固定绝缘构件的工序结束后的状态。另外，在图10A～10E中，示出了绝缘隔离沟槽，省略了电路部LV、HV、LS(的构成元件)、布线部、层间绝缘膜等。此外，虽然图10A～10E中所示的绝缘隔离沟槽的配置与图2及图3不同，但这是为了方便而进行的示意性的表示，实际上图2以及图3所示的绝缘隔离沟槽和图10A～10E所示的绝缘隔离沟槽是相对应的。
在第1实施方式中示出了使用SOI基板30来形成半导体器件1的例子。与此相对，在本实施方式中，其特征在于使用单结晶大块半导体基板来形成半导体器件1。另外，形成的半导体器件1的结构是第1实施方式的变形例(参照图7)的结构。因此，与第1实施方式所示的半导体器件1(参照图1～3)的不同点仅在于半导体芯片2不具有绝缘层8，其他的结构是相同的。
首先，准备作为半导体层33的单结晶大块硅基板。该半导体层33是晶片状态，之后被切割的状态成为半导体层7(相当于第1实施方式中所示的半导体层7)。然后，使用公知的半导体工艺，如图10A所示，在半导体层33的主面侧表层形成上述的绝缘隔离沟槽9、低电位基准电路部LV、高电位基准电路部HV以及电平位移电路部LS。
在此，绝缘隔离沟槽9和电路部都可以预先形成。例如在形成通过填入绝缘材料而成的绝缘隔离沟槽9的情况下，且预先形成绝缘隔离沟槽9的情况下，从半导体层33的主面侧开始通过干蚀刻挖出所希望的深度而形成未贯通的沟槽，在形成热氧化膜后，用多结晶硅填入沟槽内而成为绝缘隔离沟槽9。然后，形成电路部LV、HV、LS。另一方面，在先形成电路部的情况下，考虑到对于电路部的热损害，在电路部形成后，从半导体层33的主面侧通过干蚀刻挖出所希望深度而形成未贯通的沟槽，将通过CVD而形成的氧化膜填入沟槽内而成为绝缘隔离沟槽9。另外，在形成这些电路部LV、HV、LS时，在半导体层33的主面上还形成布线部、层间绝缘膜、保护膜等。
对半导体层33进行了电路部LV、HV、LS的形成后，根据需要，如图10B所示，粘贴由玻璃、树脂等构成的平板状的支撑构件31，使其覆盖半导体层33的整个主面(具体地讲，例如由硅氮化膜构成的保护膜)。由此，提高了半导体层33的刚性，能够抑制在后面进行半导体层33的薄板化时半导体层33发生破损。在本实施方式中，通过粘接剂来粘贴作为支撑构件31的玻璃基板。
然后，在粘贴了支撑构件31的状态下，从半导体层33的背面侧除去规定厚度，以露出绝缘隔离沟槽9的一端，使半导体层33薄板化。
在此，也可以仅通过磨削来实施半导体层33的薄板化。然而，若进行磨削，则被磨削的表层的结晶构造被破坏，成为破碎层。在这样的破碎层中容易产生结晶缺陷，结晶缺陷会成为产生泄漏电流等的原因。
因此，在本实施方式中，先通过磨削，如图10C所示，以不使绝缘隔离沟槽9露出的程度对半导体层33a进行薄板化，然后，通过CMP等对薄板化后的半导体层33a的背面进行研磨，如图10D所示，对半导体层33b进行薄板化，使绝缘隔离沟槽9露出并且除去破碎层。这样除去了破碎层，能够抑制基于结晶缺陷而产生的品质不良等。通过该薄板化处理，半导体层33b的厚度变为与半导体芯片2的半导体层7的厚度大致相等。另外，即使取代研磨，而通过蚀刻处理(例如碱性蚀刻处理)来使半导体层33a薄板化至所希望的厚度，也能够除去破碎层。
接着，如图10E所示，以覆盖露出绝缘隔离沟槽9的一端的半导体层33b的整个背面的方式，在背面固定绝缘构件3a。绝缘构件3a可以根据其构成材料而通过公知的各种方法来固定。在本实施方式中，在半导体层33b的背面通过未图示的粘接膜粘贴固定了作为绝缘构件3a的由硼硅酸玻璃构成的基板。另外，绝缘构件3a在后面被切割而成为绝缘构件3。
另外，绝缘构件3a的固定工序以后的工序与第1实施方式所示的制造工序(图6A以后)相同。因此，省略图10E以后的工序的说明。另外，得到的半导体器件1具有如上所述的图7所示的结构。
这样，即使使用作为半导体层33的单结晶大块硅基板，也能够得到半导体器件1。
另外，在本实施方式中，示出了向实施了薄板化且露出了绝缘隔离沟槽9的一端的半导体层33b固定绝缘构件3a的例子。然而，在固定绝缘构件3a之前，如图11所示，也可以通过CVD等在半导体层33b的背面形成绝缘膜34，并在该绝缘膜34上固定绝缘构件3a。这样，若在半导体层33b的背面形成绝缘膜34，则在将绝缘构件3a固定于半导体层33b的背面上之前的时间内，抑制半导体层33b被污染。此外，由于是向绝缘膜34固定绝缘构件3a，与向半导体层33b固定绝缘构件3a的情况相比，能够确保良好的固定状态(例如提高粘着性)。即，绝缘膜34可以期待获得与SOI基板30上的绝缘层8a相同的效果。图11是表示变形例的剖视图。
此外，在本实施方式中，可以适当采用第1实施方式所示的变形例。例如，也可以在切割后剥离支撑构件31。即，也可以切割支撑构件31。然而，如第1实施方式所示，若在切割前剥离支撑构件31，则能够对支撑构件31进行再利用。另外，在不粘贴支撑构件31的情况下，当然不需要进行剥离支撑构件31的工序。
此外，也可以将预先加工成规定厚度的绝缘构件3(3a)粘贴在半导体层33b的背面。然而，若在粘贴绝缘构件3a后通过磨削使其变为规定厚度的绝缘构件3b，则能够在固定之前的时间内抑制绝缘构件3的破损。
(第3实施方式)
接着，参照图12～图14对本发明的第3实施方式进行说明。图12是表示第3实施方式的半导体器件的概略构成的俯视图。图13是沿图12的XIII-XIII线的剖视图。图14是表示图12以及图13所示的半导体器件中的绝缘构件内的等电位分布的示意图。另外，图12与图3对应，图13与图1对应。另外，图14与图4对应。此外，在图12～图14中，为了方便而仅示出了4个第3引线4c。
在第1实施方式中，示出了在半导体层7上构成了电路部LV、HV、LS，第1引线4a配置为与低电位基准电路部LV相对，第2引线4b配置为与高电位基准电路部HV相对的例子。对此，在本实施方式中，如图12以及图13所示，作为引线4，第1引线4a、第2引线4b被电隔离，上述引线4a、4b具有被施加了不同电位的第3引线4c。而且，该第3引线4c的特征在于被配置为，隔着绝缘构件3与电路部中的电平位移电路部LS的至少一部分相对，并且如图13所示，第3引线4c和电平位移电路部LS的规定的部位电连接。
特别是在图13以及图14所示的例子中，构成电平位移电路部LS的多个电平位移元件的各元件与第3引线4c相对配置。而且，隔着绝缘构件3而相对的第3引线4c和电平位移元件的规定部位分别被电连接而具有同电位。即，电平位移电路部LS具有多个电平位移元件，各电平位移元件一对一地与第3引线4c相对配置。
这样，在本实施方式的半导体器件1中，在位于高电位基准电路部HV和低电位基准电路部LV之间的电平位移电路部LS中配置有作为第3导电构件的第3引线4c。而且，第3引线4c和电平位移电路部LS中与第3引线4c相对的相对部位电连接。由于电平位移电路部LS和第3引线4c是大致同电位，因此绝缘构件3中的位于电平位移电路部LS的下方的部分成为被夹在同电位之间的状态。由此，位于第3引线4c和电平位移电路部LS的相对部分之间的绝缘构件3的部位不会蓄积电荷，从而能够抑制将电平位移电路部LS的形成部位作为路线，发生因dv/dt浪涌而产生的使寄生容量充放电的位移电流，进而能够抑制电路的误动作。
此外，在本实施方式的半导体器件1中，与位于高电位基准电路部HV和低电位基准电路部LV之间的电平位移电路部LS相对地配置第3引线4c，第3引线4c和电平位移电路部LS中与第3引线4c相对的相对部位在第1电位和第2电位之间具有同电位。因此，与仅具有第1引线4a和第2引线4b的结构相比，能够在绝缘构件3内降低相邻引线4之间的电位差。由此，能够减少上述的电位的不均衡，能够抑制位移电流的发生。
特别是在本实施方式中，与各电平位移元件相对应地分别相对配置第3引线4c，对应的电平位移元件和第3引线4c电连接。因此，对于由多个电平位移元件构成的电平位移电路部LS而言，与仅相对配置一个第3引线4c的结构相比，能够消除在电平位移电路部LS全部区域中的寄生容量的容量值。此外，在绝缘构件3内，进一步降低了相邻引线4间的电位差，其结果，如图14所示，能够进一步减小电位的不均衡。即，能够更有效地抑制位移电流的发生。
另外，这样的半导体器件1可以通过第1实施方式所示的半导体器件1的制造方法来形成。
此外，在本实施方式中，示出了电平位移电路部LS具有多个电平位移元件，并且各电平位移元件一对一地与第3引线4c相对配置的例子。然而，也可以构成为仅多个电平位移元件中的一部分一对一地与第3引线4c相对配置。例如在图15所示的例子中，电平位移电路部LS具有串联电连接的3个电平位移元件(300V、600V、900V)，其中仅中央的电平位移元件(600V)与第3引线4c相对配置，两者被电连接。即使采用这样的结构，与具有电平位移电路部LS而未配置第3引线4c的结构相比，能够抑制位移电流的发生。图15是表示变形例的俯视图，该图与图12对应。
此外，在本实施方式中，示出了由SOI基板30构成的半导体器件1的例子，对于由作为半导体层33的单结晶大块半导体基板构成的半导体器件1也能够适用。另外，第1以及第2引线4a、4b的形状、宽度与第1实施方式相同。
(第4实施方式)
接着，参照图16以及图17对本发明的第4实施方式进行说明。图16是表示第4实施方式的半导体器件的概略构成的俯视图。图17是沿图16的XVII-XVII线的剖视图。图16与图3对应，通过省略绝缘隔离沟槽9而使图示更加简单化。
在第1实施方式中示出了在引线4(第1引线4a以及第2引线4b)与绝缘构件3的背面相对地固定(Die Mount)半导体芯片2的例子。在这样的构成中，需要进行定位，以使包含绝缘构件3的半导体芯片2与各引线4a、4b所对应的电路部高位置精度的相对。
对此，在本实施方式中，如图16及图17所示，在绝缘构件3与半导体层7固定的固定面的背面，与低电位基准电路部LV以及高电位基准电路部HV分别对应地形成有由铝、镍、焊锡等构成的金属膜4d(换言之金属电极)。而且，该金属膜4d分别与引线4a、4b接合。在本实施方式中，如图16所示，具有与低电位基准电路部LV的大致全部区域相对的金属膜4d以及与高电位基准电路部HV的大致全部区域相对的金属膜4d，在这些金属膜4d上钎焊了引线4a、4b。
另外，上述的半导体器件1在将包含绝缘构件3的半导体芯片2配置在含有引线4的引线框32上之前，在绝缘构件3的整个背面通过溅射或电镀等来成膜金属膜，然后，对应于电路部进行构图(patterning)，从而形成相互电隔离的多个部位。然后，将具备了构图的金属膜的半导体芯片2配置在包含引线4的引线框32上，使引线4与对应的金属膜4d的部分接合。本实施方式的半导体器件1可以经过这样的工序来获得。
这样，在本实施方式中，由于构图而成的金属膜4d能够导电，可以作为引线4(4a、4b)的一部分来发挥作用，与不形成金属膜4d而将引线4固定在绝缘构件3上的结构相比，能够在所希望的位置配置引线4(包含金属膜4d)。
此外，由于引线4只要与对应的金属膜4d接合即可，因此对半导体芯片2的定位精度可以适当降低。
另外，在本实施方式中，示出了将金属膜4d设置为分别与低电位基准电路部LV和高电位基准电路部HV的大致全部区域相对的例子，但该配置并不仅限于上述例子，也可以与低电位基准电路部LV和高电位基准电路部HV各自的至少一部分相对。
此外，在本实施方式中，对于电平位移电路部LS和第3引线4c没有特别的说明，也可以使电平位移电路部LS与金属膜4d相对配置。特别是，在具有多个电平位移元件的结构中，由于相邻的引线4间的距离变窄，优选对应各电平位移元件而设置金属膜4。
此外，在本实施方式示出了由SOI基板30构成的半导体器件1的例子，但对于由作为半导体层33的单结晶大块半导体基板构成的半导体器件1也能够适用。
(第5实施方式)
接着，参照图18以及图19A～19B对本发明的第5实施方式进行说明。图18是表示第5实施方式的半导体器件的概略构成的剖视图，图19A～19B是表示图18所示的半导体器件的制造工序的剖视图，图19A表示支撑构件被粘贴后的半导体层和绝缘构件的准备结束后的状态，图19B表示绝缘构件的磨削工序结束后的状态。
在上述的实施方式中，示出了通过键合线5，使第1引线4a和被施加低电位基准电路部LV内的基准电位的区域电连接，第2引线4b和被施加高电位基准电路部HV内的基准电位的区域电连接的例子。另外，示出了第3引线4c与对应的电平位移元件的部位电连接的例子。
然而，在本实施方式中，如图18所示，通过在绝缘构件3上设置贯通电极35，经由该贯通电极35，使各引线4与对应的电路部的区域电连接。在图18所示的例子中，通过贯通电极35，使第1引线4a和被施加低电位基准电路部LV内的基准电位的区域电连接，通过贯通电极35，使第2引线4b和被施加高电位基准电路部HV内的基准电位的区域电连接。这样的构成也能够获得与上述的实施方式相同的效果。
此外，可以不需要用线来键合。另外，由于可能成为电位干涉的路线的绝缘构件3自身形成了电极(贯通电极35)，因此能够更稳定的使半导体层7的电位恒定。另外，由于构成贯通电极35的材料比绝缘构件3的热传导率高，因此能够通过贯通电极55将半导体芯片2的热高效率地进行传递，能够提高散热性。从电位稳定以及散热性提高的观点来看，优选设置多个贯通电极35。
另外，在图18中，与第1实施方式相同，半导体芯片2包含绝缘层8，在该绝缘层8中形成有与贯通电极35对应的贯通电极36。即，通过贯通电极35、36，使第1引线4a和被施加低电位基准电路部LV内的基准电位的区域电连接，使第2引线4b和被施加高电位基准电路部HV内的基准电位的区域电连接。
这样的半导体器件1可以通过公知的半导体工艺来获得。具体地讲，如图19A所示，在粘贴前的绝缘构件3a上形成规定深度的沟槽，在该沟槽内填入导电材料而形成贯通电极35。此外，在除去支撑基板29后，在绝缘层8a上形成向贯通孔内填入导电材料而成的贯通电极36，在绝缘层8a的背面、贯通电极36上形成由焊锡等构成的突起(bump)37。然后，通过软熔(reflow)处理，通过突起37将对应的贯通电极35、36之间机械式地电连接，然后，从绝缘构件3a的背面侧进行磨削，使其成为规定厚度的绝缘构件3b，并且如图19B所示，使贯通电极35露出。这以后的工序与上述实施方式相同。
(第6实施方式)
接着，参照图20对第6实施方式的半导体器件进行说明。图20是表示第6实施方式的俯视图。
在上述的实施方式中，示出了在相同的半导体芯片2即相同的半导体层7上具有低电位基准电路部LV、高电位基准电路部HV以及电平位移电路部LS的例子。然而，在本实施方式中，在低电位基准电路部LV和高电位基准电路部HV之间传递信号的电路由别的芯片构成。即，在本实施方式中，半导体芯片2仅具有低电位基准电路部LV和高电位基准电路部HV。而且，对于具有这样的低电位基准电路部LV和高电位基准电路部HV的半导体芯片2，适用于上述的结构中的除了在电平位移电路部LS的正下方配置第3引线4c的结构。
例如如图20所示，也可以构成为半导体芯片2仅具有低电位基准电路部LV和高电位基准电路部HV，与低电位基准电路部LV的至少一部分相对地配置第1引线4a，与高电位基准电路部HV的至少一部分相对地配置第2引线4b。另外，在图20中，各引线4a、4b分别与对应的电路部LV、HV的大致全部区域相对。
(第7实施方式)
接着，参照图21对第7实施方式的半导体器件进行说明。图21使表示第7实施方式的俯视图。
在上述的实施方式中，示出了在相同的半导体芯片2上具有1组低电位基准电路部LV，高电位基准电路部HV以及电平位移电路部LS的例子，但电路部LV、HV、LS的组数并不仅限定为上述例子。在本实施方式中，例如考虑到图55所示的3相(U相、V相、W相)马达驱动用控制电路，如图21所示，示出了相同的半导体芯片2具有3组电路部LV、HV、LS的情况。另外，在图21中，电路部LV1、HV1、LS1与U相对应，电路部LV2、HV2、LS2与V相对应，电路部LV3、HV3、LS3与W相对应。
如图21所示，对于高电位基准电路部HV1、HV2、HV3设置独立的第2引线，以使高电位基准电路部HV1、HV2、HV3与分别独立的第2引线4b相对。这是为了使高电位基准电路部HV1、HV2、HV3在不同的定时变为高电位。同样地，对电平位移电路部LS设置独立的第3引线4c，以使电平位移电路部LS与分别独立的第3引线4c相对。但是，对低电位基准电路部LV1、LV2、LV3设置了公共的第1引线4a。这是由于低电位基准电路部LV1、LV2、LV3的基准电压是0V。
这样，虽然相位互不相同的3相的驱动电路构成在同一芯片2上，但如上所述，由于使互相相对的电路部的部位和引线4成为同电位，因此能够抑制不同相之间的电位干涉。
另外，在上述内容中，虽然电平位移电路部LS也是同一芯片2，但只要至少具有低电位基准电路部LV以及高电位基准电路部HV即可。此外，由于3相的低电位基准电路部LV(LV1～LV3)的每个LV的基准电位(第1电位)都是0V，因此图21所示的例子中相对配置的第1引线4a是公共的引线，但也可以分割开第1引线4a并使各第1引线4a与每个低电位基准电路部LV(LV1～LV3)相对配置。但是，如图21所示，公共化的第1引线4a能够减少键合线5的数量。
(第8实施方式)
接着，参照图22和图23对第8实施方式的半导体器件进行说明。图22是表示第8实施方式的俯视图，图23是沿图22的XXIII-XXIII线的剖视图。
本实施方式如图22以及图23所例示的那样，在相同的半导体芯片2上不仅具有生成栅极驱动信号的驱动电路，还一体构成了具备栅极、构成逆变器电路的开关元件SW1、SW2。在图22以及图23所示的例子中，SW1、SW2都是N沟道型的纵型MOSFET(DMOS晶体管元件)，在半导体层7的主面侧表层上具有p型沟道区域40和n+型源极区域41。此外，在p型沟道区域40上隔着栅极绝缘膜42配置有栅极电极43。另一方面，在半导体层7的背面侧表层形成有n+型漏极区域44。
而且，与SW1相对配置的引线4e与SW1的n+型漏极区域44电连接，与SW2相对配置的引线4f与SW2的n+型漏极区域44电连接。此外，在半导体芯片2的主面侧形成的高压侧的SW1的n+型源极区域41(未图示的源极电极)和与低压侧的SW2的n+型漏极区域44连接的引线4f，通过键合线5电连接。另外，SW2的n+型源极区域41(未图示的源极电极)和引线4g通过键合线5电连接。由此，SW1和SW2被串联连接而构成了半桥式电路，引线4f成为输出端子。另外，引线4e是与SW1的n+型漏极区域44电连接的电源侧的端子，引线4g是通过键合线5与SW2的n+型源极区域41(未图示的源极电极)电连接的GND侧的端子。
此外，SW1的栅极电极43通过在半导体层7的主面上形成的未图示的布线，与高电位基准电路部HV的栅极信号输出部位电连接，SW2的栅极电极43通过在半导体层7的主面上形成的未图示的布线与低电位基准电路部LV的栅极信号输出部位电连接。此外，在SW1、SW2的n+型漏极区域44上配置有由设在绝缘构件3上的贯通电极38以及设在绝缘构件3的背面上的金属膜4d构成的漏极电极。
另外，在图22以及图23所示的例子中，低电位基准电路部LV和高电位基准电路部HV通过相对的引线4a、4b和键合线5电连接，但如上述(参照图18)实施例那样，也可以利用设在绝缘构件3中的贯通电极35来进行电连接。在该情况下，可以同时形成贯通电极35、36。
在图22以及图23中，省略了模压树脂6的图示。此外，SW1、SW2不仅限于上述的N沟道型的纵型MOSFET。也可以采用P沟道型的元件，也可以取代MOSFET而采用IGBT。此外，也可以采用横型的晶体管元件。此外，也可以采用在电平位移电路部LS的正下方配置第3引线4c的结构。
(第9实施方式)
接着，参照图24～图27对第9实施方式的半导体器件进行说明。图24是表示第9实施方式的俯视图，图25是沿图24的XXV-XXV线的剖视图。此外，图26是表示第9实施方式的其他例子的俯视图，图27是沿图26的XXVII-XXVII线的剖视图。
本实施方式采用了在相同的半导体芯片2上具有3相的开关元件SW1、SW2(逆变器电路)和马达驱动用控制电路的结构。在图24以及图25所示的结构中，高压侧的SW1以及低压侧的SW2采用了纵型的IGBT。另一方面，在图26以及图27所示的结构中，高压侧的SW1以及低压侧的SW2采用了横型的IGBT。
在采用了纵型的IGBT的结构中，如图25所示，在半导体层7的主面侧表层形成了p型沟道区域45、n+型发射区域46、p+型接触区域47，在p型沟道区域45上隔着栅极绝缘膜48配置有栅极电极49。另一方面，在半导体层7的背面侧表层形成有比半导体层7更高浓度的n型场截止(fieldstop)区域50、以及p+型集电区域51，在p+型集电区域51上配置有贯穿了覆盖半导体层7的背面的绝缘构件3的集电极52。该集电极52可以通过上述的贯通电极38以及金属膜4d来构成。
而且，如图24所示，在平面矩形状的半导体芯片2中，U相的部分(SW1、SW2、LV1、HV1、LS1)设在矩形长方向的一端侧，W相的部分(SW1、SW2、LV3、HV3、LS3)设在矩形长方向的另一端侧，V相的部分(SW1、SW2、LV2、HV2、LS2)夹在U相的部分和W相的部分之间。
此外，在U相、V相、W相的各部分中，SW1、SW2沿矩形长方向相互相邻地形成，与SW1、SW2的形成区域的矩形短方向相邻地形成有电路部LV、HV、LS。此外，电路部LV、HV、LS在高压侧SW1侧形成了高电位基准电路部HV、在低压侧SW2侧形成了低电位基准电路部LV，并且在高电位基准电路部HV和低电位基准电路部LV之间形成了电平位移电路部LS。
SW1的p+型集电区域51(集电极52)与同SW1相对配置的引线4e电连接，SW2的p+型集电区域51(集电极52)与同SW2相对配置的引线4f电连接。此外，在半导体芯片2的主面侧形成的SW1的n+型发射区域46(未图示的发射电极)和与低压侧的SW2的p+型集电区域51(集电极52)连接的引线4f通过键合线5电连接。另外，SW2的n+型发射区域46(未图示的发射电极)和引线4g通过键合线5电连接。由此，在各相中，SW1和SW2串联连接而构成半桥式电路，引线4f成为输出端子。另外，引线4e是与SW1的p+型集电区域51电连接的电源侧的端子，引线4g是通过键合线5与SW2的n+型发射区域46电连接的GND侧的端子。
此外，在U相、V相、W相的各部分中，电路部LV、HV、LS分别与相对配置的引线4a～4c电连接。另外，SW1的栅极电极49通过在半导体层7的主面上形成的未图示的布线与高电位基准电路部HV的栅极信号输出部位电连接，SW2的栅极电极49通过在半导体层7的主面上形成的未图示的布线与低电位基准电路部LV的栅极信号输出部位电连接。
在上述的结构中，各相错开相位进行动作，但在使用了SOI基板的以往的结构中，会产生因各相与其他的相之间的电位差而引起的噪声。噪声的原因是在绝缘层(填入氧化膜)中的电荷蓄积而导致的位移电流，为了使该情况不发生，需要使绝缘层间不产生电位差。对此，在图24所示的例子中，按照各相来分割引线4，并且在各相内，按SW1、SW2、低电位基准电路部LV、高电位基准电路部HV以及电平位移电路部LS来分割引线4。因此，能够很大程度地降低噪声。
另外，在图24中，示出了通过键合线5来使电路部HV、LS、LV和对应的引线4a～4c电连接的例子，但如上所述(参照图18)，也可以通过设在绝缘构件3中的贯通电极35来进行电连接。在图24以及图25中，省略了模压树脂6的图示。此外，在图25中省略了引线4。另外，SW1、SW2不仅限于上述的N沟道型的纵型IGBT。也可以采用P沟道型，也可以采用MOSFET。此外，在图24中，是在电平位移电路部LS的正下方相对配置第3引线4c，但也可以采用在电平位移电路部LS的正下方不配置第3引线4c的结构。此外，在图24中，在各相中，通过SW1和高电位基准电路部HV而分开了引线4(4b、4e)，但也能够使用公共的引线4。
接着，使用图26以及图27，对采用了横型的IGBT的结构进行说明。在横型的情况下，如图27所示，在半导体层7的主面侧表层形成了p型沟道区域45、n+型发射区域46、p+型接触区域47，并且也形成了比半导体层7更高浓度的n型场截止区域50、以及p+型集电区域51。此外，在p型沟道区域45上隔着栅极绝缘膜48配置有栅极电极49。而且，如图26所示，在平面矩形状的半导体芯片2中，U相的部分(SW1、SW2、LV1、HV1、LS1)设在矩形长方向的一端侧，W相的部分(SW1、SW2、LV3、HV3、LS3)设在矩形长方向的另一端侧，V相的部分(SW1、SW2、LV2、HV2、LS2)夹设在U相的部分和W相的部分之间。
此外，在U相、V相、W相的各部分中，SW1、SW2沿矩形长方向相互相邻地形成，与SW1、SW2的形成区域相对地，在矩形短方向上相邻地形成有电路部LV、HV、LS。此外，电路部LV、HV、LS形成为，在高压侧SW1侧形成高电位基准电路部HV，在低压侧SW2侧形成低电位基准电路部LV，并且在高电位基准电路部HV和低电位基准电路部LV之间形成电平位移电路部LS。
在U相、V相、W相的各部分中，第1引线4a与低电位基准电路部LV相对，并且与低压侧的SW2相对地配置，与被施加低电位基准电路部LV的第1电位的部位电连接。第2引线4b与高电位基准电路部HV相对，并且与高压侧的SW1相对地配置，与被施加高电位基准电路部HV的第2电位的部位电连接。第3引线4c与电平位移电路部LS相对地配置，并且与电平位移电路部LS电连接。
SW1的p+型集电区域51(集电极52)通过在半导体层7的主面上形成的未图示的布线，与被施加高电位基准电路部HV的第2电位(例如1200V)的部分电连接。另一方面，SW2的n+型发射区域46(未图示的发射电极)通过在半导体层7的主面上形成的未图示的布线，与被施加低电位基准电路部LV的第1电位(例如0V)的部分电连接。另外，SW1的n+型发射区域46(未图示的发射电极)和SW2的p+型集电区域51(集电极52)通过在半导体层7的主面上形成的未图示的布线电连接，并且该布线通过键合线5与引线4f电连接。此外，SW1的栅极电极49通过在半导体层7的主面上形成的未图示的布线与高电位基准电路部HV的栅极信号输出部位电连接，SW2的栅极电极49通过半导体层7的主面上形成的未图示的布线与低电位基准电路部LV的栅极信号输出部位电连接。
由此，在各相中，SW1和SW2串联连接而构成了半桥式电路，引线4f变为输出端子。若采用这样的结构，即使采用横型的IGBT，与采用纵型的IGBT的情况相同，能够减小噪声。另外，在图26中，示出了电路部HV、LS、LV和对应的引线4a～4c通过键合线5电连接的例子，但如上所述(参照图18)，也可以构成为通过设在绝缘构件3中的贯通电极35来进行电连接。在图26以及图27中省略了模压树脂6的图示。此外，在图27中省略了引线4。另外，SW1、SW2不仅限定于上述的N沟道型的纵型IGBT。也可以采用P沟道型，也可以采用MOSFET。此外，在图26中，在电平位移电路部LS的正下方相对地配置了第3引线4c，但也可以采用在电平位移电路部LS的正下方不配置第3引线4c的结构。此外，在图26中，在各相中SW1和高电位基准电路部HV公用了公共的引线4(4b)，也可以分别分开引线4。
(第10实施方式)
接着，参照图28以及图29对第10实施方式的半导体器件进行说明。图28是表示第10实施方式的俯视图。图29是沿图28的XXIX-XXIX线的剖视图。
在上述的实施方式中示出了作为导电构件的引线的例子。然而，作为导电构件并不仅限定于引线。例如，如本实施方式所示，也可以使用在表面上形成有导体图案的基板。
例如，在图28以及图29所示的例子中，与上述的图16以及图17相同，在绝缘构件3的背面的、与高电位基准电路部HV和低电位基准电路部LV对应的部位分别形成有背面电极4d(金属膜)。基板60在由电绝缘材料构成的基材61上设置布线的，即基板60是布线基板。背面电极4d通过焊锡等的连接构件63分别与在基板60(基材61)的一面上形成的凸块(land)62机械式地电连接(接合)。此外，凸块62通过在基板60上形成的布线部65，与在基板60的一面中除了半导体芯片2的搭载区域之外的区域形成的凸块64电连接。而且，凸块64通过键合线5与半导体层7上构成的对应的电路部HV、LV的规定部位电连接。
另外，在图29所示的例子中，各凸块62、64作为形成在基板60的一面上的导体图案的至少一部分而被构成，布线部65由形成在基板60的背面的导体图案65b、以及导通孔连接部65a、65c构成。即，在图28以及图29所示的例子中，背面电极4d、连接构件63、在基材61上配置的凸块62、64、以及布线部65成为与导电构件相当的结构。若采用这样的结构，则与上述的图16以及图17的结构相同，与仅使用引线4的结构相比，能够在所希望的位置配置导电构件(包含背面电极4d)。另外，图29所示的符号66是在基板60的贯通孔内嵌入导电构件而成的所谓导热孔(thermal via)，符号67是密封部，该密封部设置在绝缘构件3的背面与基板60的一面相对的相对区域，使两者机械式地连接，并对背面电极4d和凸块62的连接部位进行密封。
此外，在上述例子中，示出了通过布线部65来连接凸块62和凸块64的例子，但也可以使凸块62和凸块64一体地构成。即，也可以使在基板60的一面上形成的凸块的一部分通过连接构件63与背面电极4d连接，在除了覆盖半导体芯片2的区域之外的区域的一部分上连接键合线5。此外，在具有布线部65的结构中，导体图案65b成为内层的导体图案，可以取代导通孔连接部65a、65c，而采用所谓的连接孔。
(第11实施方式)
接着，参照图30对第11实施方式的半导体器件进行说明。图30是表示第11实施方式的剖视图。
如图30所示，在本实施方式中，在半导体芯片2的主面上设置的焊盘(pad)部(省略图示)形成有突起等的连接部68，该连接部68与基板60的对应的凸块机械式地电连接。即，半导体器件1成为所谓桥式芯片型的实际结构。而且，在该半导体器件1中，与上述的图16以及图17相同，在绝缘构件3的背面的、与高电位基准电路部HV和低电位基准电路部LV对应的部位分别形成有背面电极4d(金属膜)，通过键合线5，分别与在基板60的表面上形成的对应的凸块64连接。
此外，如图29所示，各凸块64通过布线部65与对应的凸块62连接，该凸块62通过连接部68、未图示的焊盘部等，与在半导体层7上构成的对应的电路部HV、LV的规定部位电连接。另外，在图30所示的例子中，布线部65由内层的导体图案65a和连接孔65b、65c构成。即使采用这样的结构，也能够期待获得与图28以及图29所示的结构相同的效果。
另外，在图30所示的半导体器件的平面构造中，除了使基板60与半导体芯片2相对这一点之外，其余都与图28大致相同，所以在此省略其说明。此外，图30所示的符号69a是密封部，该密封部设置在半导体芯片2的主面侧表层(绝缘层69b的表层)与基板60的一面相对的相对区域中，使两者机械式地连接，并且对连接部68和凸块(包含凸块62)的连接部位进行密封。此外，符号69b是配置在半导体芯片2的主面侧上的绝缘层。连接部68通过形成在绝缘层69b上的未图示的、接触孔(contact hole)、通孔(via hole)、导通孔(through hole)等(都包含导电构件)，与在半导体层7上构成的电路部的规定部位电连接。
另外，在图28～图30所示的第10以及第11实施方式中，作为电路部，示出了仅与高电位基准电路部HV和低电位基准电路部LV相对地形成背面电极4d的例子。然而，背面电极4d的形成不仅限于上述例子。如上述实施方式所述，也可以包含电平位移电路部LS，在每个基准电位不同的区域分开形成背面电极4d。
(第12实施方式)
接着，参照图31以及图32对本发明的第12实施方式进行说明。图31是表示第12实施方式的剖视图。图32是沿图318的XXXII-XXXII线的俯视图。
在本实施方式中，将图30所示的倒装片式的半导体芯片2内置在多层基板内。
如图31以及图32所示，在作为基板60的多层基板内，实际内置安装了半导体芯片2。这样的多层基板60可以配置为，将液晶聚合物等的热可塑性树脂作为基材61，并在该基材61上配置多层导体图案70。此外，半导体芯片2与图16、图30所示的相同，在绝缘构件3的背面的、与高电位基准电路部HV和低电位基准电路部LV对应的部位分别形成有背面电极4d(金属膜)。此外，在设置于半导体芯片2的主面上的未图示的焊盘部形成有突起等的连接部68。而且，在形成于基材61上的除去区域72内收容有半导体芯片2(包含绝缘构件3)，上述连接部68与多层基板60的对应的导体图案70(内层图案70b)机械式地电连接。
另一方面，背面电极4d与形成在基材61上的连接孔71连接。而且，背面电极4d和对应的连接部68通过导体图案70(内层图案70b)以及连接孔71电连接，并且背面电极4d通过导体图案70(内层图案70b)以及连接孔71，还与形成在多层基板60的表面的作为导体图案70的凸块70c电连接。由此，通过凸块70c，施加规定的电位，能够使背面电极4d和与该背面电极4d相对的电路部的规定部位成为同电位。若采用这样的结构，与上述的图16以及图17的结构相同，与仅使用引线4的结构相比，能够在所希望的位置配置导电构件(包含背面电极4d)。此外，由于半导体芯片2被收容在基板60内并被覆盖，因此可以不需要模压树脂6。此外，能够通过连接孔71将半导体芯片2的热向外部散热。另外，在多层基板60的两侧的表面，除了上述的凸块70c以外，还设置有多个凸块70a。
这样的半导体器件1可以按照以下所示的顺序来形成。具体地讲，准备多个片状的基材1(本例中是基材61a～61h的8枚)该基材1在一面～两面上形成导体图案70，并且，在将导体图案70作为底部的孔内配置导电构件而成的连接孔71。此时，在基材61中的预定配置半导体芯片2的基材61f上形成除去了与半导体芯片2的大小相对应的区域的除去区域。而且，按图32所示的顺序来层叠多个基材61。此时，在层叠配置基材61f后，在基材61f上形成的除去区域72内配置半导体芯片2。然后，依次层叠剩下的基材61而得到由8个基材61构成的层叠体之后，用真空热压机一边加热一边从层叠体的层叠方向两端侧对层叠体加压。由此，基材61软化并相互溶接，连接孔71与相邻的导体图案70、背面电极4d分别接合。另外，连接部68也与相邻的导体图案70(内层图案70b)接合。通过上述过程，能够得到图31所示的半导体器件。
另外，在图31以及图32所示的例子中，作为电路部，示出了仅与高电位基准电路部HV和低电位基准电路部LV相对地形成背面电极4d的例子。然而，背面电极4d的形成不仅限于上述例子。如上述实施方式所述，也可以包含电平位移电路部LS，在各个基准电位不同的区域分开形成背面电极4d。
(第13实施方式)
接着，参照图33以及图34，对本发明的第13实施方式进行说明。图33是表示第13实施方式的剖视图。图34是沿图33的XXXIV-XXXIV线的俯视图。
在本实施方式中，在上述的第12实施方式中说明的内置了半导体芯片2的多层基板60中，在与相对于低电位基准电路部LV的金属膜4d连接且被施加低电位基准电路部LV的基准电位(第1电位)的连接孔71以及导体图案70(内层图案70b)和与相对于高电位基准电路部HV的金属膜4d连接且被施加高电位基准电路部HV的基准电位(第2电位)的连接孔71以及导体图案70(内层图案70b)之间，设有切断相邻的基材61g、61h之间的界面的绝缘构件80。如图34所示，该绝缘构件80设置为至少横跨半导体芯片2中低电位基准电路部LV和高电位基准电路部HV相互面对的长度，优选具有超过该长度的长度。
多层基板60虽然是通过将多个基材61互相粘接而构成的，但在该粘接界面上可能会残留微小的间隙。在这样的情况下，若从该微小的间隙进入了水分，则在被施加第1电位的导体图案70以及连接孔71和被施加第2电位的导体图案70以及连接孔71之间有产生短路的危险。
针对这样的问题，在本实施方式中，设置了绝缘构件80以切断相邻基材61g、61h之间的界面。因此，即使从相邻的基材61g、61h之间的界面进入了水分，也能够降低在被施加第1电位的导体图案70以及连接孔71和被施加第2电位的导体图案70以及连接孔71之间发生短路的可能性。
另外，在上述的例子中，绝缘构件80设置为仅切断相邻的基材61g、61h之间的界面。但是，也可以取代该绝缘构件80，如图35所示，在多层基板60的层叠方向设置绝缘构件81，该绝缘构件81具有从多层基板60的外表面开始、直到内置于多层基板60的半导体芯片2的表面的长度。
该绝缘构件81由例如陶瓷、玻璃、高绝缘性的树脂(例如，KE-G3000D(京セラケミカル制)、PIX3400(日立化成制))等，比构成多层基板60的基材61的绝缘性高的材料形成。另外，绝缘性是利用在向规定的厚度的板状的试验片施加高电压时开始流动电流的电压值来评价的，电流开始流动的电压值越高，则被评价的绝缘性越高。
通过采用图35所示的绝缘构件81，能够抑制因从相邻的基材61g、61h之间的界面进入水分而产生的短路，除此之外还能够提高耐压性。
此外，如图36所示，绝缘构件80不仅可以设置在半导体芯片2的设置了绝缘构件3的一侧，也可以设置为切断电路部形成侧(设置有半导体层7的一侧)的基材61之间的界面。因为对于在电路部形成侧的连接孔71以及导体图案70，也存在被施加低电位基准电路部LV的基准电位即第1电位的连接孔71以及导体图案70，以及被施加高电位基准电路部HV的基准电位即第2电位的连接孔71以及导体图案70。通过在电路形成侧，在被施加第1电位的连接孔71以及导体图案70和被施加第2电位的连接孔71以及导体图案70之间设置上述的绝缘构件80，能够进一步降低发生短路的可能性。
另外，如图36所示，在电路部形成侧设置绝缘构件的情况下，也可以如图35所示设置从多层基板60的外表面直到半导体芯片2的表面的绝缘构件。此外，在基材61之间的各界面配置的绝缘构件也可以设置具有在基材61中相互接触的长度的绝缘构件。由于这样的绝缘构件是通过比基材61的绝缘性高的材料形成的，除了能够抑制短路的发生，还能够提高耐压性。
此外，也可以取代绝缘构件80，如图37所示，至少设置由主部82a和侧部82b构成的绝缘构件82，该主部82a横跨半导体芯片2中低电位基准电路部LV和高电位基准电路部HV相互面对的长度而延伸，该侧部82b从该主部82a的两端开始向高电位基准电路部HV延伸。如图38所示，该绝缘构件82的主部82a设置为切断相邻的基材61g、61h之间的界面。而且，侧部82b具有与主部82a相同的断面形状，也切断相邻的基材61g、61h之间的界面。这样，通过绝缘构件82，从3个方向包围了被施加高电位基准电路部HV的第2电位的连接孔71以及导体图案70，能够更可靠地抑制因从基材61之间的界面的间隙进入水分而产生短路。
另外，绝缘构件82也可以设置为从3个方向包围被施加低电位基准电路部的第1电位的连接孔71以及导体图案70。此外，绝缘构件82也可以形成为在多层基板60的层叠方向上从多层基板60的外表面直到半导体芯片2的表面的长度。
另外，如图39所示，也可以采用将与相对于低电位基准电路部LV的金属膜4d连接的连接孔71以及导体图案70和与相对于高电位基准电路部HV的金属膜4d连接的连接孔71以及导体图案70之间的基材61置换为绝缘构件83的结构。该绝缘构件83是除去从多层基板60的表面直到半导体芯片的表面的基材61的一部分，再向该除去部分中填入由PIQ(聚酰亚胺)、模压树脂(例如环氧树脂等)等构成的高绝缘性材料而成的。即，绝缘构件83具有比基材61高的绝缘性。而且，如图40所示，绝缘构件83至少具有半导体芯片2中低电位基准电路部LV和高电位基准电路部HV相互面对的长度以上的长度。由此，能够在即使进入水分的情况下也防止短路的发生，还能够提高耐压性。
在应该配置绝缘构件80～83的基材61上形成与绝缘构件80～83的大小对应的槽、贯通部，通过对安装了绝缘构件80～83的基材61进行层叠，将上述的绝缘构件80～83设置在多层基板60的内部。然而，例如，对于绝缘构件83等，也可以在多层基板60形成后除去用于放入绝缘构件83的基材区域，通过将绝缘构件83等插入所除去的部分中，将其设置在多层基板60的内部。
(第14实施方式)
接着，参照图41以及图42对本发明的第14实施方式进行说明。图41是表示第14实施方式的剖视图。图42是表示在沿图41中的箭头XLII方向看到多层基板60的情况下的多层基板60的一部分的立体图。
在本实施方式中，在上述的第12实施方式中所说明的、内置了半导体芯片2的多层基板60中，在与相对于低电位基准电路部LV的金属膜4d连接且被施加低电位基准电路部LV的基准电位(第1电位)的连接孔71以及导体图案70(内层图案70b)和与相对于高电位基准电路部HV的金属膜4d连接且被施加高电位基准电路部HV的基准电位(第2电位)的连接孔71以及导体图案70(内层图案70b)之间，在相邻的基材61g、61h之间的界面间设置空隙部84。如图41所示，该空隙部84沿半导体芯片2中的低电位基准电路部LV和高电位基准电路部HV相互面对的接触面而延伸，至少具有低电位基准电路部LV和高电位基准电路部HV相互面对的长度。另外，空隙部84的终端位于到达多层基板60的侧面之前，其两端被基材61堵塞。
通过这样的本实施方式的结构，即使在基材61g、61h之间的界面的间隙中进入了水分的情况下，水分也会被收集在空隙部84中。从而，能够降低在被施加第1电位的连接孔71以及导体图案70和被施加第2电位的连接孔71以及导体图案70之间发生短路的可能性。
(第15实施方式)
接着，参照图43以及图44，对本发明的第15实施方式进行说明。图43是表示第15实施方式的剖视图。图44是表示半导体芯片2以及切掉与半导体芯片2相邻的基材61g的一部分的样子的立体图。
在本实施方式中，在上述的第12实施方式中所说明的、内置了半导体芯片2的多层基板60中，在与相对于低电位基准电路部LV的金属膜4d连接且被施加低电位基准电路部LV的基准电位(第1电位)的连接孔71以及导体图案70(内层图案70b)和与相对于高电位基准电路部HV的金属膜4d连接且被施加高电位基准电路部HV的基准电位(第2电位)的连接孔71以及导体图案70(内层图案70b)之间，在相邻的基材61g、61h之间的表面上设置相互啮合的凹凸部85。例如如图44所示，该凹凸部85形成为三角波形形状，在半导体芯片2中沿低电位基准电路部LV和高电位基准电路部HV相互面对的接触面而延伸，至少具有低电位基准电路部LV和高电位基准电路部HV相互面对的长度。
另外，凹凸部85的形状不仅限于三角波形形状，凹部以及凸部的形状也可以是矩形形状。另外，也可以在基材61的表面例如形成多个三角锥、四角锥的形状。
这样，通过在相邻的基材61g、61h的表面设置相互啮合的凹凸部85，能够使在被施加第1电位的连接孔71以及导体图案70和被施加第2电位的连接孔71以及导体图案70之间进入的水分所引发的短路的路线长度变长。从而，即使在基材61g、61h之间的界面的间隙中进入了水分的情况下，也能够使该水分引发的短路不容易发生。
(第16实施方式)
接着，参照图45以及图46对本发明的第16实施方式进行说明。图45是表示第16实施方式的剖视图。图46是沿图45的XLVI-XLVI线的俯视图。
在本实施方式中，在上述的第12实施方式中所说明的、内置了半导体芯片2的多层基板60中，与相对于低电位基准电路部LV的金属膜4d连接的连接孔71以及与相对于高电位基准电路部HV的金属膜4d连接的连接孔71由导电构件74和配置在该导电构件74的周围的筒状的高绝缘性的绝缘构件73构成。
具体地讲，连接孔71的绝缘构件73由陶瓷、玻璃、高绝缘性的树脂(例如，KE-G3000D(京セラケミカル制)、PIX3400(日立化成制))等的、绝缘性比构成多层基板60的基材61高的材料形成。
如图46所示，与各个金属膜4d接触的连接孔71相对于一片金属膜4d而设置有多个，这些连接孔全部都由上述的绝缘构件73以及导电构件74构成。而且，绝缘构件73具有从多层基板60的外表面直到半导体芯片2的金属膜4d的长度。这样的由绝缘构件73和导电构件74构成的连接孔71是预先将导电构件74配置在绝缘构件73的内部，在该状态下再向各基材61g、61h的通孔内插入而形成的。
这样，在本实施方式中，在与各金属膜4d连接的连接孔71中，导电构件74的周围被绝缘性高的绝缘构件73包围，因此能够提高这些连接孔71间的绝缘性，能够提高耐压性。
另外，在图45中，示出了绝缘构件73具有从多层基板的外表面直到金属膜4d的长度的例子，也可以使绝缘构件73具有与各基材61的厚度同等的长度。
但是，在该情况下，在基材61g、61h之间的界面处绝缘构件73不相连。从而，在与对应于低电位基准电路部LV的金属膜4d连接的连接孔71和与对应于高电位基准电路部HV的金属膜44d连接的连接孔71中，进入基材61g、61h之间的界面中的水分可能使绝缘构件73的内部的导电构件74之间发生短路。
因此，在绝缘构件73具有与基材61的厚度同等的长度的情况下，如图47所示，优选在基材61g、61h之间的界面中设置环状的绝缘构件75以包围2个绝缘构件73所接触的接触部。
由于绝缘构件73的长度是与各基材61的厚度同等的长度，能够预先在各基材61中配设绝缘构件73，因此使多层基板的制造变得容易。另外，由于以包围2个绝缘构件73所接触的接触部的方式来设置绝缘构件75，因此即使在相邻的基材61g、61h之间的界面的间隙中进入了水分，也能够防止该水分到达绝缘构件73内的导电构件74。从而，能够抑制因进入的水分而引发的短路。
此外，在绝缘构件73具有与基材61的厚度同等的长度的情况下，如图48所示，与分别施加低电位基准电路部LV的第1电位以及高电位基准电路部HV的第2电位的金属膜4d连接的连接孔71间的间隔相比，与分别施加第1以及第2电位的多层基板60的表面的凸块70c连接的连接孔71间的间隔更大。在该情况下，与金属膜4d连接的连接孔71和与凸块70c连接的连接孔71通过内层图案70b相连接。
另外，在从半导体芯片2的金属膜4d到多层基板60的表面的凸块70c之间存在3层以上的基材61的情况下，也可以从接近半导体芯片2的第1层的基材61开始直到表层的基材61为止，使其连接孔71的间隔逐渐变宽，或者使第1层的基材61的连接孔71的间隔较宽，使第2层以后到表层为止的基材61的连接孔71的间隔相等。
这样，在多层基板60的表层附近的基材61中，通过使分别被施加第1以及第2电位的连接孔71间的间隔变宽，使得容易确保绝缘性。因此，作为绝缘构件73，可以在与金属膜连接的连接孔71中使用相对的绝缘性高的价格高的构件，在多层基板60的表层附近的基材61的连接孔71中，可以使用相对的绝缘性低的价格低的绝缘构件73。由此，能够降低制造成本。
(第17实施方式)
接着，参照图49以及图50对本发明的第17实施方式进行说明。图49是表示第17实施方式的剖视图。图50是沿图49的L-L线的俯视图。
在本实施方式中，如图49所示，在多层基板60的层叠方向上，至少在半导体芯片2所接触的两侧的基材61e、61g上，设置有多个贯穿该基材61e、61g的与半导体芯片2接触的绝缘构件86。通过设置这样的多个绝缘构件86，能够在多层基板60形成时以及形成后实现作用在半导体芯片2的应力的均匀化。由此，能够抑制半导体芯片2发生翘曲等。
如图50所示，绝缘构件86至少具有半导体芯片2中低电位基准电路部LV和高电位基准电路部HV相互面对的长度。而且，在与低电位基准电路部LV的金属膜4d连接且被施加第1电位的连接孔71以及导体图案70和与高电位基准电路部HV的金属膜4d连接且被施加第2电位的连接孔71以及导体图案70之间，如图49所示，绝缘构件86贯穿与半导体芯片2接触的基材61g，进而延伸至切断该基材61g和相邻的基材61h的界面的位置。由此，即使在水分进入了相邻的基材61g、61h之间的界面的情况下，也能够降低在被施加第1电位的连接孔71以及导体图案70和被施加第2电位的连接孔71以及导体图案70之间发生短路的可能性。
另外，如图51所示，绝缘构件86也可以设置为具有比构成多层基板60的基材61更高的绝缘性，至少具有半导体芯片2中低电位基准电路部LV和高电位基准电路部HV相互面对的长度，贯通与半导体芯片2相邻的多个基材61。由此，能够提高耐压性。
(第18实施方式)
接着，参照图52以及图53对本发明的第18实施方式进行说明。图52是表示第18实施方式的剖视图。图53是沿图52的LIII-LIII线的俯视图。
在本实施方式中，如图52所示，在多层基板60的层叠方向上，至少在与半导体芯片2接触的两侧的基材61e、61g上设置多个贯通该基材61e、61g的与半导体芯片2接触的金属构件87。通过设置这样的多个金属构件87，能够在多层基板60形成时以及形成后，实现作用于半导体芯片2的应力的均匀化。由此，能够抑制半导体芯片2发生翘曲等的情况。另外，由于半导体芯片2的热通过多个金属构件87进行散热，因此能够提高散热性。
如图53所示，金属构件87至少具有半导体芯片2中低电位基准电路部LV和高电位基准电路部HV相互面对的长度。但是，金属构件87不仅可以构成为具有半导体芯片2中低电位基准电路部LV和高电位基准电路部HV相互面对的长度的板状构件，也可以像连接孔71那样，构成为隔开规定间隔配置的柱状的构件。
另外，在本实施方式中，为了防止半导体芯片2的金属膜4d与金属构件86接触，金属膜4d设置为与低电位基准电路部LV的一部分以及高电位基准电路部HV的一部分相对。
如图54所示，金属构件87可以设置成贯通与半导体芯片2相邻的多个基材61。由此，能够实现散热性的提高。而且，优选在多层基板60的表面设置散热器(heat sink)88。在该情况下，由于金属构件87与散热器88接触，因此能够进一步提高半导体芯片2产生的热的散热性。
此外，如图54所示，金属构件87可以通过与连接孔71所使用的导电构件相同的材料来形成。由此，由于连接孔71的导电构件和金属构件87可以通过共用的工序来形成，因此能够实现制造成本的降低。
另外，上述的金属构件87不仅用于半导体芯片2、多层基板60中有意义的信号的传递，也能够比较自由地设定其形成位置。
以上，对本发明的优选实施方式进行了说明，本发明不仅限于上述的实施方式，在不脱离本发明的主旨的范围内，可以通过多种变形来实施本发明。
例如，在上述第12实施方式至第18实施方式中，对半导体芯片2具有低电位基准电路部LV以及高电位基准电路部HV的情况进行了说明，另外对于具备电平位移电路部LS的情况也能够适用。
上述的公开内容提供了以下的方式。
按照本发明所公开的第一方式，半导体器件的制造方法包括：准备晶片的工序，所述晶片由按支撑基板、绝缘层、半导体层的顺序来层叠支撑基板、绝缘层、半导体层的SOI基板构成；在半导体层的主面表层部形成包括低电位基准电路部和高电位基准电路部的电路部的工序，低电位基准电路部将第1电位作为基准电位进行动作，高电位基准电路部将第2电位作为基准电位进行动作，第2电位比第1电位高，低电位基准电路部与高电位基准电路部之间进行信号的收发；在电路部形成后，除去SOI基板的支撑基板的工序；在除去支撑基板后，以绝缘构件与电路部相对的方式，将绝缘构件固定在半导体层的背面的工序；在固定绝缘构件后，切割晶片，从而分割成多个包含低电位基准电路部以及高电位基准电路部的芯片的工序；以第1导电构件与低电位基准电路部的至少一部分相对的方式，将第1导电构件配置在绝缘构件上，以第2导电构件与高电位基准电路部的至少一部分相对的方式，将第2导电构件配置在绝缘构件上的工序，第1导电构件被施加的电位与第2导电构件被施加的电位不同；以及，将第1导电构件与被施加第1电位的低电位基准电路部的第1部分电连接，将第2导电构件与被施加第2电位的高电位基准电路部的第2部分电连接的工序。
在这样通过使用了SOI基板的制造方法而形成的半导体器件中，使第1导电构件配置为与低电位基准电路部的至少一部分相对，使第2导电构件配置为与高电位基准电路部的至少一部分相对。因此，低电位基准电路部和第1导电构件变为大致同电位，绝缘构件中的位于低电位基准电路部的下方的部分成为被夹在同电位中的状态。同样地，由于高电位基准电路部和第2导电构件变为大致同电位，因此绝缘构件中的位于高电位基准电路部的下方的部分成为被夹在同电位中的状态。
因此，能够减低或消除在半导体器件内形成的寄生容量两端的电位差，能够消除容量值。由此，能够抑制因dv/dt浪涌而产生的使寄生电容充放电的位移电流，进而能够抑制电路的误动作。
作为代替方案，形成电路部的工序也可以具有在半导体层的主面表层部，与低电位基准电路部以及高电位基准电路部一起形成电平位移电路部的工序，电平位移电路部至少具有1个电平位移元件，所述电平位移元件用于在低电位基准电路部和高电位基准电路部之间进行基准电位的电平位移，在切割的工序中，芯片中与电路部一起还包含电平位移电路部。由此，能够得到在同一芯片上具备电平位移电路部的半导体器件。另外，作为产生位移电流的结构，如上所述，由于在同一芯片上作为电路部至少具备低电位基准电路部以及高电位基准电路部即可，因此电平位移电路部等的在低电位基准电路部和高电位基准电路部之间传递信号的电路部也可以是别的芯片。
作为代替方案，半导体器件的制造方法可以还包括：在绝缘构件上配置至少1个第3导电构件的工序，并且使所述第3导电构件与电平位移电路部的至少一部分相对；以及使第3导电构件和电平位移电路部电连接的工序。在以往的使用SOI基板的结构中，位移电流不仅在低电位基准电路部和高电位基准电路部之间，在电平位移电路部和低电位基准电路部之间，或者在电平位移电路部和高电位基准电路部之间也可能发生。此外，在绝缘构件内，基于高电位基准电路部和低电位基准电路部之间的电位差，在它们之间会产生电场。此时，在高电位基准电路部和低电位基准电路部之间，绝缘构件内的等电位分布并不是完全平行的分布，越接近高电位基准电路部，或者越接近低电位基准电路部，电位越不均衡。由于该电位的不均衡，在电位的不均衡部分和高电位基准电路部之间、电位的不均衡部分和低电位基准电路部之间，变为形成了寄生容量那样的状态，有产生位移电流的危险。对此，上述内容中，对位于高电位基准电路部和低电位基准电路部之间的电平位移电路部配置了第3导电构件。因此，由于电平位移电路部和第3导电构件变为大致同电位，因此绝缘构件中的位于电平位移电路部的下方的部分成为夹在同电位中的状态。因此，能够减低或消除在半导体器件内形成的寄生容量两端的电位差。由此，能够抑制以电平位移电路部的形成部位为路线的、因dv/dt浪涌而产生的使寄生容量充放电的位移电流，进而能够抑制电路的误动作。此外，对位于高电位基准电路部和低电位基准电路部之间的电平位移电路部配置第3导电构件，使电平位移电路部和第3导电构件之间、第1电位和第2电位之间变为同电位，能够在绝缘构件内降低相邻的导电构件间的电位差。由此，能够降低上述的电位的不均衡。因此，该结构的效果也能够抑制位移电流的发生。
另外，电平位移电路部也可以具有串联接合的多个电平位移元件，在绝缘构件上配置多个第3导电构件，各第3导电构件以与对应的电平位移元件相对的方式配置在绝缘构件上，各第3导电构件与对应的电平位移元件电连接。在多个电平位移元件多级配置而成的电平位移电路部中，各电平位移元件的担负电压范围分别不同。对此，根据本发明，对各电平位移元件分别相对配置第3导电构件，使对应的电平位移元件和第3导电构件电连接。因此，与对多个电平位移元件所构成的电平位移电路部相对配置1个第3导电构件的结构相比，能够消除在电平位移电路部全部区域内的寄生容量的容量值。此外，在绝缘构件内，能够进一步降低相邻的导电构件间的电位差。这样，能够有效地抑制位移电流的发生。
作为代替方案，可以使第1导电构件与低电位基准电路部的全部区域相对，第2导电构件与高电位基准电路部的全部区域相对。由此，与导电构件仅与对应的电路部的一部分相对的情况相比，能够降低电位的不均衡，进而能够抑制位移电流的发生。
作为代替方案，也可以将绝缘构件固定在绝缘层上。这样，若不除去构成SOI基板的绝缘层而将其保留，在向半导体层的背面上固定绝缘构件之前的时间内，能够抑制半导体层被污染。此外，由于是对绝缘层固定绝缘构件，因此，与对半导体层固定绝缘构件的情况相比，能够确保良好的固定状态(例如提高粘着性)。
另外，除去支撑基板的工序也可以包括机械地磨削支撑基板的工序和将绝缘层作为蚀刻阻止部来对支撑基板进行蚀刻的工序。在除去支撑基板时，机械地磨削能够短时间内进行除去，能够降低制造成本。然而，若仅用磨削，由于绝缘膜表面的凹凸则会在凹内内残留支撑基板。在该情况下，若从低电位基准电路部到高电位基准电路部之间残留有支撑基板，则残留的支撑基板成为位移电流的传递路线。对此，在上述内容中，由于在磨削后将绝缘层作为阻止部来进行蚀刻，能够将残留在凹部内的支撑基板也完全除去。即，在采用了SOI基板的结构中，能够实现更有效地抑制位移电流的发生的半导体器件。
作为代替方案，半导体器件的制造方法也可以具有在固定绝缘构件后，将固定在半导体层的背面上的绝缘构件磨削成规定厚度的工序。将预先规定厚度的绝缘构件固定在半导体层的背面上也可以，但在固定后磨削成规定厚度的方式能够在固定之前的时间内抑制绝缘构件产生破损等。
作为代替方案，半导体器件的制造方法可以还包括：在电连接的工序之前，在绝缘构件上形成金属膜的工序；对应于电路部对金属膜进行构图，以使金属膜被分割成相互电隔离的第1金属部位和第2金属部位的工序；以及使第1导电构件与第1金属部位接合，第2导电构件与第2金属部位接合的工序。相比于导电构件，对金属膜进行构图而成的部位与对应的电路部的部分之间的定位精度更好。根据上述内容，由于金属膜在电路上作为导电构件的一部分来发挥作用，因此，与不形成金属膜，而将导电构件固定绝缘构件的结构相比，可以在所希望的位置配置导电构件(包含对应的金属膜的部位)。此外，由于导电构件与对应的金属膜的部位接合即可，导电构件的定位精度不需要非常准确。
作为代替方案，第1导电构件以及第2导电构件可以分别是第1引线以及第2引线，在电连接的工序中，被芯片化的半导体层隔着绝缘构件被固定在第1引线以及第2引线上。另外，也可以至少与高电位基准电路部相对的第2引线以仅与高电位基准电路部相对的方式配置在绝缘构件上，第2引线具有弯曲部，弯曲部在与高电位基准电路部的端部相对的部位，以离开绝缘构件的方式弯折。由此，与高电位基准电路部相对的作为导电构件的引线可以极力抑制与高电位基准电路部以外的电路部的区域相对。
作为代替方案，半导体器件的制造方法可以还包括：在除去支撑基板的工序之前，将支撑构件粘贴在半导体层的主面上的工序；以及在固定了绝缘构件后，在电连接的工序之前，剥离支撑构件的工序，在除去支撑基板的工序中，从基于支撑构件而提高了刚性的SOI基板除去支撑基板。由此，即使是厚度薄的(例如150μm以下)SOI基板，也能够稳定的除去支撑基板。另外，剥离支撑构件的工序可以在切割的工序之前实施。虽然也可以在切割后剥离支撑构件，即支撑构件也可以切割，但根据上述发明能够实现支撑构件的再利用。
按照本发明所公开的第二方式，半导体器件的制造方法包括：准备由作为半导体层的大块半导体基板构成的晶片的工序；在半导体基板的主面上形成具有规定深度的绝缘隔离沟槽的工序；在半导体基板的主面表层部上形成包括低电位基准电路部和高电位基准电路部的电路部的工序，低电位基准电路部将第1电位作为基准电位进行动作，高电位基准电路部将第2电位作为基准电位进行动作，第2电位比第1电位高；在形成电路部的工序之后，部分除去半导体基板的背面，以露出绝缘隔离沟槽的工序；在部分除去半导体基板的背面的工序之后，以绝缘构件与电路部相对的方式，将绝缘构件固定在半导体基板的背面的工序；在固定绝缘构件后，切割晶片，从而分割成多个包含低电位基准电路部以及高电位基准电路部的芯片的工序；以第1导电构件与低电位基准电路部的至少一部分相对相对的方式，将第1导电构件配置在绝缘构件上，以第2导电构件与高电位基准电路部的至少一部分相对的方式，将第2导电构件配置在绝缘构件上的工序，第1导电构件被施加的电位与第2导电构件被施加的电位不同；以及将第1导电构件与被施加第1电位的低电位基准电路部的第1部分电连接，将第2导电构件与被施加第2电位的高电位基准电路部的第2部分电连接的工序。
这样，即使是通过使用了大块半导体基板的制造方法而形成的半导体器件，也能够减低或消除在半导体器件内形成的寄生容量两端的电位差，能够消除容量值。由此，能够抑制因dv/dt浪涌而产生的使寄生电容充放电的位移电流，进而能够抑制电路的误动作。
作为代替方案，部分除去半导体基板的背面的工序可以包括机械地磨削半导体基板的工序和对磨削后的表面进行研磨从而除去破碎层的工序。若对半导体层(半导体基板)进行机械的磨削，则磨削后的表层的结晶构造被破坏，成为破碎层。在这样的破碎层中容易产生结晶缺陷，结晶缺陷成为泄漏电流等的原因。对此，本发明中，由于在磨削后进行研磨，从而除去了破碎层，因此能够抑制基于结晶缺陷而导致的品质不良等。
作为代替方案，半导体器件的制造方法可以还包括在部分除去半导体基板的背面的工序之后，在固定绝缘构件的工序之前，在半导体基板的背面形成绝缘膜的工序，在固定绝缘构件的工序中，将绝缘构件固定在绝缘膜上。这样，若在半导体层的背面形成绝缘膜，则在将绝缘构件固定在半导体层的背面上之前的时间内，能够抑制半导体层被污染。此外，由于是对绝缘膜固定绝缘构件，因此与对半导体层固定绝缘构件的情况相比，能够确保良好的固定状态(例如提高了粘着性)。
按照本发明所公开的第三方式，半导体器件具有：在主面表层部形成包括低电位基准电路部、高电位基准电路部和电平位移电路部的电路部的半导体层，低电位基准电路部将第1电位作为基准电位进行动作，高电位基准电路部将第2电位作为基准电位进行动作，第2电位比第1电位高，电平位移电路部至少具有1个电平位移元件，上述电平位移元件在低电位基准电路部和高电位基准电路部之间进行基准电位的电平位移；与电路部相对地固定在半导体层的背面上的绝缘构件；与低电位基准电路部的至少一部分相对地配置在绝缘构件上的第1导电构件；与高电位基准电路部的至少一部分相对地配置在绝缘构件上的第2导电构件；以及与电平位移电路部的至少一部分相对地配置在绝缘构件上的第3导电构件，第1导电构件被施加的电位、第2导电构件被施加的电位和第3导电构件被施加的电位各不相同，第1导电构件与被施加第1电位的低电位基准电路部的第1部分电连接，第2导电构件与被施加第2电位的高电位基准电路部的第2部分电连接，第3导电构件与电平位移电路部电连接。
这样，能够减低或消除在半导体器件内形成的寄生容量两端的电位差，能够消除容量值。由此，能够抑制因dv/dt浪涌而产生的使寄生电容充放电的位移电流，进而能够抑制电路的误动作。
按照本发明所公开的第四方式，半导体器件具有：在主面表层部具有包括低电位基准电路部和高电位基准电路部的电路部的半导体层，低电位基准电路部将第1电位作为基准电位进行动作，高电位基准电路部将第2电位作为基准电位进行动作，第2电位比第1电位高，低电位基准电路部与高电位基准电路部之间进行信号的收发；与电路部相对地固定在半导体层的背面上的绝缘构件；与低电位基准电路部的至少一部分相对地配置在绝缘构件上的第1导电构件；以及与高电位基准电路部的至少一部分相对地配置在绝缘构件上的第2导电构件，第1导电构件被施加的电位和第2导电构件被施加的电位不同，第1导电构件与被施加第1电位的低电位基准电路部的第1部分电连接，第2导电构件与被施加第2电位的高电位基准电路部的第2部分电连接。
这样，能够减低或消除在半导体器件内形成的寄生容量两端的电位差，能够消除容量值。由此，能够抑制因dv/dt浪涌而产生的使寄生电容充放电的位移电流，进而能够抑制电路的误动作。
作为代替方案，半导体器件还具有配置在绝缘构件上的金属膜，金属膜具有对应于电路部而被隔离的第1金属部位和第2金属部位，第1金属部位提供第1导电构件，第2金属部位提供第2导电构件。
按照本发明所公开的第五方式，多层基板具有：内置于多层基板中的、如本发明公开的第四方式所述的半导体器件；层叠的多个树脂层；配置在多层基板内部且具有与半导体器件的大小对应的大小的空洞区域，半导体器件内置在空洞区域中；在树脂层之间配置的布线图案；以及贯通树脂层的连接孔，半导体器件的电路部通过布线图案和连接孔与金属膜电连接。
通过这样的结构，半导体器件被收容在多层基板内并被覆盖，可以不需要另外利用模压树脂等来进行覆盖。此外，可以通过连接孔将半导体器件的热向外部散热。
作为代替方案，多层基板还具有第1绝缘构件，布线图案包括第1布线图案和第2布线图案，连接孔包括第1连接孔和第2连接孔，第1布线图案和第1连接孔被施加第1电位，第2布线图案和第2连接孔被施加第2电位，第1绝缘构件配置在第1布线图案和第1连接孔、与第2布线图案和第2连接孔之间，第1绝缘构件切断配置有第1布线图案、第1连接孔、第2布线图案和第2连接孔的相邻的2个树脂层的界面，第1绝缘构件至少贯通低电位基准电路部和高电位基准电路部相互面对的边界。多层基板通过粘接多个树脂层而构成，其粘接界面中可能会残留微小的间隙。在这样的情况下，若从微小的间隙进入了水分，则可能会使被施加第1电位的布线图案以及连接孔和被施加第2电位的布线图案以及连接孔之间发生短路。针对这样的问题，在上述多层基板的发明中，由于设置有上述的第1绝缘构件，因此即使在相邻的树脂层之间的界面进入了水分，也能够降低在被施加第1电位的布线图案以及连接孔和被施加第2电位的布线图案以及连接孔之间发生短路的可能性。
作为代替方案，第1绝缘构件可以具有比树脂层高的绝缘性，从半导体器件表面开始直到多层基板的外表面，连续配置第1绝缘构件。根据这样的结构，除了能够抑制因水分的进入而发生的短路，还能够提高耐压性。
作为代替方案，第1绝缘构件可以具有主部和侧部，主部至少贯通低电位基准电路部和高电位基准电路部相互面对的边界，侧部从主部的两端开始向低电位基准电路部或高电位基准电路部的侧面延伸。这样，第1绝缘构件设置为从3个方向包围被施加低电位基准电路部的第1电位的布线图案以及连接孔、或被施加高电位基准电路部的第2电位的布线图案以及连接孔，能够更可靠地抑制因进入在树脂层之间的界面的间隙中的水分而产生的短路。
作为代替方案，多层基板还具有空隙部，布线图案包括第1布线图案和第2布线图案，连接孔包括第1连接孔和第2连接孔，第1布线图案和第1连接孔被施加第1电位，第2布线图案和第2连接孔被施加第2电位，空隙部配置在第1布线图案和第1连接孔、与第2布线图案和第2连接孔之间，空隙部切断配置有第1布线图案、第1连接孔、第2布线图案和第2连接孔的相邻的2个树脂层的界面，空隙部至少贯通低电位基准电路部和高电位基准电路部相互面对的边界。根据这样的结构，即使在树脂层之间的界面的间隙进入了水分的情况下，水分也被捕捉在了空隙部，因而能够降低短路发生的可能性。
作为代替方案，多层基板还具有凹凸部，布线图案包括第1布线图案和第2布线图案，连接孔包括第1连接孔和第2连接孔，第1布线图案和第1连接孔被施加第1电位，第2布线图案和第2连接孔被施加第2电位，凹凸部配置在第1布线图案和第1连接孔、与第2布线图案和第2连接孔之间，凹凸部切断配置有第1布线图案、第1连接孔、第2布线图案和第2连接孔的相邻的2个树脂层的界面，凹凸部至少贯通低电位基准电路部和高电位基准电路部相互面对的边界。在该情况下，能够使在被施加第1电位的布线图案以及连接孔和被施加第2电位的布线图案以及连接孔之间因进入的水分而发生短路的路线长变长。从而，即使在树脂层之间的界面的间隙中进入了水分的情况下，也不容易发生水分产生短路的情况。
作为代替方案，布线图案包括第1布线图案和第2布线图案，连接孔包括第1连接孔和第2连接孔，第1布线图案和第1连接孔与第1金属膜连接，第2布线图案和第2连接孔与第2金属膜连接，第1连接孔和第2连接孔的每个孔包含第2绝缘构件和第4导电构件，第2绝缘构件是筒状，具有比树脂层高的绝缘性，第4导电构件填充在筒状的第2绝缘构件中。由于与各金属膜连接的连接孔的导电构件的周围被绝缘性高的第2绝缘构件包围，因此能够提高这些连接孔间的绝缘性，能够提高耐压性。
作为代替方案，第2绝缘构件从各金属膜开始直到多层基板的外表面连续延伸。通过使用这样的第2绝缘构件，能够进一步提高绝缘性。
作为代替方案，第1连接孔和第2连接孔的每个孔可以还包含第3绝缘构件，第2绝缘构件具有多个第2绝缘部分，所述第2绝缘部分具有与各树脂层的厚度同等的长度，第3绝缘构件是环状，包围着相邻的2个第2绝缘部分的接触部。通过使第2绝缘构件的长度是与各树脂层的厚度同等的长度，能够预先在各树脂层上配设第2绝缘构件，因此使得多层基板的制造变得容易。另外，由于设有包围与2个第2绝缘构件接触的接触部的第3绝缘构件，因此即使相邻的树脂层之间的界面的间隙中进入了水分，也能够防止该水分到达第2绝缘构件内的导电构件。从而，能够抑制因进入的水分而产生短路。
作为代替方案，多层基板可以还具有配置在多层基板的外表面的低电位电极以及高电位电极，第1金属膜通过第1连接孔和第1布线图案与低电位电极连接，第2金属膜通过第2连接孔和第2布线图案与高电位电极连接，第1连接孔具有多个第1连接孔部分，所述第1连接孔部分具有与各树脂层的厚度同等的长度，第2连接孔具有多个第2连接孔部分，所述第2连接孔部分具有与各树脂层的厚度同等的长度，与低电位电极连接的第1连接孔部分和与高电位电极连接的第2连接孔部分的间隔，比与第1金属膜连接的第1连接孔部分和与第2金属膜连接的第2连接孔部分的间隔大。这样，在多层基板的表层部，通过扩大与低电位电极以及高电位电极连接的连接孔间的间隔，能够使绝缘性的确保变得容易。因此，作为第2绝缘构件，可以在与金属膜连接的连接孔中使用绝缘性相对高的价格相对高的构件，在多层基板的表层部的连接孔中使用绝缘性相对低的价格相对低的构件。由此，能够实现制造成本的削溅。
作为代替方案，多层基板还具有至少在与半导体器件接触的两侧的树脂层上配置的多个第4绝缘构件，各第4绝缘构件在多层基板的层叠方向贯通该树脂层，并与半导体器件接触。通过设置这样的第4绝缘构件，在多层基板形成时以及形成后，能够实现作用于半导体器件的应力的均匀化。由此，能够抑制半导体器件发生翘曲等的情况。
作为代替方案，布线图案包括第1布线图案和第2布线图案，连接孔包括第1连接孔和第2连接孔，第1布线图案和第1连接孔被施加第1电位，第2布线图案和第2连接孔被施加第2电位，1个第4绝缘构件配置在第1布线图案和第1连接孔、与第2布线图案和第2连接孔之间，该1个第4绝缘构件至少贯通低电位基准电路部和高电位基准电路部相互面对的边界，该1个第4绝缘构件以切断与半导体器件接触的树脂层和与该接触的树脂层相邻的树脂层的界面的方式延伸设置。由此，即使在相邻的树脂层之间的界面进入了水分的情况下，也能够降低在被施加第1电位的布线图案以及连接孔和被施加第2电位的布线图案以及连接孔之间发生短路的可能性。
作为代替方案，第4绝缘构件具有比树脂层高的绝缘性，第4绝缘构件至少贯通低电位基准电路部和高电位基准电路部相互面对的边界，第4绝缘构件贯通与半导体器件相邻的多个树脂层。由此，能够可靠地抑制因进入到树脂层之间的界面的水分而产生短路。
作为代替方案，多层基板还具有至少配置在与半导体器件接触的两侧的树脂层上的多个金属构件，各金属构件在多层基板的层叠方向上贯通该树脂层，并与半导体器件接触。通过设置这样的金属构件，在多层基板形成时以及形成后，能够实现作用于半导体器件上的应力的均匀化。由此，能够抑制半导体器件发生翘曲等的情况。另外，由于半导体器件的热通过多个金属构件来散热，因此能够提高散热性。
作为代替方案，多层基板可以还具有配置在多层基板的外表面的散热器，设在半导体器件的一侧的树脂层中的多个金属构件与散热器接触。通过这样的结构，能够进一步提高半导体器件所产生的热的散热性。
作为代替方案，金属构件可以由与连接孔的导电构件相同的材料构成。由此，可以通过共用的工序来形成连接孔的导电构件和金属构件，能够实现制造成本的降低。
在此，上述的金属构件不仅用于传递半导体器件中的有意义的信号，其形成位置也可以比较自由地设定。
本发明将优选的实施例作为参考进行了说明，本发明可以理解为不仅限于该实施例、构造所限定的内容。本发明也包括各种变形例、同等范围内的变形。此外，优选的各种组合或形态，或者包含其中的一个要素、一个要素以上、一个要素以下的其他的组合或形态都可以理解为包含在本发明的范畴、思想范围之内。

Claims (48)

1.一种半导体器件(1)的制造方法，其特征在于，包括：
准备晶片的工序，所述晶片由依次层叠支撑基板(29)、绝缘层(8a)、半导体层(7a)的SOI基板(30)构成；
在半导体层(7a)的主面表层部形成电路部的工序，该电路部包括低电位基准电路部(LV)和高电位基准电路部(HV)，低电位基准电路部(LV)将第1电位作为基准电位进行动作，高电位基准电路部(HV)将第2电位作为基准电位进行动作，第2电位比第1电位高，低电位基准电路部(LV)与高电位基准电路部(HV)之间进行信号的收发；
在电路部形成后，除去SOI基板(30)的支撑基板(29)的工序；
在除去支撑基板(29)后，以绝缘构件(3)与电路部相对的方式，将绝缘构件(3)固定在半导体层(7a)的背面的工序；
在固定绝缘构件(3)后，切割晶片，从而使该晶片分割成多个包含低电位基准电路部(LV)以及高电位基准电路部(HV)的芯片的工序；
以第1导电构件(4a、62、64、65)与低电位基准电路部(LV)的至少一部分相对的方式，将第1导电构件(4a、62、64、65)配置在绝缘构件(3)上，以第2导电构件(4b、62、64、65)与高电位基准电路部(HV)的至少一部分相对的方式，将第2导电构件(4b、62、64、65)配置在绝缘构件(3)上的工序，第1导电构件(4a、62、64、65)被施加的电位与第2导电构件(4b、62、64、65)被施加的电位不同；以及，
将第1导电构件(4a、62、64、65)与被施加第1电位的低电位基准电路部(LV)的第1部分电连接，将第2导电构件(4b、62、64、65)与被施加第2电位的高电位基准电路部(HV)的第2部分电连接的工序。
2.根据权利要求1所述的半导体器件(1)的制造方法，其特征在于，
形成电路部的工序具有在半导体层(7a)的主面表层部，与低电位基准电路部(LV)以及高电位基准电路部(HV)一起形成电平位移电路部(LS)的工序，
电平位移电路部(LS)至少具有1个电平位移元件(105a、105b)，所述电平位移元件(105a、105b)用于在低电位基准电路部(LV)和高电位基准电路部(HV)之间进行基准电位的电平位移，
在切割的工序中，芯片中包含电路部和电平位移电路部(LS)。
3.根据权利要求2所述的半导体器件(1)的制造方法，其特征在于，还包括：
在绝缘构件(3)上配置至少1个第3导电构件(4c)的工序，并且使所述第3导电构件(4c)与电平位移电路部(LS)的至少一部分相对；以及
使第3导电构件(4c)和电平位移电路部(LS)电连接的工序。
4.根据权利要求3所述的半导体器件(1)的制造方法，其特征在于，
电平位移电路部(LS)具有串联地接合的多个电平位移元件(105a、105b)，
在绝缘构件(3)上配置有多个第3导电构件(4c)，
各第3导电构件(4c)以与对应的电平位移元件(105a、105b)相对的方式，配置在绝缘构件(3)上，
各第3导电构件(4c)与对应的电平位移元件(105a、105b)电连接。
5.根据权利要求1～4中任一项所述的半导体器件(1)的制造方法，其特征在于，
第1导电构件(4a、62、64、65)与低电位基准电路部(LV)的全部区域相对，
第2导电构件(4b、62、64、65)与高电位基准电路部(HV)的全部区域相对。
6.根据权利要求1～4中任一项所述的半导体器件(1)的制造方法，其特征在于，
绝缘构件(3)固定在绝缘层(8a)上。
7.根据权利要求6所述的半导体器件(1)的制造方法，其特征在于，
除去支撑基板(29)的工序具有机械地磨削支撑基板(29)的工序和将绝缘层(8a)作为蚀刻阻止部对支撑基板(29)进行蚀刻的工序。
8.根据权利要求1～4中任一项所述的半导体器件(1)的制造方法，其特征在于，
还包括在固定绝缘构件(3)后，将固定在半导体层(7a)的背面上的绝缘构件(3)磨削成规定厚度的工序。
9.根据权利要求1～4中任一项所述的半导体器件(1)的制造方法，其特征在于，还包括：
在电连接的工序之前，在绝缘构件(3)上形成金属膜(4d)的工序；
对应于电路部对金属膜(4d)进行构图，以使金属膜(4d)被分割成相互电隔离的第1金属部位(4d)和第2金属部位(4d)的工序；以及
使第1导电构件(4a、62、64、65)与第1金属部位(4d)接合、第2导电构件(4b、62、64、65)与第2金属部位(4d)接合的工序。
10.根据权利要求1～4中任一项所述的半导体器件(1)的制造方法，其特征在于，
第1导电构件(4a)以及第2导电构件(4b)分别是第1引线(4a)以及第2引线(4b)，
在电连接的工序中，被芯片化的半导体层(7a)隔着绝缘构件(3)被固定在第1引线(4a)以及第2引线(4b)上。
11.根据权利要求10所述的半导体器件(1)的制造方法，其特征在于，
至少与高电位基准电路部(HV)相对的第2引线(4b)以仅与高电位基准电路部(HV)相对的方式配置在绝缘构件(3)上，
第2引线(4b)具有弯曲部，
弯曲部在与高电位基准电路部(HV)的端部相对的部位，以离开绝缘构件(3)的方式弯折。
12.根据权利要求1～4中任一项所述的半导体器件(1)的制造方法，其特征在于，还包括：
在除去支撑基板(29)的工序之前，将支撑构件(31)粘贴在半导体层(7a)的主面上的工序；以及
在固定了绝缘构件(3)后，在电连接的工序之前，剥离支撑构件(31)的工序，
在除去支撑基板(29)的工序中，从基于支撑构件(31)而提高了刚性的SOI基板(30)除去支撑基板(29)。
13.根据权利要求12所述的半导体器件(1)的制造方法，其特征在于，
在切割的工序之前实施剥离支撑构件(31)的工序。
14.一种半导体器件(1)的制造方法，其特征在于，包括：
准备由作为半导体层(7a)的大块半导体基板(33)构成的晶片的工序；
在半导体基板(33)的主面上形成具有规定深度的绝缘隔离沟槽(9)的工序；
在半导体基板(33)的主面表层部上形成电路部的工序，该电路部包括低电位基准电路部(LV)和高电位基准电路部(HV)，低电位基准电路部(LV)将第1电位作为基准电位进行动作，高电位基准电路部(HV)将第2电位作为基准电位进行动作，第2电位比第1电位高；
在形成电路部的工序之后，部分除去半导体基板(33)的背面以露出绝缘隔离沟槽(9)的工序；
在部分除去半导体基板(33)的背面的工序之后，以绝缘构件(3)与电路部相对的方式，将绝缘构件(3)固定在半导体基板(33)的背面的工序；
在固定绝缘构件(3)后，切割晶片，从而使该晶片分割成多个包含低电位基准电路部(LV)以及高电位基准电路部(HV)的芯片的工序；
以第1导电构件(4a、62、64、65)与低电位基准电路部(LV)的至少一部分相对的方式，将第1导电构件(4a、62、64、65)配置在绝缘构件(3)上，以第2导电构件(4b、62、64、65)与高电位基准电路部(HV)的至少一部分相对的方式，将第2导电构件(4b、62、64、65)配置在绝缘构件(3)上的工序，第1导电构件(4a、62、64、65)被施加的电位与第2导电构件(4b、62、64、65)被施加的电位不同；以及
将第1导电构件(4a、62、64、65)与被施加第1电位的低电位基准电路部(LV)的第1部分电连接，将第2导电构件(4b、62、64、65)与被施加第2电位的高电位基准电路部(HV)的第2部分电连接的工序。
15.根据权利要求14所述的半导体器件(1)的制造方法，其特征在于，
形成电路部的工序具有在半导体基板(33)的主面表层部，与低电位基准电路部(LV)以及高电位基准电路部(HV)一起形成电平位移电路部(LS)的工序，
电平位移电路部(LS)至少具有1个电平位移元件(105a、105b)，所述电平位移元件(105a、105b)用于在低电位基准电路部(LV)和高电位基准电路部(HV)之间进行基准电位的电平位移，
在切割的工序中，芯片中包含电路部和电平位移电路部(LS)。
16.根据权利要求15所述的半导体器件(1)的制造方法，其特征在于，还包括：
在绝缘构件(3)上配置至少1个第3导电构件(4c)的工序，并且使所述第3导电构件(4c)与电平位移电路部(LS)的至少一部分相对；以及
使第3导电构件(4c)和电平位移电路部(LS)电连接的工序。
17.根据权利要求16所述的半导体器件(1)的制造方法，其特征在于，
电平位移电路部(LS)具有串联地接合的多个电平位移元件(105a、105b)，
在绝缘构件(3)上配置有多个第3导电构件(4c)，
各第3导电构件(4c)以与对应的电平位移元件(105a、105b)相对的方式，配置在绝缘构件(3)上，
各第3导电构件(4c)与对应的电平位移元件(105a、105b)电连接。
18.根据权利要求14～17中任一项所述的半导体器件(1)的制造方法，其特征在于，
第1导电构件(4a、62、64、65)与低电位基准电路部(LV)的全部区域相对，
第2导电构件(4b、62、64、65)与高电位基准电路部(HV)的全部区域相对。
19.根据权利要求14～17中任一项所述的半导体器件(1)的制造方法，其特征在于，
部分除去半导体基板(33)的背面的工序包括机械地磨削半导体基板(33)的工序和对磨削后的表面进行研磨从而除去破碎层的工序。
20.根据权利要求14～17中任一项所述的半导体器件(1)的制造方法，其特征在于，
还包括在部分除去半导体基板(33)的背面的工序之后，在固定绝缘构件(3)的工序之前，在半导体基板(33)的背面形成绝缘膜(33b)的工序，
在固定绝缘构件(3)的工序中，将绝缘构件(3)固定在绝缘膜(33b)上。
21.根据权利要求14～17中任一项所述的半导体器件(1)的制造方法，其特征在于，
还包括在固定绝缘构件(3)后，将固定在半导体基板(33)的背面上的绝缘构件(3)磨削成规定厚度的工序。
22.根据权利要求14～17中任一项所述的半导体器件(1)的制造方法，其特征在于，还包括：
在电连接的工序之前，在绝缘构件(3)上形成金属膜(4d)的工序；
对应于电路部对金属膜(4d)进行构图，以使金属膜(4d)被分割成相互电隔离的第1金属部位(4d)和第2金属部位(4d)的工序；以及
使第1导电构件(4a、62、64、65)与第1金属部位(4d)接合、第2导电构件(4b、62、64、65)与第2金属部位(4d)接合的工序。
23.根据权利要求14～17中任一项所述的半导体器件(1)的制造方法，其特征在于，
第1导电构件(4a)以及第2导电构件(4b)分别是第1引线(4a)以及第2引线(4b)，
在电连接的工序中，被芯片化的半导体基板(33)隔着绝缘构件(3)被固定在第1引线(4a)以及第2引线(4b)上。
24.根据权利要求23所述的半导体器件(1)的制造方法，其特征在于，
至少与高电位基准电路部(HV)相对的第2引线(4b)以仅与高电位基准电路部(HV)相对的方式配置在绝缘构件(3)上，
第2引线(4b)具有弯曲部，
弯曲部在与高电位基准电路部(HV)的端部相对的部位，以离开绝缘构件(3)的方式弯折。
25.根据权利要求14～17中任一项所述的半导体器件(1)的制造方法，其特征在于，还包括：
在除去支撑基板(29)的工序之前，将支撑构件(31)粘贴在半导体基板(33)的主面上的工序；以及
在固定了绝缘构件(3)后，在电连接的工序之前，剥离支撑构件(31)的工序，
在除去支撑基板(29)的工序中，从基于支撑构件(31)而提高了刚性的半导体基板(33)除去支撑基板(29)。
26.根据权利要求25所述的半导体器件(1)的制造方法，其特征在于，
在切割的工序之前实施剥离支撑构件(31)的工序。
27.一种半导体器件(1)，其特征在于，具有：
在主面表层部形成半导体层(7a)，该半导体层(7a)包括低电位基准电路部(LV)、高电位基准电路部(HV)和电平位移电路部(LS)的电路部，低电位基准电路部(LV)将第1电位作为基准电位进行动作，高电位基准电路部(HV)将第2电位作为基准电位进行动作，第2电位比第1电位高，电平位移电路部(LS)至少具有1个电平位移元件(105a、105b)，上述电平位移元件(105a、105b)在低电位基准电路部(LV)和高电位基准电路部(HV)之间进行基准电位的电平位移；
与电路部相对地固定在半导体层(7a)的背面上的绝缘构件(3)；
与低电位基准电路部(LV)的至少一部分相对地配置在绝缘构件(3)上的第1导电构件(4a、62、64、65)；
与高电位基准电路部(HV)的至少一部分相对地配置在绝缘构件(3)上的第2导电构件(4b、62、64、65)；以及
与电平位移电路部(LS)的至少一部分相对地配置在绝缘构件(3)上的第3导电构件(4c)，
第1导电构件(4a、62、64、65)被施加的电位、第2导电构件(4b、62、64、65)被施加的电位和第3导电构件(4c)被施加的电位各不相同，
第1导电构件(4a、62、64、65)与被施加第1电位的低电位基准电路部(LV)的第1部分电连接，
第2导电构件(4b、62、64、65)与被施加第2电位的高电位基准电路部(HV)的第2部分电连接，
第3导电构件(4c)与电平位移电路部(LS)电连接。
28.根据权利要求27所述的半导体器件(1)，其特征在于，
电平位移电路部(LS)具有串联地接合的多个电平位移元件(105a、105b)，
在绝缘构件(3)上配置有多个第3导电构件(4c)，
各第3导电构件(4c)以与对应的电平位移元件(105a、105b)相对的方式，配置在绝缘构件(3)上，
各第3导电构件(4c)与对应的电平位移元件(105a、105b)电连接。
29.一种半导体器件(1)，其特征在于，具有：
在主面表层部具有半导体层(7a)，该半导体层(7a)包括低电位基准电路部(LV)和高电位基准电路部(HV)的电路部，低电位基准电路部(LV)将第1电位作为基准电位进行动作，高电位基准电路部(HV)将第2电位作为基准电位进行动作，第2电位比第1电位高，低电位基准电路部(LV)与高电位基准电路部(HV)之间进行信号的收发；
与电路部相对地固定在半导体层(7a)的背面上的绝缘构件(3)；
与低电位基准电路部(LV)的至少一部分相对地配置在绝缘构件(3)上的第1导电构件(4a、62、64、65)；以及
与高电位基准电路部(HV)的至少一部分相对地配置在绝缘构件(3)上的第2导电构件(4b、62、64、65)，
第1导电构件(4a、62、64、65)被施加的电位和第2导电构件(4b、62、64、65)被施加的电位不同，
第1导电构件(4a、62、64、65)与被施加第1电位的低电位基准电路部(LV)的第1部分电连接，
第2导电构件(4b、62、64、65)与被施加第2电位的高电位基准电路部(HV)的第2部分电连接。
30.根据权利要求29所述的半导体器件(1)，其特征在于，
还具有配置在绝缘构件(3)上的金属膜(4d)，
金属膜(4d)具有对应于电路部而被隔离的第1金属部位(4d)和第2金属部位(4d)，
第1导电构件(4a、62、64、65)与第1金属部位(4d)接合、第2导电构件(4b、62、64、65)与第2金属部位(4d)接合。
31.根据权利要求30所述的半导体器件(1)，其特征在于，
第1导电构件(4a)以及第2导电构件(4b)分别是第1引线(4a)以及第2引线(4b)。
32.根据权利要求27或29所述的半导体器件(1)，其特征在于，还具有配置在绝缘构件(3)上的金属膜(4d)，
金属膜(4d)具有对应于电路部而被隔离的第1金属部位(4d)和第2金属部位(4d)，
第1金属部位(4d)提供第1导电构件(4a、62、64、65)，第2金属部位(4d)提供第2导电构件(4b、62、64、65)。
33.一种多层基板(60)，其特征在于，具有：
内置于多层基板(60)中的、如权利要求32所述的半导体器件(1)；
层叠的多个树脂层(61)；
配置在多层基板(60)内部且具有与半导体器件(1)的大小对应的大小的空洞区域(72)，半导体器件(1)内置在空洞区域(72)中；
在树脂层(61)之间配置的布线图案(70)；以及
贯通树脂层(61)的连接孔(71)，
半导体器件(1)的电路部通过布线图案(70)和连接孔(71)与金属膜(4d)电连接。
34.根据权利要求33所述的多层基板(60)，其特征在于，
还具有第1绝缘构件(80、81、82a、82b、83)，
布线图案(70)包括第1布线图案(70)和第2布线图案(70)，
连接孔(71)包括第1连接孔(71)和第2连接孔(71)，
第1布线图案(70)和第1连接孔(71)被施加第1电位，
第2布线图案(70)和第2连接孔(71)被施加第2电位，
第1绝缘构件(80、81、82a、82b、83)配置在第1布线图案(70)和第1连接孔(71)与第2布线图案(70)和第2连接孔(71)之间，
第1绝缘构件(80、81、82a、82b、83)切断配置有第1布线图案(70)、第1连接孔(71)、第2布线图案(70)和第2连接孔(71)的相邻2个树脂层(61)的界面，
第1绝缘构件(80、81、82a、82b、83)至少贯通低电位基准电路部(LV)和高电位基准电路部(HV)相互面对的边界。
35.根据权利要求34所述的多层基板(60)，其特征在于，
第1绝缘构件(80、81、82a、82b、83)具有比树脂层(61)高的绝缘性，
从半导体器件(1)表面开始直到多层基板(60)的外表面，连续配置第1绝缘构件(80、81、82a、82b、83)。
36.根据权利要求34所述的多层基板(60)，其特征在于，
第1绝缘构件(82a，82b)具有主部(82a)和侧部(82b)，
主部(82a)至少贯通低电位基准电路部(LV)和高电位基准电路部(HV)相互面对的边界，
侧部(82b)从主部(82a)的两端开始向低电位基准电路部(LV)或高电位基准电路部(HV)的侧面延伸。
37.根据权利要求33所述的多层基板(60)，其特征在于，
还具有空隙部(84)，
布线图案(70)包括第1布线图案(70)和第2布线图案(70)，
连接孔(71)包括第1连接孔(71)和第2连接孔(71)，
第1布线图案(70)和第1连接孔(71)被施加第1电位，
第2布线图案(70)和第2连接孔(71)被施加第2电位，
空隙部(84)配置在第1布线图案(70)和第1连接孔(71)与第2布线图案(70)和第2连接孔(71)之间，
空隙部(84)切断配置有第1布线图案(70)、第1连接孔(71)、第2布线图案(70)和第2连接孔(71)的相邻2个树脂层(61)的界面，
空隙部(84)至少贯通低电位基准电路部(LV)和高电位基准电路部(HV)相互面对的边界。
38.根据权利要求33所述的多层基板(60)，其特征在于，
还具有凹凸部(85)，
布线图案(70)包括第1布线图案(70)和第2布线图案(70)，
连接孔(71)包括第1连接孔(71)和第2连接孔(71)，
第1布线图案(70)和第1连接孔(71)被施加第1电位，
第2布线图案(70)和第2连接孔(71)被施加第2电位，
凹凸部(85)配置在第1布线图案(70)和第1连接孔(71)与第2布线图案(70)和第2连接孔(71)之间，
凹凸部(85)切断配置有第1布线图案(70)、第1连接孔(71)、第2布线图案(70)和第2连接孔(71)的相邻2个树脂层(61)的界面，
凹凸部(85)至少贯通低电位基准电路部(LV)和高电位基准电路部(HV)相互面对的边界。
39.根据权利要求33所述的多层基板(60)，其特征在于，
布线图案(70)包括第1布线图案(70)和第2布线图案(70)，
连接孔(71)包括第1连接孔(71)和第2连接孔(71)，
第1布线图案(70)和第1连接孔(71)与第1金属膜(4d)连接，
第2布线图案(70)和第2连接孔(71)与第2金属膜(4d)连接，
第1连接孔(71)和第2连接孔(71)中的每个孔包含第2绝缘构件(73)和第4导电构件(74)，
第2绝缘构件(73)是筒状，具有比树脂层(61)高的绝缘性，
第4导电构件(74)填充在筒状的第2绝缘构件(73)中。
40.根据权利要求39所述的多层基板(60)，其特征在于，
第2绝缘构件(73)从各金属膜(4d)开始连续延伸直到多层基板(60)的外表面。
41.根据权利要求39所述的多层基板(60)，其特征在于，
第1连接孔(71)和第2连接孔(71)中的每个孔还包含第3绝缘构件(75)，
第2绝缘构件(73)具有多个第2绝缘部分(73)，所述第2绝缘部分(73)具有与各树脂层(61)的厚度同等的长度，
第3绝缘构件(75)是环状，包围着相邻的2个第2绝缘部分(73)的接触部。
42.根据权利要求39所述的多层基板(60)，其特征在于，
还具有配置在多层基板(60)的外表面的低电位电极(70c)以及高电位电极(70c)，
第1金属膜(4d)通过第1连接孔(71)和第1布线图案(70)与低电位电极(70c)连接，
第2金属膜(4d)通过第2连接孔(71)和第2布线图案(70)与高电位电极(70c)连接，
第1连接孔(71)具有多个第1连接孔部分(71)，所述第1连接孔部分(71)具有与各树脂层(61)的厚度同等的长度，
第2连接孔(71)具有多个第2连接孔部分(71)，所述第2连接孔部分(71)具有与各树脂层(61)的厚度同等的长度，
与低电位电极(70c)连接的第1连接孔部分(71)和与高电位电极(70c)连接的第2连接孔部分(71)的间隔，比与第1金属膜(4d)连接的第1连接孔部分(71)和与第2金属膜(4d)连接的第2连接孔部分(71)的间隔大。
43.根据权利要求33所述的多层基板(60)，其特征在于，
还具有至少在与半导体器件(1)接触的两侧的树脂层(61)上配置的多个第4绝缘构件(86)，
各第4绝缘构件(86)在多层基板(60)的层叠方向上贯通该树脂层(61)，并与半导体器件(1)接触。
44.根据权利要求43所述的多层基板(60)，其特征在于，
布线图案(70)包括第1布线图案(70)和第2布线图案(70)，
连接孔(71)包括第1连接孔(71)和第2连接孔(71)，
第1布线图案(70)和第1连接孔(71)被施加第1电位，
第2布线图案(70)和第2连接孔(71)被施加第2电位，
1个第4绝缘构件(86)配置在第1布线图案(70)和第1连接孔(71)与第2布线图案(70)和第2连接孔(71)之间，
该1个第4绝缘构件(86)至少贯通低电位基准电路部(LV)和高电位基准电路部(HV)相互面对的边界，
该1个第4绝缘构件(86)以切断与半导体器件(1)接触的树脂层(61)和与该接触的树脂层(61)相邻的树脂层(61)之间的界面的方式延伸设置。
45.根据权利要求43所述的多层基板(60)，其特征在于，
第4绝缘构件(86)具有比树脂层(61)高的绝缘性，
第4绝缘构件(86)至少贯通低电位基准电路部(LV)和高电位基准电路部(HV)相互面对的边界，
第4绝缘构件(86)贯通与半导体器件(1)相邻的多个树脂层(61)。
46.根据权利要求33所述的多层基板(60)，其特征在于，
还具有至少配置在与半导体器件(1)接触的两侧的树脂层(61)上的多个金属构件(87)，
各金属构件(87)在多层基板(60)的层叠方向上贯通该树脂层(61)，并与半导体器件(1)接触。
47.根据权利要求46所述的多层基板(60)，其特征在于，
还具有配置在多层基板(60)的外表面的散热器(88)，
设在半导体器件(1)的一侧的树脂层(61)中的多个金属构件(87)与散热器(88)接触。
48.根据权利要求46或47所述的多层基板(60)，其特征在于，
金属构件(87)由与连接孔(71)的导电构件相同的材料构成。
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