CN101752345B - 半导体器件p2id和sm的测试结构 - Google Patents

半导体器件p2id和sm的测试结构 Download PDF

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张会锐
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Abstract

本发明公开了一种半导体器件P2ID和SM的测试结构，包括依次排列的多个接触测试衬垫，其中测试衬垫(4)通过一个第一金属天线连接到测试衬垫(8)；测试衬垫(9)通过一个第二金属天线连接到测试衬垫(5)，所述第一金属天线和第二金属天线为蛇形，在所述测试衬垫(5)与所述测试衬垫(8)之间，第一金属天线和第二金属天线相互重叠。本发明通过将P2ID的测试结构和SM的测试结构集成在一起，且同一平面实现不同空间的重复利用，大大减小了两种测试结构占用芯片的面积，从而降低了器件测试的成本。

Description

半导体器件P2ID和SM的测试结构
技术领域
本发明涉及一种半导体器件的测试结构，尤其是一种半导体器件P2ID和SM的测试结构。
背景技术
在较为先进的半导体制程中(≤0.25μm工艺)，随着器件最小特征尺寸的不断缩小以及工艺的改变，诸如层间介质膜等，针对P2ID(用于监控半导体工艺过程中可靠性相关的等离子体损伤，Process Induced PlasmaDamage)和SM(介质层应力迁移损伤，Stress Induced Migration)两方面的评估和监控是工艺可靠性十分重要的课题。用于P2ID测试的测试结构，其基本单位由一个场效应晶体管(MOSFET)和一个用于收集工艺过程中产生的相关等离子体的金属天线，天线形状为梳状设计，如图1和图2所示，不同工艺层次的天线可收集不同工艺步骤和工艺层次过程中产生的等离子体。这种P2ID测试结构的梳状天线不但占用芯片面积较大，而且不能够放置在狭窄的划片槽内(≤80μm)。而用于SM测试的图形的基本构成由一个可用于两端法测试的电阻构成，通过对测试图形电阻值的测试得到对应的介质层的应力损伤的信息。但是，现有技术中，P2ID的测试结构与SM测试结构是分开的，并且SM测试结构需要相当长度的测试图形，用于SM测试的图形的基本构成由一个长度大于5000μm的可用于两端法测试的电阻构成，不同层次的金属天线可收集对应介质层的应力损伤。P2ID和SM的测试结构由于都需要包含不同层次的结构，因此会总的测试结构数量大，占用测试面积也大。使用上很不方便，并且成本也很高。
发明内容
本发明所要解决的技术问题是提供一种半导体器件P2ID和SM的测试结构，能够大大缩小P2ID测试和SM测试所占用的芯片面积，从而降低测试的成本。
为解决上述技术问题，本发明半导体器件P2ID和SM的测试结构的技术方案是，包括依次排列的多个接触测试衬垫，第一测试衬垫1连接一个第一场效应晶体管的衬底端，第二测试衬垫2连接所述第一场效应晶体管的源极或漏极，第三测试衬垫3连接所述第一场效应晶体管的漏极或源极，第四测试衬垫4连接所述第一场效应晶体管的栅极，所述第四测试衬垫4通过一个第一金属天线连接到第八测试衬垫8；第十二测试衬垫12连接一个第二场效应晶体管的衬底端，第十一测试衬垫11连接所述第二场效应晶体管的漏极或源极，第十测试衬垫10连接所述第二场效应晶体管的源极或漏极，第九测试衬垫9连接所述第二场效应晶体管的栅极，所述第九测试衬垫9通过一个第二金属天线连接到第五测试衬垫5，所述第一金属天线和第二金属天线为蛇形，在所述第五测试衬垫5与所述第八测试衬垫8之间，第一金属天线和第二金属天线相互重叠。
本发明通过将P2ID的测试结构和SM的测试结构集成在一起，大大减小了两种测试结构占用芯片的面积，且同一平面实现不同空间的重复利用，从而降低了器件测试的成本。
附图说明
下面结合附图和实施例对本发明作进一步详细的说明：
图1为现有的P2ID测试结构的示意图；
图2为图1中A部分的示意图；
图3为本发明半导体器件P2ID和SM的测试结构的示意图。
具体实施方式
本发明公开了一种半导体器件P2ID和SM的测试结构，如图3所示，包括依次排列的多个接触测试衬垫，第一测试衬垫1(PAD)连接一个第一场效应晶体管13的衬底端，第二测试衬垫2连接所述第一场效应晶体管13的源极或漏极，第三测试衬垫3连接所述第一场效应晶体管13的漏极或源极，第四测试衬垫4连接所述第一场效应晶体管13的栅极，所述第四测试衬垫4通过一个第一金属天线15连接到第八测试衬垫8；第十二测试衬垫12连接一个第二场效应晶体管14的衬底端，第十一测试衬垫11连接所述第二场效应晶体管14的漏极或源极，第十测试衬垫10连接所述第二场效应晶体管14的源极或漏极，第九测试衬垫9连接所述第二场效应晶体管14的栅极，所述第九测试衬垫9通过一个第二金属天线16连接到第五测试衬垫5，所述第一金属天线15和第二金属天线16为蛇形，在所述第五测试衬垫5与所述第八测试衬垫8之间，第一金属天线15和第二金属天线16相互重叠。
图3所示的实施例中，还包括一些悬空的测试衬垫，如图2中的第五测试衬垫5和第八测试衬垫8，所述第一金属天线和所述第二金属天线可以绕过这些测试衬垫。
如图3所示，第一金属天线15与第一场效应晶体管13连接作为一个P2ID测试结构17，而第二金属天线16与第二场效应管14连接作为另一个P2ID测试结构18，同时这两个测试结构17和18也作为SM测试结构。
所述场效应晶体管的栅极并联有保护二极管。图3中，第一场效应晶体管13的栅极连接有保护二极管19，第二场效应晶体管14的栅极连接有保护二极管20。对于NMOS，保护二极管为栅极电极并联一个P/N结二极管，对于PMOS，保护二极管为栅极电极并联一个N/P结二极管。场效应晶体管的栅极并联的反偏的PN结会在栅极上有大电流流过的情况下实现该保护二极管反向开启，从而将大电流从该反偏的PN结导走，不会损伤栅氧化层。假如天线为第Metal(n)层，则将保护二极管和栅极电极连在一起的连接线为第Metal(n+1)层。譬如，天线为Metal-1，则连接保护二极管的为Metal-2层。
进行P2ID测试即是通过测试栅极连接天线的晶体管的相关参数来进行评估的；测试SM是通过对蛇形的天线电阻进行两端法测试进行的，即测试连线两端各有的测试PAD，进行相关测试。
本发明半导体器件P2ID和SM的测试结构采用蛇形结构的金属天线，能够灵活控制天线的走线形状，可以根据需要将天线放置于划片槽内进行监控测试。通过两端法引出，如图2中，将第四测试衬垫4和第八测试衬垫8引出或者将第五测试衬垫5和第九测试衬垫9引出，便可以同时利用蛇形的金属天线进行工艺SM相关的测试要求。利用在同一平面内由于具有空间的差异，可以在同一平面内堆叠不同层次的金属天线，这样可以实现同一个测试面积的重复使用，大大节省了芯片面积。

Claims (2)

1.一种半导体器件P2ID和SM的测试结构，其特征在于，包括依次排列的多个接触测试衬垫，第一测试衬垫(1)连接一个第一场效应晶体管的衬底端，第二测试衬垫(2)连接所述第一场效应晶体管的源极或漏极，第三测试衬垫(3)连接所述第一场效应晶体管的漏极或源极，第四测试衬垫(4)连接所述第一场效应晶体管的栅极，所述第四测试衬垫(4)通过一个第一金属天线连接到第八测试衬垫(8)；第十二测试衬垫(12)连接一个第二场效应晶体管的衬底端，第十一测试衬垫(11)连接所述第二场效应晶体管的漏极或源极，第十测试衬垫(10)连接所述第二场效应晶体管的源极或漏极，第九测试衬垫(9)连接所述第二场效应晶体管的栅极，所述第九测试衬垫(9)通过一个第二金属天线连接到第五测试衬垫(5)，所述第一金属天线和第二金属天线为蛇形，在所述第五测试衬垫(5)与所述第八测试衬垫(8)之间的芯片区域，第一金属天线和第二金属天线相互重叠。
2.根据权利要求1所述的半导体器件P2ID和SM的测试结构，其特征在于，所述场效应晶体管的栅极还并联有保护二极管。
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