CN101685817B - 半导体芯片 - Google Patents

Abstract

本发明提供一种半导体芯片及半导体晶片。一种半导体芯片，其包括在基板上形成的元件形成区、围绕所述元件形成区的划线区以及在半导体芯片的至少一个拐角区域中的划线区中局部提供的结构。元件形成区和划线区包括在基板上层压的多个层间介电膜。所述结构由拐角衬垫和互连拐角衬垫的通孔构成，其中，所述拐角衬垫在层压方向上垂直地夹持所述层间介电膜中的至少一个。

Description

半导体芯片

技术领域

本发明涉及半导体芯片、半导体晶片以及用于制造半导体芯片的晶片划片方法。 

背景技术

与本发明相关地，JP-A No.2007-067372公开了一种用于半导体器件的技术，其中，在元件形成区与划线区之间提供有整个地围绕元件形成区的密封环，以防止由于对半导体晶片进行划片而引起的破裂到达元件形成区的内部。围绕元件形成区、沿其边界设置有旨在防止水渗入元件形成区中的密封环。 

在另一与本发明相关的技术中，JP-A.56(1981)-140626公开了一种用于半导体晶片的技术，其中，在划线区中设置有用于定位元件形成区的、诸如十字标记这样的掩模对准图案(对准标记)。 

图11是示出放大形式的半导体晶片中的对准标记及其附近的示意性平面图。图12是沿着图11中的线XII-XII截取的截面图，其示出了半导体晶片的层叠结构。 

半导体晶片112具有布置成特定图案的矩形元件形成区20以及位于元件形成区20之间的划线区30。密封环区25位于元件形成区20与划线区30之间。 

对准标记40，具有金属膜(铝等)的十字形标记，位于划线区30交会的交叉区中。 

如图12中所示，在元件形成区20和划线区30中，在基板16上 

层压有层间介电膜22。元件形成区20包括具有通过构图而制成的金属 

布线210的内部电路区和I/O(输入/输出)区。 

阻挡膜23位于每一层层间介电膜22的上面上。 

密封环区25是其中通过连接环状衬垫211和密封壁24而形成用于围绕元件形成区20的密封环251的区域。 

构成密封环251的环状衬垫211位于与元件形成区20内的金属布线210相同的层中，形成围绕元件形成区20的边界的、像矩形框一样的带状。堆叠的环状衬垫211通过密封壁24彼此相连，所述密封壁24相类似地围绕元件形成区20。 

划线区30、元件形成区20和密封环区25的上表面由透明的表面保护膜42所覆盖。 

发明内容

在将半导体晶片划片成半导体芯片的划片工艺中，元件形成区通过在划线区中进行切割而被彼此分离成片。 

在该工艺中，由于切割而产生的冲击会引起半导体晶片中的层间介电膜和诸如对准标记金属层剥离、破碎或裂开(下文中将这样的损坏总体称为“破裂”)。 

破裂将会毁坏密封环并且使水渗入元件形成区或毁坏元件形成区，从而导致半导体芯片的电特性的劣化。 

另外，破裂不仅会发生在半导体晶片划片工艺中而且还会发生在运送或处理作为分立片的半导体芯片的工艺中。在后面的工艺中，由 于应力集中而引起的破裂易于发生在半导体芯片拐角区域中。 

另一方面，近年来，存在对更小的元件形成区以及更高的半导体晶片的利用效率，即，元件形成区的面积比例增加的持续增长的需求。这意味着变得更加难以围绕元件形成区提供足够宽的密封环区或扩宽划线区，以在划片线与密封环区之间得到足够的间隙。 

例如，在JP-A No.2007-067372中所说明的半导体晶片中，从元件形成区径向地沿着密封环区的内部来布置像肋板一样的辅助部，以增强密封环并且防止破裂扩展到元件形成区中。然而，这样的辅助部的存在意味着划线区宽度增加了辅助部长度，从而致使半导体晶片的利用效率降低。 

如上所述，期望防止划线区中的破裂扩展到半导体晶片的元件形成区中，同时确保晶片的高效使用。 

根据本发明的一方面，半导体芯片包括元件形成区，其形成在基板上；以及划线区，其围绕所述元件形成区，形成在基板上，其中，所述元件形成区和所述划线区包括在所述基板上层压的多个层间介电膜，并且在所述半导体芯片的至少一个拐角区域中的划线区中，局部地提供由多个拐角衬垫和互连所述拐角衬垫的通孔构成的结构，所述多个拐角衬垫在层压方向上垂直地夹持所述多个层间介电膜中的至少一个。 

这里，元件形成区表示半导体芯片的其中形成有内部电路的区域。划线区表示围绕元件形成区的区域并且包括半导体芯片的拐角区域。半导体芯片的拐角区域表示包括半导体芯片的拐角并且具有给定扩展的区域。 

“在半导体芯片的至少一个拐角区域中的划线区中局部地提供 (结构)”这一表述意指排除了结构在整个划线区上伸展或者在两个或更多个拐角区域上连续伸展的可能性。 

换言之，该结构可以在一个拐角区域的全部或部分上伸展或者在两个或更多个拐角区域的全部或部分上伸展。 

根据本发明的一方面，半导体晶片包括：多个元件形成区，其形成在基板上；以及带状划线区，其形成在所述基板上，所述带状划线区彼此交叉并且分别围绕元件形成区。元件形成区和划线区包括多个层压的层间介电膜，并且在所述划线区的交叉区中，局部地提供由多个衬垫和互连这些衬垫的通孔构成的结构，所述多个衬垫在层压方向上垂直地夹持所述层间介电膜中的至少一个。 

依据本发明人的研究，已发现由于半导体晶片划片而引起的破裂通常发生在划线区交会的交叉区中。下面解释其是如何发生的。 

基于假定沿着两个交叉方向(第一和第二方向)对半导体晶片进行划片以分离元件形成区，给出说明。在沿着第一方向对晶片进行划片的步骤中，由于相邻的元件形成区通过它们的在第二方向上延伸的边缘而相连接，所以划片的冲击没有集中在各个元件形成区中。因而，在第一划片步骤中，半导体晶片被划片成条而没有破裂发生。 

另一方面，在其中沿着第二方向切割半导体晶片条以制作分离的半导体芯片的第二划片步骤中，沿着已经切割了其他三条边缘的每一个元件形成区的最后的边缘或未切割的边缘进行切割。因此，恰好在元件形成区被完全切分之前，其仅在用作划片行程终端(dicing strokeend)的一个拐角区域中与相邻的元件形成区不稳定且狭窄地相连接。因而，划片刀施加的冲击没有集中在该拐角区域中，所以在划片刀通过未切割部分之前容易在其中出现裂纹或破裂。 

由于上述原因，破裂容易发生在用作划片行程终端的划线区的交叉区中。 

因此，根据本发明，由于在半导体芯片的拐角区域中提供了由通过通孔而互连的拐角衬垫构成的结构，所以当划片行程在拐角区域处终止时得以防止破裂扩展到元件形成区中。 

换言之，在半导体晶片中，在将其划片成半导体芯片的工艺中并未发生破裂。由于拐角衬垫和通孔位于划线区的拐角区域中，所以元件形成区的有效面积并未受到影响并且半导体晶片的高利用效率得以保持。 

该半导体芯片改善了划片工艺中的成品率并且提高了生产率。 

根据该半导体芯片，可以防止由于在划片工艺之后在拐角区域中施加的冲击而引起的破裂。 

根据本发明的半导体晶片划片方法是对半导体晶片进行划片的工艺，所述半导体晶片包括：多个元件形成区，其形成在基板上；以及带状划线区，其形成在基板上，所述带状划线区彼此交叉并且分别围绕元件形成区，其中，晶片被划片成分别包括元件形成区的半导体芯片。元件形成区和划线区包括在基板上层压的多个层间介电膜；在划线区的至少一个交叉区中，局部地提供由多个金属衬垫和互连所述衬垫的通孔构成的结构，所述多个金属衬垫在层压方向上垂直地夹持所述多个层间介电膜中的至少一个；以及所述元件形成区使用包含上述结构的交叉区作为划片行程终端而被分离。 

在上述划片方法中，将包含上述结构的交叉区用作划片行程终端防止了在不同的情况下容易发生在交叉区中的破裂的扩展。 

在本发明中，各种元件不必每一个都独立，并且多于一个的元件可以构成单个构件，或者单个元件可以由多于一个的构件构成，或者某个元件可以是另一个元件的一部分，或者一个元件的一部分可以是另一个元件的一部分。 

在根据本发明的半导体晶片划片方法的说明中，可以描述步骤的特定顺序，但是该顺序并不仅限于执行步骤的顺序，除非另外规定。若干步骤需要在不同时间执行，但是某个步骤可以在另一步骤进行的同时开始，或者执行特定步骤的时间段与执行另一步骤的时间段完全或部分重叠。 

根据本发明的半导体晶片以及其划片方法防止在划片工艺中破裂扩展到元件形成区中，同时保持半导体晶片的高利用效率，并且因而提供高质量半导体芯片。 

根据本发明的半导体晶片提高了划片工艺中的生产率，并且防止了在划片工艺之后在拐角区域中的破裂的扩展。 

附图说明

图1是根据本发明第一实施例的半导体晶片的平面图； 

图2是划线区的交叉区及其附近的平面图； 

图3是半导体晶片的层叠结构的截面图； 

图4A和4B是半导体芯片的示意性平面图，其中，图4A示出半导体芯片并且图4B示出该芯片的拐角区域； 

图5A至5D是根据本发明第二实施例的半导体晶片的交叉区中的通孔的各种变形的示意性平面图，其中，图4A示出了第一变形，图4B示出了第二变形，图5B示出了第三变形，并且图5D示出了第四变形； 

图6A和6B是根据本发明第三实施例的半导体晶片中的抗破裂结构的示意性平面图，其中，图6A示出子衬垫(sub-pad)的组合并且图 6B示出子衬垫的另一组合； 

图7是根据本发明第四实施例的半导体晶片的层叠结构的截面图； 

图8是根据本发明第五实施例的半导体晶片的层叠结构的截面图； 

图9是根据本发明第六实施例的半导体晶片的层叠结构的截面图； 

图10是根据本发明第七实施例的半导体晶片中的抗破裂结构的示意性平面图； 

图11是示出传统半导体晶片中的对准标记及其附近的示意性平面图； 

图12是半导体晶片的层叠结构的截面图； 

图13是半导体晶片的平面图。 

具体实施例

接下来，将参照附图来说明本发明的优选实施例。在全部图中，用相同的附图标记表示相同的元件，并且适当地省略对这样的元件的重复说明。 

(第一实施例) 

图1是以放大形式示出根据第一实施例的图13中所示的半导体晶片12中由虚线A包围的区域的平面图。为了图示，在图中用阴影线标出密封环区25和增强衬垫34。 

图2是示出与图1中由链式线包围的与交叉区32及其附近相对应的划线区30及其附近的放大平面图。 

图3是示出沿着图2中的线III-III截取的半导体晶片12的层叠结构的截面图。 

(半导体晶片) 

首先，下面概述本实施例中的半导体晶片12。 

半导体晶片12包括多个元件形成区20和彼此交叉并且分别围绕元件形成区20的带状划线区30。 

在元件形成区20和划线区30中，多个层间介电膜22被层压。 

半导体晶片12还包括由多个衬垫(增强衬垫34)和互连增强衬垫34的通孔36构成的结构(抗破裂结构38)，其中，所述多个衬垫局部地位于划线区30的交叉区32中，并且在层压方向(图3中的垂直方向)上垂直地夹持层间介电膜22中的至少一个。 

在半导体晶片12中，元件形成区20垂直以及水平地成行列布置。为了简单图示，图1在每一个垂直和水平行列中仅示出两个元件形成区，共计四个元件形成区，尽管半导体晶片12可以在其上垂直以及水平地布置成数百或数千个元件形成区20。从上方观看，半导体晶片12的每一个元件形成区的形状都不限于图中所示的矩形；可替选地，它可以是圆形。 

用划片刀进行切割的带状划线区30形成在相邻的元件形成区20之间，并且围绕元件形成区20。 

划片线DL在图3中用双点划线指示出。 

在根据第一实施例的半导体晶片12中，密封环区25位于元件形成区20与划线区30之间，围绕元件形成区20。 

构成密封环区25的密封环251包括被连接成覆盖元件形成区20的整个周围的环状衬垫211和密封壁24。密封环251在划片工艺中并 未被切割而是保留为半导体芯片10的固有区。 

因此，半导体晶片12包括密封环区25以及抗破裂结构38，其中，所述密封环区25位于元件形成区20与划线区30之间并且围绕元件形成区20，所述抗破裂结构38位于划线区30的交叉区32中。 

在本实施例中，因为元件形成区20是矩形的，所以沿着元件形成区20的边缘201伸展的划线区30在两个相互正交的方向上延伸。元件形成区20的拐角202与交叉区32相邻近，所述交叉区32与划线区30交会。如图1中所示，存在三种类型的交叉区32：仅与元件形成区20的一个拐角区域202相邻近的L形交叉区、与两个拐角区域202相邻近的T形交叉区、以及与四个拐角区域202相邻近的十字形交叉区。 

在半导体晶片12中，在交叉区32中提供抗破裂结构38。抗破裂结构38应该被提供在与每个元件形成区20的至少一个拐角202相邻近的交叉区32中。因此，在半导体晶片12中，如图1所示，可以在作为彼此垂直和水平地相邻近的四个元件形成区20的拐角202的会集点的交叉区32中提供抗破裂结构38。 

如图1中所示，在本实施例中，抗破裂结构38被提供在划线区30的每一个交叉区32中。 

如图2和3中所示，抗破裂结构38包括增强衬垫34，在增强衬垫34之间具有层间介电膜22；以及通孔36，其在厚度方向上互连增强衬垫34。 

增强衬垫34局部地位于划线区30中。更具体而言，增强衬垫34在划线区30的整个或部分交叉区32上伸展。 

在半导体晶片12中，层间介电膜22、阻挡膜23和金属布线层21 被重复地堆叠在硅、玻璃等的基板16上。 

层间介电膜22和阻挡膜23被连续地形成在元件形成区20和划线区30这两个区中。 

在本实施例的说明中，半导体芯片10或半导体晶片12的层压方向上的“垂直”表明其中基板16处于下部位置并且金属布线层21处于上部位置的位置关系，但并未表明重力方向。 

对于层间介电膜22，使用绝缘材料。该绝缘材料可以是低k材料(具有低介电常数的材料)或非低k材料，这取决于所需的介电常数。 

低k材料包括：SiOC(含碳的碳化硅)；诸如HSQ(氢硅倍半氧烷)、MSQ(甲基硅倍半氧烷)和MHSQ(甲基化氢硅倍半氧烷)的聚氢硅氧烷；聚芳醚(PAE)；二乙烯基硅氧烷-双苯并环丁烯(BCB)；诸如Silk(注册商标)这样的芳香族有机材料；以及诸如SOG、FOX(注册商标)(可流动的氧化物)和CYTOP(注册商标)的有机材料。 

如果要求层间介电膜22具有低介电常数，则推荐使用上面列出的低k材料之中的多孔材料，例如，多孔SiOC(p-SiOC)。 

如果允许层间介电膜22具有相对高的介电常数，则可以使用非低k材料。非低k材料包括诸如氧化硅(SiO₂)的无机绝缘材料。 

[元件形成区] 

元件形成区20包括其中通过金属布线210形成各种电路图案的内部电路区和I/O(输入/输出)区。 

金属布线层21是包括被构图的金属布线210的层。在本实施例中，由铜或其他金属制成的金属布线210被局部地掩埋在层间介电膜22 中。这意味着层间介电膜22与金属布线层21在层压方向上部分地重叠。 

如图3中所示，关于金属布线层21，靠近基板16的下层局部布线层21c薄，中间半全局布线层21b中等厚，而上层全局布线层21a厚。 

因此，就在金属布线层21之间放置的层间介电膜22的厚度而言，下层介电膜22c薄，中间介电膜22b中等厚，并且上层介电膜22a厚。 

在本实施例中，对于下层介电膜22c，使用具有低介电常数的多孔低k材料，对于中间介电膜22b，使用非多孔的低k材料，并且对于上层介电膜22a，使用非多孔的非低k材料。 

这些绝缘材料比金属材材更易碎，并且当使用这些绝缘材料时，在划片过程中容易出现破裂并且破裂容易扩展。 

每个阻挡膜23都是由诸如TiN(氮化钛)、Ta(钽)、TaN(氮化钽)、W(钨)或WN(氮化钨)的无机材料制成的单层膜或者是由这些材料的任何组合的层压膜。 

金属衬垫26被掩埋在最上层层间介电膜22中。金属衬垫26由诸如铝或TiN的金属材料制成。 

在厚度方向上用密封壁24连接金属衬垫26和金属布线210，以构成密封环251。 

每个金属衬垫26在元件形成区20内的给定位置被暴露并且从上方可以观看到。 

透明的表面保护膜42位于元件形成区20的顶表面上。在本实施例中，表面保护膜42包括多个层压层。更具体而言，自下至上依次堆叠有氧化硅膜43(SiO₂)、氮氧化硅膜44(SiON)和聚酰亚胺膜45。 

[划线区] 

在划线区30中，垂直地夹持层间介电膜22的金属衬垫(增强衬垫34)被堆叠。增强衬垫34(34a和34b)分别位于与金属衬垫26和全局布线层21a相同的层中，所述全局布线层21a即是最上层金属布线层21。 

换言之，在本实施例中，在每个划线区30中层压多个层间介电膜22，并且层间介电膜22中的一些由通过通孔36而互连的增强衬垫34垂直地夹持。 

在本实施例中，元件形成区20在多个层间介电膜22中具有布线(金属布线210)，并且划线区30中的增强衬垫34a和34b位于与金属布线层210相同的层中。 

增强衬垫34a和34b由与金属布线210相同的材料制成。换言之，在本实施例中，上层增强衬垫34a由铝制成而下层增强衬垫34b由铜制成。 

增强衬垫34(34a和34b)被放置在如下高度水平处：使得最上层层间介电膜22被增强衬垫34垂直地夹持。 

然而，增强衬垫34被放置的高度水平可以被改变，这将稍后详细说明。 

增强衬垫34a和34b通过通孔36互连以构成抗破裂结构38。 

通孔36由诸如铜的、与元件形成区20中的密封壁24的材料相同的金属材料制成。可以在相同的层中制作密封壁24的相同工艺期间制作通孔36。 

因为金属增强衬垫34a和34b以及金属通孔36相连，所以抗破裂结构38提供比层间介电膜22更高的耐破裂性。 

如图2中所示，增强衬垫34沿着元件形成区20的边缘201伸展。更具体而言，通过通孔36而互连的增强衬垫34中的至少一个(图中的增强衬垫34a)具有两个线性部341和342，这两个线性部沿着与划线区30延伸的方向相同的方向伸展，并且彼此交叉，从而形成十字形。 

在本实施例中，如图1中所示，在元件形成区20的布置的外缘上，划线区30的交叉区32中的增强衬垫34是L形或T形。 

在本实施例中，如图5A至5D所示，抗破裂结构38具有若干队列通孔36(361-364)，这若干通孔36彼此平行并且在划线区30的宽度方向上间隔地分隔。 

更具体而言，四个L形通孔361至364以彼此面对的L形的角度(拐角)沿着线性部341和342，位于十字形增强衬垫34a正下方。 

相邻的通孔(361-364)之间的间隔比划片刀切割宽度和划片刀定位精度的和(下文中称作“划片宽度”)更大。 

因此，当将半导体晶片12划片成其中的每一个都包括元件形成区20的半导体芯片10时，可以在相邻的通孔(361-364)之间进行划片。换言之，用划片刀在抗破裂结构38的金属通孔361-364中进行切割是不必要的。 

以层堆叠的增强衬垫34(34a、34b)的尺寸和形状不需要总是完全相同。在本实施例中，如图3中所示，下层增强衬垫34b构成在划线区30的宽度方向上分隔的多个队列(两个队列)，以匹配多个队列的通孔36。增强衬垫34b(增强衬垫34b1和34b2)之间的间隙等于或大于划片宽度。 

换言之，在每一个十字形的交叉区32中放置的抗破裂结构38包括上层增强衬垫34a(从上方观看为十字形)、四个下层增强衬垫34b 

(从上方观看为L形)、以及将增强衬垫34b互连到增强衬垫34a的通孔36。 

[划片方法] 

下面说明根据本实施例的用于半导体晶片12的划片方法。该方法对半导体晶片12进行划片，以制成其中每一个都包括元件形成区20的分离的半导体芯片10，其中，半导体晶片12具有多个元件形成区20和分别围绕元件形成区20的、相互交叉的带状划线区30。 

在元件形成区20和划线区30中，层压多个层间介电膜22。 

在半导体晶片12中，基板16的背面接合划片板(未示出)，以便防止晶片条或芯片在划片工艺期间分散。划片刀从上方倾斜地按压住半导体晶片12的边缘，以在半导体晶片12中进行切割，直至划片刀到达划片板的厚度的一半。 

在半导体晶片12中，在每个划线区30的至少一个交叉区32中局部地提供结构(抗破裂结构38)，其中，该结构包括多层金属衬垫(增强衬垫34)和通孔36，所述多层金属衬垫(增强衬垫34)在层压方向上垂直地夹持多个层间介电膜22中的至少一个，所述通孔36互连增强衬垫34。 

在该划片方法中，将包含抗破裂结构38的交叉区32用作划片行程终端，以分离每个元件形成区20。 

同样在该划片方法中，将增强衬垫34(34a)中的至少一个用作用于定位半导体晶片12的对准标记。在各种工艺中需要对半导体晶片12定位，并且不仅可以将该对准标记用在划片工艺中，并且也可以用于在制作表面保护膜42的光刻工艺中使用标记图案进行对准。 

当增强衬垫34具有包含如本实施例中的一个或多个拐角的十字、L或T形时，通过使用增强衬垫34作为对准标记，能够有效率地进行利用对准器设备的光学定位。 

当在划线区30中的交叉区32中提供如图5A至5D中所示包含交叉区的中心C的增强衬垫34并且将其用作对准标记时，增强衬垫34可以被用作用于划片的引导标记并且也可以被用作用于其中容易出现破裂的区域的增强装置。 

[半导体器件] 

图4A是通过在划线区30中对根据本实施例的半导体晶片12进行划片而得到的半导体芯片10的示意性平面图，图4B示出放大形式的拐角区域33。 

在半导体晶片12中，划线区30的交叉区32(图1)与增强衬垫34一起被划片。在半导体芯片10的相应的元件形成区20的周围上，留下其中切掉了与划片宽度相等的区域的划线区30。作为划片的结果，半导体芯片10的划线区30变成具有给定宽度的带状区，所述带状区具有拐角区域33并且位于元件形成区20周围。 

此外，作为划片的结果，半导体晶片12中的交叉区32变成半导体芯片10的拐角区域33。相似地，作为划片的结果，增强衬垫34变 成拐角衬垫35。同样作为划片的结果，在划线区宽度方向上被分隔的通孔36被分离并且分别分配给半导体芯片10。 

具体而言，如图3中所示，在本实施例中，半导体晶片12的抗破裂结构38具有两个队列的通孔36，所述两个队列的通孔在其之间具有划片线DL，其中，单层增强衬垫34a位于通孔36上。这两队列通孔36由在其下方提供的增强衬垫34b1和34b2支撑。因此，当沿着划片线DL在划线区30中进行切割时，抗破裂结构38被分成左部分和右部分，其中的每一个被分配给包括元件形成区20的半导体芯片10，如图3中所示。 

这意味着本实施例中的每个半导体芯片10包括元件形成区20和围绕元件形成区20的划线区30。 

在元件形成区20和划线区30中，层压多个层间介电膜22。 

在半导体芯片10中，在至少一个拐角区域33中的划线区30中局部地提供结构(抗破裂结构38)，其中，该结构包括在层压方向上垂直地夹持多个层间介电膜22的多个拐角衬垫35和互连拐角衬垫35的通孔362。 

半导体芯片10具有在拐角区域33中层压的多个层间介电膜22，并且层间介电膜22中的一些由通过通孔36而互连的拐角衬垫35来垂直地夹持。 

在本实施例中，如图3中所示，层间介电膜22中的最上层层间介电膜被放置在增强衬垫34(拐角衬垫35)之间。 

如图4A和4B中所示，半导体元件区11，即，半导体芯片10的整个区域，包括：元件形成区20，其包含内部电路区(未示出)；划 线区30，其具有拐角区域33；以及密封环区25，其位于元件形成区20与划线区30之间并且围绕元件形成区20。 

换言之，半导体芯片10包括抗破裂结构38以及防止水渗入元件形成区20中的密封环区25。 

通过通孔362而互连的拐角衬垫35中的至少一个包括两个线性部341和342，其中，这两个线性部341和342分别沿着限定拐角区域33的两条边缘延伸并且彼此交叉，自上方观看形成L形。 

如图2及图4A和4B所示，线性部341和342延伸超过与拐角区域33相邻近的元件形成区20的边缘201的延长线EL。 

换言之，拐角衬垫35位于半导体芯片10的拐角331的中间附近，并且也沿着元件形成区20的相应的边缘201延伸到超过元件形成区20的相应的拐角202的点。 

在本实施例中，半导体芯片10在其中彼此远离的两个或更多个拐角区域33中具有抗破裂结构38。 

更具体而言，半导体芯片10在划线区30的四个拐角区域33中的每个中具有抗破裂结构38。 

若干队列的通孔36沿着与每一个拐角衬垫35的线性部341和342相同的方向延伸。 

在本实施例中，通孔36(361至364)可以采用一系列壁状狭缝(狭缝通孔)或一系列密集间隔的柱状(柱状通孔)的形式。 

然而，可以使用结合其他实施例描述的通孔36的各种布置。 

下面说明本实施例中的半导体晶片12的有益效果。 

在半导体晶片12中，在划线区30的交叉区32中提供抗破裂结构38，以增强层间介电膜22。结果，在划片工艺中，如果需要，交叉区32能够用作划片行程终端，以防止破裂扩展。 

如前所述，由于层间介电膜22中的裂纹或层间介电膜22的界面处的剥离而发生破裂。裂纹容易出现在易碎的层间介电膜22中。出现在划片行程终端处的破裂在层间介电膜22内或其界面处扩展，并且在其碰到金属材料(抗破裂结构38)时停止。 

因为给层间介电膜22施加有外部约束力，所以裂纹几乎不在约束方向上扩展，并且因而破裂几乎不扩展。因为垂直地夹持层间介电膜22的增强衬垫34通过通孔36互连，所以层间介电膜22在厚度方向上被约束。因而，抗破裂结构38的存在抑制了破裂在该结构附近的层间介电膜22内或其界面处扩展。 

因为该抗破裂结构38不位于元件形成区20的整个周围上，而只是局部具体地位于交叉区32中，所以元件形成区20的有效面积不受影响。 

在本实施例中，若干队列的通孔36在划线区30的宽度方向上以一定间隔彼此平行地分隔。结果，通过沿着划线区30延伸的方向在通孔36之间的间隙中移动划片刀，将晶片划片成分离的元件形成区20，而不需要使划片刀穿过通孔36。因此，划片刀的磨损得以减小。 

因为在通孔36之间的间隔中移动划片刀，所以即使在划线区30中发生破裂，不管破裂的方位如何，通孔36以及与他们相连的增强衬垫34也能够防止破裂进一步扩展。 

在本实施例中，划线区30的交叉区32中的增强衬垫34具有十字形，其中，增强衬垫的两个线性部341和342在与划线区30的边缘相同的方向上延伸并且彼此交叉。结果，当沿着划线区30的边缘延伸的两个方向或多个方向对半导体晶片12进行划片时，十字形增强衬垫34被切成四个部分，其中每一个都为L形。 

结果，通过对半导体晶片12进行划片而得到的半导体芯片10在其拐角区域33中具有L形拐角衬垫35。 

在本实施例中，在划线区30交会处的所有交叉区32中都提供有抗破裂结构38。结果，不管划片方向如何，抗破裂结构38都增强了用作划片行程终端的交叉区32。 

接下来，下面说明根据本实施例的半导体芯片10的有益效果。 

在半导体芯片10中，在半导体元件区11的划线区中，局部地提供在层压方向上垂直地夹持层间介电膜22中的至少一层的多个拐角衬垫35和互连拐角衬垫35的通孔36。更具体而言，在半导体元件区11的拐角区域中提供有抗破裂结构38。因为可以使用拐角区域33作为划片行程终端来进行划片，以防止破裂扩展到元件形成区20中，所以可以说半导体芯片10被构造成在划片工艺中提供高成品率。 

半导体芯片10能够防止在划片工艺之后的工艺中出现的破裂扩展。特别地，因为抗破裂结构38位于拐角区域33中，所以它能阻止由于半导体芯片10的跌落冲击而在拐角区域中发生应力集中或其他原因所引起的破裂扩展。 

因而，在划片工艺或划片工艺之后的工艺中，以上结构防止破裂扩展到密封环区25或元件形成区20中，从而防止了半导体芯片10的 机械特性和电特性的劣化。 

在半导体芯片10中，在拐角区域33中层压的层间介电膜22中的一些由拐角衬垫35垂直地夹持。考虑到破裂的可能性取决于层间介电膜22的材料和/或划片条件，如果找到易受破裂影响的特定层间介电膜22，则可以提供抗破裂结构38来垂直地夹持该层间介电膜22，从而能够减少划线区30中的增强衬垫34的层数，并且能够提高半导体芯片10在划片工艺中的成品率。 

另外，在半导体芯片10中，在拐角区域33中层压的最上层拐角衬垫35与通孔36相连。划片刀的直径远大于半导体晶片12的厚度，并且划片刀初次接触半导体晶片12的上表面。因此，当使用普通划片刀时，最有效地抑制了破裂的发生。 

通过通孔36连接的拐角衬垫35中的每一个都包括沿着限定拐角区域33的两条边缘延伸的两个线性部341和342。这防止了划线区30的拐角区域33中的破裂绕过抗破裂结构38而向元件形成区20扩展。 

在本实施例中，线性部341和342彼此交叉，从而形成L形。因而，由L形拐角衬垫35和连接它们的通孔36构成的抗破裂结构38，防止了拐角区域33中的破裂绕过抗破裂结构38而到达元件形成区20。 

在本实施例中，线性部341和342延伸超过与拐角区域33相邻近的元件形成区20的边缘201的延长线。这进一步防止了拐角区域33中的破裂绕过抗破裂结构38而到达元件形成区20。 

通孔36在与拐角衬垫35相同的方向上延伸。这意味着通孔36以及拐角衬垫35防止破裂绕过抗破裂结构38而到达元件形成区20。因此，通孔36有效地防止破裂在拐角衬垫35之间放置的层间介电膜22中扩展。 

此外，元件形成区20在多个层间介电膜22中具有金属布线210，并且划线区30中的拐角衬垫35位于与金属布线210相同的层中。拐角衬垫35由与金属布线210相同的材料制成。因而，能够在与位于划线区30中的增强衬垫34(拐角衬垫35)相同的工艺中制作位于元件形成区20内的金属布线210和金属衬垫26，从而没有增加用于制造半导体晶片12和半导体芯片10的工艺数目。 

半导体芯片10在彼此远离的两个或更多个拐角区域33中具有抗破裂结构38。具体而言，如图4A中所示，在划线区30的四个拐角中的每一个中提供有抗破裂结构38。因而，半导体芯片10被构造成使得破裂不到达元件形成区20的内部，其中，无论哪一个拐角被用作划片行程终端。这意味着不管划片方向如何都能够制造这样的半导体芯片10。 

接下来，说明根据本实施例的用于半导体晶片12的划片方法的有益效果。 

在该划片方法中，基于假定在划线区30的至少一个交叉区32中局部地提供包括多层金属增强衬垫34和通孔36的抗破裂结构38，所述多层金属增强衬垫34夹持多个层间介电膜22中的至少一个，所述通孔36互连增强衬垫34，使用交叉区32作为划片行程终端来进行划片，以分离元件形成区20。 

因为抗破裂结构38增强了作为经常发生破裂的划片行程终端的交叉区32，所以其在出现破裂时防止破裂扩展到密封环区25或元件形成区20中。 

在该划片方法中，至少一个增强衬垫34被用作用于定位半导体晶片12的对准标记。这意味着构成抗破裂结构38的增强衬垫34也用作 对准标记。因而，划线区30的区域被有效利用，并且半导体晶片12的利用效率没有下降。 

本发明不限于上述实施例，而是只要能达到本发明的目的则可以包括其他各种变形和修改。 

(第二实施例) 

图5A至5D是示出半导体晶片12中的划线区30的交叉区32中的通孔36的各种变形例。十字形增强衬垫34和其他构成元件与第一实施例中的相同。布置有若干队列通孔36，并且如在第一实施例中一样假定：十字形增强衬垫34的线性部341和342位于正交的X和Y轴上，通孔36(361、362、363和364)被分别定位在四个象限中。图中省略了密封环区25。 

图5A中所示的通孔36在与增强衬垫34，即半导体芯片10的拐角衬垫35的线性部341和342相同的方向上延伸，并且被布置成四个队列或更多队列。 

作为划片的结果而被提供在半导体芯片10的拐角区域33中的拐角衬垫35通过若干队列通孔36来互连。这进一步加强了抗破裂结构38。 

若干队列通孔36(例如，通孔361a和361b)具有使得它们从线性部341和342的交叉区中心C延伸相等距离的长度。 

图5B中所示的通孔36在与增强衬垫34，即半导体芯片10的拐角衬垫35的线性部341和342相同的方向上延伸并被布置成两个队列或更多队列，并且若干队列通孔36(361a和361b)的长度不同。 

在图5B中所示的示例中，与元件形成区20相邻近的一队列通孔 361b比靠近在划线区30中的交叉区中心C的一队列通孔361a更长。 

结果，即使一队列通孔361a不能阻止交叉区中心C附近的破裂，更加广泛地覆盖元件形成区20和密封环区25(图4B)的一队列通孔361b也能阻止破裂的扩展。 

另外，因为靠近划片线DL的一队列通孔361a短，所以即使划片刀的切割面或侧面意外地接触通孔36，接触长度也是短的并且划片刀的磨损也被减小。 

图5C示出，布置成L形的若干队列通孔361a和361b被提供在交叉区32的每一个象限中并且彼此交叉。结果，在通过对半导体晶片12进行划片而得到的半导体芯片10的拐角区域33中，提供有L形框状抗破裂结构38，其由通孔361a和361b以及置于它们之上或之下的增强衬垫34构成。 

因而，每一个半导体芯片10的抗破裂结构38都是具有增加的刚性的中空框状结构，所以发生在交叉区32中的破裂得以进一步有效防止。 

图5D中所示的通孔36包括：平行线部365，其沿着增强衬垫34的线性部341和342延伸；以及斜线部366，其与线性部341和342倾斜。以斜线部366将拐角202与交叉区中心C分离的方式，斜线部366与连接元件形成区20的拐角202和划线区30的交叉区中心C的线段相交叉。平行线部365与斜线部366相连续。 

在图5D中所示的通过对半导体晶片12进行划片而得到的半导体晶片10中，通过通孔36连接的拐角衬垫35中的至少一个包括面对划线区30的拐角的斜线部366。 

因而，即使在交叉区中心C附近发生破裂并且将向元件形成区20的拐角202扩展，面对破裂的抗破裂结构38的斜线部366也能有效地防止破裂渗入到元件形成区20中。 

(第三实施例) 

图6A和6B是示出根据第三实施例的半导体晶片12中的抗破裂结构38的示意性平面图，其中省略了密封环区25。 

划线区30的交叉区32中的抗破裂结构38在夹持交叉区32的相邻的元件形成区20之间具有在相同层中分离地形成的多个增强衬垫34。 

在图6A中所示的抗破裂结构38中，相互分隔并且背对背布置的四个L形子衬垫343(343a至343d)，组合形成十字形增强衬垫34。 

在图6B中所示的抗破裂结构38中，在交叉区32的每一个象限中提供多个L形子衬垫343(343a至343d)和344(344a至344d)。换言之，在通过对半导体晶片12进行划片而得到的半导体芯片10中，在划线区30的拐角331(图4)与元件形成区20的相应的拐角202之间，提供在相同层中分离地形成的多个拐角衬垫35(子衬垫343和344)。 

在对半导体晶片12进行划片时，沿着彼此相邻近的子衬垫(343a至343d)之间的划片线DL进行切割。 

子衬垫(343a至343d)之间的间隙比划片宽度更大。 

在根据第三实施例的半导体晶片12和半导体芯片10中，在相同层中分离地形成多个增强衬垫34，并且在它们之间有划片线DL。子衬垫通过通孔36互连。 

这使得在对划线区30进行划片期间切割增强衬垫34是不必要的，并且因而减小划片刀的磨损。 

因为每一个增强衬垫34在相同层中被分成子衬垫343和344，所以到达一个子衬垫的破裂应力不会传递到另一个子衬垫。 

(第四实施例) 

图7是示出第四实施例中的半导体晶片12的层叠结构的截面图。 

在第四实施例中，三层或更多层增强衬垫34被层压并且最上层增强衬垫34a通过通孔36与下层增强衬垫34b相连接。 

因此，在通过沿着划片线DL在半导体晶片12的划线区30中进行切割而得到的半导体芯片10中，三层或更多层拐角衬垫35被层压，并且在每两层这样的层之间具有层间介电膜22，并且最上层拐角衬垫35通过通孔36与下层拐角衬垫35相连接。 

最上层增强衬垫34a可以与其正下方的增强衬垫或下层增强衬垫相连，并且在它们之间具有多层层间介电膜22。 

在本实施例中，半导体晶片12具有三层或更多层增强衬垫34，并且在每两层这样的层之间都具有层间介电膜22，其中，增强衬垫34通过通孔36全部互连。 

因此，通过对半导体晶片12进行划片而得到的半导体芯片10中，在拐角区域33中层压有三层或更多层拐角衬垫35且在每两层这样的层之间都具有层间介电膜22，并且全部拐角衬垫35通过通孔36互连。 

在本实施例中，在基板16上层压的每个层间介电膜22都位于上 层增强衬垫34与下层增强衬垫34之间。 

这防止了在半导体晶片12的厚度上任何高度水平处的破裂扩展到层间介电膜22或其界面中，并且到达元件形成区20的内部。 

如在第三实施例中一样，增强子衬垫34a(34b)在相同层中相互分隔并且在它们之间具有划片线DL。子衬垫34a和34b通过通孔36相连接。因此，同样，在本实施例中，划片线DL没有穿过任何抗破裂结构38，并且划片刀由于其不切割抗破裂结构38而减小磨损。 

(第五实施例) 

图8是示出第五实施例中的半导体晶片12的层叠结构的横截面图。在本实施例中的半导体晶片12中，三层或更多层增强衬垫34被层压且在每两层这样的层之间具有层间介电膜22，并且增强衬垫34中的一些层通过通孔36互连。 

更具体而言，只有夹持上层的介电膜(上层介电膜22a和中间介电膜22b中的全部或一些)的增强衬垫34通过通孔36互连。夹持下层的介电膜22c的增强衬垫34不通过通孔36互连。 

然而，在第五实施例中，在下层介电膜22c中掩埋虚置衬垫34c，所述虚置衬垫34c与元件形成区20内的金属布线210处于相同层中并且由相同材料制成。 

虚置衬垫34c的存在使得：当通过CMP(化学机械抛光)将元件形成区20内部的金属布线210抛光到给定厚度时，可以对元件形成区20和划线区30在厚度方向上使用相同的抛光速度。 

此效果不仅由虚置衬垫34c提供而且还由通过通孔36而互连的增强衬垫34a和34b提供。 

换言之，构成抗破裂结构38的增强衬垫34a和34b不仅用作用于防止破裂的装置，而且还用作用于允许对元件形成区20和划线区30使用相等的抛光速度的装置。 

(第六实施例) 

图9是示出第六实施例中的半导体晶片12的层叠结构的截面图。在第六实施例中，夹持下层多孔介电膜22c之中的最上层多孔介电膜 

(最上层多孔层22c1)的增强衬垫34通过通孔36来而互连。 

换言之，在通过对半导体晶片12进行划片而得到的半导体芯片10中，由多孔有机材料制成的多孔介电膜被提供作为基板16上的层间介电膜(下层介电膜22c)，并且多孔介电膜由拐角衬垫35夹持。夹持最上层多孔介电膜的拐角衬垫351和352通过通孔36来互连。 

第六实施例中的半导体晶片12和半导体芯片10被构造成使得在多层易碎多孔有机材料(多孔低k材料)之中，破裂最易于发生的最上层通过抗破裂结构38来增强。 

在第六实施例中，不仅下层介电膜22c之中的最上层而且层间介电膜22之中的最上层(上层介电膜22a)也可以由增强衬垫34(拐角衬垫35)夹持并通过通孔36来互连。 

如果是该情况，则因为在划片过程中容易发生破裂的层间介电膜22之中的最上层以及多层多孔低k材料之中的最上层都通过抗破裂结构38来增强，所以有效地防止破裂的发生以及扩展。 

(第七实施例) 

图10是示出第七实施例中的半导体晶片12中的抗破裂结构38的示意性平面图，其中省略了密封环区25。 

在抗破裂结构38中，通过通孔36相连接的增强衬垫34(343a至343d)包括两个线性部341和342，其中，这两个线性部341和342沿着各自的划片线DL延伸。 

因此，在通过对半导体晶片12进行划片而得到半导体芯片10中，由通孔36相连接的拐角衬垫35中的至少一个包括两个线性部341和342，其中，这两个线性部341和342沿着限定拐角区域33的两条边缘延伸。 

构成增强衬垫34(拐角衬垫35)的两个线性部341和342在交叉区中心C附近稍微相互分隔开。在第七实施例中的半导体晶片12和半导体芯片10中，在元件形成区20的拐角202与交叉区中心C之间，存在未形成抗破裂结构38的区域。然而，第七实施例同样地提供了防止交叉区32中的破裂扩展，这是因为层间介电膜22在层压方向上通过增强衬垫34和通孔36而得以增强。 

至此，已参照附图说明了本发明的若干优选实施例，但本发明不限于此，并且可以以各种其他形式来实施本发明。 

本发明的其他实施例例举如下： 

(1)划片方法对半导体晶片进行划片，所述半导体晶片包括：在基板上形成的多个元件形成区；以及在基板上形成的带状划线区，所述带状划线区彼此交叉并且分别围绕元件形成区。在该方法中，晶片被划片成分别包括元件形成区的半导体芯片。元件形成区和划线区包括在基板上层压的多个层间介电膜，并且在划线区的至少一个交叉区中局部地提供由多个金属衬垫和互连这些衬垫的通孔构成的结构，其中，所述多个层间介电膜在层压方向上垂直地夹持层间介电膜中的至少一个。在该划片方法中，使用包含上述结构的交叉区作为划片行程终端来分离元件形成区。 

(2)在(1)中所描述的半导体晶片划片方法中，衬垫中的至少一个被用作对准标记，以定位半导体晶片。 

Claims (14)

1.一种半导体芯片，包括：

元件形成区，其形成在基板上；

划线区，其围绕所述元件形成区；以及

密封环区，其位于所述元件形成区与所述划线区之间，并且围绕所述元件形成区，

其中，所述元件形成区、所述密封环区和所述划线区包括在所述基板上层压的多个层间介电膜，

其中，所述划线区的第一边缘和第二边缘分别在第一方向和与所述第一方向交叉的第二方向上延伸，使得所述第一边缘和所述第二边缘在划线的拐角区域交叉，并且

其中，在所述拐角区域的划线区中，局部地提供由第一和第二拐角衬垫以及互连所述拐角衬垫的通孔构成的结构，使得所述第一和第二拐角衬垫的每一个包括沿着在所述第一边缘延伸的第一部分和沿着所述第二边缘延伸的第二部分以便形成局部地设置在所述划线的拐角区域中的L形，其中所述第一和第二拐角衬垫在层压方向上垂直地夹持第一层间介电膜。

2.根据权利要求1所述的半导体芯片，其中，所述元件形成区在所述多个层间介电膜中具有布线，并且所述划线区中的所述拐角衬垫位于与所述布线相同的层中。

3.根据权利要求2所述的半导体芯片，其中，所述拐角衬垫由与所述布线相同的材料构成。

4.根据权利要求1所述的半导体芯片，其中，所述多个层间介电膜被层压在所述拐角区域中，并且所述层间介电膜中的一些被垂直地夹持在由所述通孔互连的所述拐角衬垫之间。

5.根据权利要求1所述的半导体芯片，

其中，所述拐角衬垫中的三层或更多层被层压在所述拐角区域中的基板上，分别夹持所述层间介电膜；以及

其中，最上层拐角衬垫通过所述通孔与下层中的拐角衬垫相连接。

6.根据权利要求1所述的半导体芯片，

其中，由多孔有机材料制成的多孔介电膜作为所述层间介电膜被提供在所述拐角区域中的基板上，并且所述多孔介电膜分别由所述拐角衬垫夹持；以及

其中，夹持最上层多孔介电膜的拐角衬垫由所述通孔来互连。

7.根据权利要求1所述的半导体芯片，

其中，所述拐角衬垫中的三层或更多层被层压在所述拐角区域中，分别夹持所述层间介电膜；以及

其中，全部拐角衬垫都由所述通孔来互连。

8.根据权利要求1所述的半导体芯片，其中，所述结构被分别提供在所述拐角衬垫中的两个或更多个中，并且被相互间隔。

9.根据权利要求1所述的半导体芯片，其中，通过所述通孔连接的所述拐角衬垫包括两个线性部，所述两个线性部沿着限定所述拐角区域的两条边缘延伸。

10.根据权利要求1所述的半导体芯片，其中，与所述部分在相同的方向上延伸的所述通孔被并排布置成多个队列。

11.根据权利要求9所述的半导体芯片，其中，所述线性部彼此交叉并且形成L形。

12.根据权利要求1所述的半导体芯片，其中，通过所述通孔连接的所述拐角衬垫延伸超过与所述拐角区域相邻近的元件形成区的边缘的延长线。

13.根据权利要求1所述的半导体芯片，其中，所述拐角衬垫布置在所述半导体芯片的拐角与所述密封环区的拐角之间。

14.根据权利要求1所述的半导体芯片，其中，通过所述通孔连接的所述拐角衬垫包括面对所述半导体芯片的拐角而延伸的斜线部。

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