JP6356835B2 - マルチインバータ電力変換器の制御装置および方法 - Google Patents

Description

発明の実施形態は、電力変換器に概して関する。その他の実施形態は、複数の個別のインバータが組み込まれる電力変換器の制御に関する。

多くの場合において、発電機または交流機から車両モータ等の電気負荷に対して高電圧電流を提供するために、固体電力変換器が使用される。このような電力変換器は、電流を整流する半導体電力スイッチを備え、電圧調整の手助けをする容量または誘導素子を更に備えてもよい。尚、電力変換器は、その他の多くの状況においても使用可能である。

一般的に、電力変換器は、対応するゲート駆動ユニットを介して個々の半導体電力スイッチに対して２つの異なるレベルのゲート電圧を交互に印加することによって動作する。一方のゲート電圧（高ゲート電圧）は、スイッチを順方向バイアスまたは駆動し、他方のゲート電圧（低ゲート電圧又は逆ゲート電圧）は、スイッチを停止する。しかしながら、半導体電力スイッチは、どのくらいの電流を伝導可能かという点において制限される。順方向バイアス中に、各電力スイッチは、そこに亘って比較的小さい電圧降下で順方向に相当な量の電流を伝導する。順方向バイアス中の電力スイッチに亘って電圧が比較的低いにもかかわらず、抵抗加熱が起こり得る。結果として、大きな電気負荷に対して、並列に接続される複数のスイッチを用いて電力変換器を動作させる必要がある。多くの場合において、このような並列電力変換器は、モジュール内に配置され、当該モジュールのそれぞれは、それ自体がインバータとなる。そして、モジュラインバータは、制御システムによって調整される。

半導体スイッチ設計において耐久性が考慮に入れられるが、電気設計制約によって、半導体電力スイッチの各種層を、異なる熱的特性、特に異なる熱膨張係数を有する材料から製造する必要がある。従って、時間と共に、層間剥離、端子の剥離、または疲労割れが熱応力によって潜在的に起こり得る。また、電流フィラメントおよびカーケンドールボイド形成等の電気化学的な欠陥も熱応力によって起こり得る。

熱応力効果は、継続的なｏｎ／ｏｆｆサイクルにかかわらず温度スイングを最小化するように定義される設計範囲内に加熱／冷却周期を維持することによって更に予測可能となり、軽減可能である。

多くの場合において、スイッチ電気接続点は、複数の端子に分けられることによって、高電流が可能となる。この一例としては、大きな電流負荷に対する電力変換器が並列に接続される複数のインバータから構成される場合（マルチインバータ電力変換器または「マルチコンバータ」）がある。マルチコンバータは、公知のカオス系を示し、当該カオス系において、並列インバータの同期的な切替からの僅かなずれが、電気性能および電流流れの大きな変動をもたらし得る。実際には、並列での装置の使用における重要な課題が同期によって起こり、僅か数マイクロ秒のタイミングオフセットによって、回路の一部における過度な電流流れ、並びに、部品の欠陥をもたらし得る。

上記に鑑みて、突発的な回路振動を軽減するために、マルチコンバータにおける複数のインバータ間の切替の同調性を向上させることが望ましい。

国際公開第２００９／０１７２９６号

一実施形態において、制御装置（たとえば、マルチインバータ電力変換器の制御用）は、支持構造体（たとえば、回路基板および／またはハウジング）と、支持構造体に取り付けられる制御論理回路（たとえば、ＦＰＧＡおよび／またはプロセッサ）と、支持構造体に取り付けられる制御出力端子と、を備える。制御論理回路は、制御出力端子を介した出力のために、並列に連結される少なくとも２つのインバータを制御するための制御信号を生成するように構成される。支持構造体は、制御論理回路およびそこに取り付けられる制御出力端子を含めて、単一のユニットとして、少なくとも２つのインバータが取り付けられる機械枠体から取り外し可能である。このように、本発明の態様によれば、共通の制御装置（たとえば、単一のカードコントローラ）は、並列に接続される複数のインバータを制御するように構成される。

別の実施形態において、制御装置（たとえば、マルチインバータ電力変換器の制御用）は、支持構造体（たとえば、回路基板および／またはハウジング）と、支持構造体に取り付けられる制御論理回路（たとえば、ＦＰＧＡおよび／またはプロセッサ）と、支持構造体に取り付けられる制御出力端子と、を備える。制御論理回路は、制御出力端子を介した出力のために、並列に連結される少なくとも２つのインバータの対応する複数の半導体スイッチを制御するための制御信号を生成するように構成される。少なくとも２つのインバータの出力は、少なくとも１つの共通負荷端子に接続される。制御論理回路は、少なくとも１つの共通負荷端子にそれぞれ存在する少なくとも１つの出力電流の少なくとも１つのサンプリングされた出力電流を固定サンプルレートで生成するように構成される。制御論理回路は、少なくとも１つの基準電流値に対する少なくとも１つのサンプリングされた出力電流に少なくとも部分的に基づいて制御信号を生成するように構成される。少なくとも１つの基準電流値は、固定サンプルレートで生成可能であり、本発明の一態様によれば、基準値およびサンプリングされた出力電流を固定サンプルレートで生成（作成および／または更新）することによって、インバータ切替周波数に対する制御を可能にする。これによって、たとえば、並列に接続される複数の高電力インバータの単一のコントローラでの制御を容易にすることが可能である。

本発明は、添付図面を参照しつつ非限定的実施形態の以下の説明を読むことによって、より良く理解されるものである。

本発明の一実施形態に係る、マルチコンバータおよび対応するコントローラまたは制御装置を示す。 別の実施形態に係る、コントローラおよびゲート駆動ユニットを有するマルチコンバータを示す。 本発明の態様に係るマルチコンバータ制御システムを示す。 一実施形態に係る制御装置の概略図である。 車両の定位置にある制御装置の一実施形態の概略図である。 別の実施形態に係る制御装置の概略図である。

本発明の例示的実施形態について以下で詳細に説明し、それらの例は、添付の図面において図示される。可能な限り、図面を通じて使用される同一の符号は、重複説明なしに同一または同様の要素を指す。本発明の例示的実施形態は、マルチコンバータに関して説明されているが、本発明の実施形態は、同期型並列半導体スイッチでの使用にも概して適用可能である。

図１は、複数の三相インバータ１０１、１０２、１０３（まとめて「１０１等」と称する）を備えるマルチコンバータ１００を示す。その他の実施形態において、マルチコンバータ１００は、付加的なインバータを備えてもよく、当該インバータは、三相構成である必要はない。各インバータは、複数の位相レグ１１０を備え、各位相レグは、ＤＣ＋（正の直流供給）レール１１６と負荷端子Ａ、Ｂ、またはＣとの間に接続される高位相半導体スイッチ１１２を備える。各位相レグ１１０は、負荷端子Ａ、Ｂ、またはＣとＤＣ−（負の直流供給または接地直流供給）レール１１８との間の高位相スイッチと直列に接続される低位相スイッチ１１４を更に備える。マルチコンバータ１００は、統括コントローラ１２０によって制御され、当該コントローラ１２０は、ＤＣ＋およびＤＣ−電圧の向きを負荷端子Ａ、Ｂ、Ｃに転換するために、幾つかのスイッチ１１２、１１４のゲート端子１２２に対して駆動電圧を送る。たとえば、図示のような三相インバータにおいて、位相レグは、直流電力を三相交流電力に変換するように交互に切替可能であり、たとえば、３つのレグの出力は、互いに１２０度位相がずれた交流波形であってもよい。インバータ１０１等は、並列に接続され、これは、それぞれが個別の負荷に接続される代わりに、位相レグの出力が３つの共通の負荷端子Ａ、Ｂ、Ｃに対して接続されることを意味する。統括コントローラ１２０は、各種スイッチ１１２、１１４を同期させ、負荷端子電流を所望の基準値に維持するために、図３に示すマルチコンバータ制御システムを参照して以下で更に説明される方法で、負荷端子電流Ｉａ、Ｉｂ、Ｉｃを検出し、駆動電圧のタイミングを調整する。

図２は、ゲート駆動ユニット（「ＧＤＵ」）２２０を調節する中央コントローラ２１０によって駆動される複数の三相インバータ２０２、２０４を備える異なるマルチコンバータ２００を示す。各インバータ２０２または２０４は、複数の位相レグ１１０を備え、各ゲート駆動ユニット２２０は、対応するスイッチ１１２または１１４のゲート端子１２２に対して駆動電圧を送る。中央コントローラ２１０は、図３を参照して以下で更に説明されるようなマルチコンバータ制御システム３００によれば、負荷端子電流Ｉａ、Ｉｂ、Ｉｃを検出し、ゲート駆動ユニット２２０を調節することによって、負荷端子電流を所望の基準値またはその近傍の値に維持する。当然理解されるように、図１の実施形態は、並列に配置される３つの三相インバータを備える一方、図２の実施形態は、並列に配置される２つの三相インバータを備える。

ある実施形態において、図３に示すように、マルチコンバータ制御システム３００は、一次カウンタＴＣおよび二次カウンタＳＴＣを生成する監視モジュール３１０を備える。一次カウンタＴＣは、監視モジュール３１０を実施するプロセッサのクロックタイムステップでもたらされる高速カウンタである。即ち、監視モジュールは、高速カウンタがプロセッサのクロックに応じてもたらされている状態でプロセッサを備えてもよい。二次カウンタＳＴＣは、一次カウンタＴＣによって駆動される低速カウンタである。たとえば、二次カウンタＳＴＣは、一次カウンタＴＣの所定の値で増加しループしてもよい。若しくは、二次カウンタＳＴＣは、システムパラメータに応じて一次カウンタＴＣの変数値で増加しループしてもよい。監視モジュール３１０は、一次カウンタＴＣと共に、二次カウンタＳＴＣを波形生成部３２０に対して供給する。

波形生成部３２０は、ヒステリシス電流制御（ＨＣＣ）プロセス３３０を実施し、当該プロセス３３０では、負荷端子に対するパルス幅変調（ＰＷＭ）電流の基準値３２６を維持するために、負荷端子Ａ、Ｂ、Ｃから帰還電流３２２を受け、帰還電流に応じて切替命令３２４を生成し、並列に配置される複数のインバータ１０１、１０２、・・・「ｎ」（この例において、ｎは、３以上の実整数であり、つまり２つ、３つ、またはそれ以上のインバータがある）に対して切替命令を送る。切替命令３２４は、個々のスイッチのゲート端子に対して直接送られる駆動電圧レベルであってもよく、個々のスイッチのゲート駆動ユニット２２０に対して送られるＯＮ／ＯＦＦ継続期間であってもよく、若しくは、モジュレータがゲート駆動ユニットに対して駆動端子への駆動電圧の供給を指示した状態でインバータのモジュレータに対して送られるモジュレータ設定であってもよい。

ヒステリシス電流制御プロセス３３０では、基準電流３２６の生成３４０用のソースとして一次カウンタＴＣが使用される。ＨＣＣプロセス３３０では、ルックアップテーブル３５４からのモジュレータ出力値３５２の読み出し３５０のためのポインタ、並びに、帰還電流３２２のサンプリング３６０のためのタイマとして二次カウンタＳＴＣが使用される。従って、波形生成部３２０が更新されたモジュレータ出力値３５２の読み出し３５０を行うと同時にのみ、波形生成部３２０は、帰還電流３２２のサンプリング３６０も行う。それと同時に、波形生成部３２０は、基準電流３２６とサンプリングされた帰還電流３２２との電流誤差３７２の評価３７０を行い、電流誤差３７２がヒステリシス不感帯３８２を交差しているか否かの評価３８０を行う。そして、波形生成部３２０は、モジュレータ出力値３５２および不感帯交差評価３８０に基づいて切替命令３２４の生成３９０を行う。切替命令３２４の制限３９２を行うことによってＯＮ、ＯＦＦ、および不感時間に対する最低値３９４を観測した後、波形生成部３２０は、切替命令３２４の送信４００を行う。

図３に示すように、マルチコンバータ制御システム３００は、マルチコンバータ１００内の複数のインバータ１０１、１０２、・・・ｎに対応する複数のＨＣＣプロセス３３０を波形生成部３２０内で連続的または同時に実施するように構成可能である。図３に示す実施形態において、監視モジュール３１０は、複数の位相ずれ値４０２および対応する複数のインバータ選択信号４０４を生成する。温度制御に対して、各種インバータ１０１等は、マルチコンバータ１００の構造に亘って物理的に分散される。従って、多様な信号経路によって、波形生成部３２０がインバータのそれぞれに接続される。従って、位相ずれ値４０２は、異なる信号経路を補い、結果として生じる信号は、波形生成部３２０とインバータ選択信号４０４に対応する各種インバータ１０１等のスイッチとの間で遅延する。更に詳細には、各位相ずれ値４０２は、一次カウンタＴＣをオフセットさせることによって、インバータ特有の二次カウンタＳＴＣの生成を可能とするインバータ特有の一次カウンタＴＣを生成する。そして、インバータ特有のＳＴＣは、モジュレータ出力値３５２の読み取り３５０のために波形生成部３２０によって使用され、モジュレータ出力値３５２は、三角搬送波に重畳されることによって、インバータ選択信号４０４によって識別されるインバータに送られる点火命令一式を生成する。

インバータ特有の位相ずれ４０２と共に一次カウンタＴＣを使用することによって、サブマイクロ秒のタイミングに対する半導体スイッチ命令３２４の同期が可能となる。これによって、電流共有、熱的バランス、および負荷制御が向上する。

また、ルックアップテーブル３５４に対するポインタである二次カウンタＳＴＣに対しても同一の制御プロセスが使用可能である。このようにすることによって、更に良好な熱的バランスのために、波形生成部３２０による幾つかのインバータ１０１等の間における半導体スイッチ命令３２４のインターリーブが可能となる。インバータは、負荷共有および時間共有が可能となり、全体ＲＭＳおよび電力損失が制限される。

マルチコンバータ制御システム３００は、単一のカードにより実施可能であり、この場合、個別のインバータ１０１等は、単一のカードＣＰＵ上で実行される割り込み処理ルーチンによって駆動され、これには３０〜６０マイクロ秒程度の限られた時間がかかる。これによって、電流共有リアクタを用いて、多くの用途で利用可能となる程度に同期能力が制限される。

コスト削減、並びに、マルチコンバータサイズおよび複雑性の低減のために、マルチコンバータ制御システム３００の特定の実施形態は、数枚のカードにより実施可能である。特に、インターリーブされたスイッチ命令による時間共有には２つの個別のカードが使用されることによって、インバータ点火が制御され、これは、一つには冗長性のためであり、また一つには前述の時間的制約を回避するためである。

マルチコンバータ制御システム３００は、ＦＰＧＡ、ＡＳＩＣ、またはソフトウェアを使用するプロセッサにより実施可能である。複数のインバータ１０１等のうちの異なるインバータが切替命令を選択するために異なるアルゴリズムを要する場合に、波形生成部３２０のＦＰＧＡ実装を行ってもよい。この場合、監視モジュール３１０または波形生成部３２０は、インバータ選択信号４０４に応じてＦＰＧＡを認識可能である。

別の実施形態において、図４に示すように、制御装置４００は、支持構造体４０２と、支持構造体に取り付けられる制御論理回路４０４と、支持構造体に取り付けられる制御出力端子４０６と、を備える。制御論理回路は、制御出力端子を介した出力のために、並列に連結される少なくとも２つのインバータ４１０、４１２を制御するための制御信号４０８を生成するように構成される。支持構造体は、制御論理回路およびそこに取り付けられる制御出力端子を含めて、単一のユニットとして、少なくとも２つのインバータが取り付けられる機械枠体４１４から取り外し可能となっている。このように、本発明の態様によれば、制御装置は、並列に接続される複数のインバータを制御する単一のユニット（即ち、単一のカードコントローラ）として構成可能である。

支持構造体は、たとえば、電気回路が恒久的に取り付けられる回路基板またはその他の硬質基板（即ち、カード）であってもよい。代替的または付加的に、支持構造体は、同一の目的を果たすハウジング、若しくは、カードを囲む独立型ハウジングを備えてもよい。一実施形態において、制御論理回路は、単一のカードに取り付けられる、並列に接続される複数のインバータを制御するために必要な全ての電気回路を備える。

別の実施形態において、支持構造体４０２は、機械枠体４１４のカードスロット４１６から取り外し可能であるカードを備える。この例において、機械枠体は、カードケージであってもよい。図８に示すように、実施形態において、制御装置がトラクションモータや車両補助負荷等に電力を供給するインバータを制御するように構成されることを踏まえて、機械枠体は、車両４１８に配置可能である。

制御出力端子４０６は、１つ以上の導体を備える電気バス等であり、当該電気バスは、制御論理回路が制御信号をインバータに伝えるために、制御論理回路とインバータとの間の電気接続を確立する。制御出力端子は、装置およびインバータを相互に接続する１つ以上の母線、ワイヤ、ケーブル等を備えるか、これらに電気的に接続されてもよい。一実施形態において、制御出力端子は、支持構造体が枠体に取り付けられているときに、制御論理回路とインバータ（またはインバータに対して次に電気的に接続される枠体に取り付けられるバス）との間の切断可能な電気接続を自動的に確立するように構成される。たとえば、制御出力端子は、枠体に取り付けられる対応する導電性スロット内で受けられるように構成される複数の導電性タブを備えてもよい。

前述のように、インバータは、トランジスタまたはその他の半導体スイッチを備えてもよく、これらは、点火制御パターン（制御装置によって生成）でＯＮとＯＦＦを切り替えられることによって、たとえば、ある電気波形を別のＤＣ−３相ＡＣに変換するように構成される。一実施形態において、半導体スイッチは、炭化ケイ素（ＳｉＣ）スイッチ（たとえばＳｉＣトランジスタ）を含む。ＳｉＣスイッチは、たとえば、低電力供給での制御システム３００（または本明細書で述べるようなその他の制御システム／装置）の使用を容易にする電気特性を有してもよい。

制御装置４００は、図３の制御システム３００と同様に構成されてもよい。一態様によれば、図３の制御構造は、並列に接続される複数の高電力インバータの単一のカードでの制御に必要となり得るレベルの制御精度を可能とする。付加的または代替的には、制御論理回路は、１つ以上のＦＰＧＡおよび／またはプロセッサを備えてもよい。

一実施形態において、たとえば図６に示すように、制御論理回路４０４は、少なくとも２つのインバータ４１０、４１２の対応する複数の半導体スイッチを制御するための点火パターンとして制御信号４０８を生成するように構成される。少なくとも２つのインバータの出力は、少なくとも１つの共通負荷端子４２０に接続される。制御論理回路は、少なくとも１つの共通負荷端子４２０にそれぞれ存在する少なくとも１つの出力電流Ｉ_nの少なくとも１つのサンプリングされた出力電流４２２を或るサンプルレートで生成するように構成される。制御論理回路は、少なくとも１つの基準電流値４２４に対する少なくとも１つのサンプリングされた出力電流４２２に少なくとも部分的に基づいて制御信号／点火パターンを生成するように構成される。一態様によれば、サンプルレートは、固定サンプルレートであってもよく、制御論理回路は、少なくとも１つの基準電流値を固定サンプルレートで生成するように更に構成されてもよい。また、固定サンプルレートは、制御論理回路の少なくとも１つのカウンタ出力４２６、即ち制御論理回路によって実施される少なくとも１つのカウンタ４２８の少なくとも１つのカウンタ出力に基づいてもよい。

別の実施形態において、制御論理回路は、少なくとも１つのサンプリングされた出力電流と少なくとも１つの基準電流値との差が１つ以上のヒステリシス不感帯を交差しているか否か、並びに、メモリ４３０から読み出される１つ以上のモジュレータ出力値に更に基づいて点火パターンを生成するように構成される。（モジュレータ出力値は、図３のようにルックアップテーブルとして記憶されてもよい。）制御論理回路は、カウンタ出力（単複問わず）に基づいて１つ以上のモジュレータ出力値を読み取るように構成可能である。

本明細書の実施形態のいずれにおいても、各インバータ１０１、１０２、１０２、２０２、２０４、等がたとえば補助負荷（たとえば、１０ｋＷ）から車両トラクションモータ（たとえば、２２００＋ｋＷ）までのいずれにも対応するようなサイズを有してもよいことを踏まえて、これらのインバータは、１０ｋＷから３０００ｋＷの出力電力を有してもよい。

別の実施形態において、制御装置は、支持構造体と、支持構造体に取り付けられる制御論理回路と、支持構造体に取り付けられる制御出力端子と、を備える。（これは、図４〜図５に関して上述されたものと同様であり得る。）制御論理回路は、並列に接続される少なくとも２つのインバータの対応する複数の半導体スイッチを制御するための制御信号を生成し、制御出力端子を介して出力するように構成される。（少なくとも２つのインバータの出力は、少なくとも１つの共通負荷端子に接続される。）制御論理回路は、少なくとも１つの共通負荷端子にそれぞれ存在する少なくとも１つの出力電流の少なくとも１つのサンプリングされた出力電流を固定サンプルレートで生成するように構成される。また、制御論理回路は、少なくとも１つの基準電流値に対する少なくとも１つのサンプリングされた出力電流に少なくとも部分的に基づいて制御信号を生成するように構成される。

更に、制御論理回路は、少なくとも１つの基準電流値を固定サンプルレートで生成するように構成されてもよく、固定サンプルレートは、制御論理回路の少なくとも１つのカウンタ出力に基づいてもよい。

別の実施形態において、制御論理回路は、少なくとも１つのサンプリングされた出力電流と少なくとも１つの基準電流値との差が１つ以上のヒステリシス不感帯を交差しているか否か、並びに、制御論理回路のメモリから読み出される１つ以上のモジュレータ出力値に更に基づいて制御信号を生成するように構成される。

制御論理回路は、第１のカウンタと、第１のカウンタによって駆動される第２のカウンタと、を備えてもよい。ここにおいて、制御論理回路は、１つ以上のモジュレータ出力値を読み取り、第２のカウンタの出力に基づいて少なくとも１つのサンプリングされた出力電流を生成するように構成される。また、制御論理回路は、第１のカウンタの出力に基づいて少なくとも１つの基準電流値を生成するように構成される。

別の実施形態において、マルチコンバータ制御装置は、少なくとも１つのプロセッサを備え、監視モジュールおよび波形生成部を実施するように構成される。波形生成部は、帰還電流およびインバータ選択信号に応じて、制御信号を生成し、当該制御信号を複数のインバータのそれぞれに送るように構成される。波形生成部は、監視モジュールによって提供されるカウンタに基づいて所定の間隔のみで帰還電流をサンプリングするように更に構成される。

別の実施形態において、制御装置は、複数のインバータのそれぞれに対して予め決定される位相ずれに応じて当該インバータに対する制御信号を調整するように構成される。

別の実施形態において、制御装置は、制御論理回路を備え、当該制御論理回路は、並列に接続される少なくとも２つのインバータ（たとえば、三相インバータ）を制御するための制御信号を生成するように構成される。制御論理回路は、インバータの共通負荷端子に存在する出力電流をサンプリングし、サンプリングされた電流と生成された電流基準値と比較するように構成される。定率で、出力電流のサンプリング、並びに／若しくは、電流基準値の生成が行われてもよい。サンプリングされた電流と電流基準値との誤差は、電流基準値近傍のヒステリシス不感帯に対して評価される。制御信号は、（ｉ）インバータのうちの選択されたインバータに対して読み出されるモジュレータ出力値、並びに、（ｉｉ）ヒステリシス不感帯に対して評価された誤差に基づいて生成される。制御論理回路は、電流基準値生成の調整、出力電流のサンプリング、およびモジュレータ出力値の読み出し等のために第１および第２カウンタを実施可能である。制御装置は、図４〜図５に示され、図４〜図５を参照して説明されるように更に構成可能である。

別の実施形態において、並列に接続される複数のインバータを制御する方法は、制御装置（たとえば、図１〜図６のいずれかに図示）を用いて、インバータの１つ以上の共通負荷端子において１つ以上の出力電流の１つ以上のサンプリングされた出力電流を生成する工程を含む。出力電流は、固定周波数でサンプリングされる。当該方法は、１つ以上のサンプリングされた出力電流と１つ以上の基準電流値とを比較する工程と、１つ以上の基準電流値に対する１つ以上のサンプリングされた出力電流に少なくとも部分的に基づいてインバータの半導体スイッチを制御するための制御信号を生成する工程と、を更に含む。当該方法は、固定周波数で１つ以上の基準電流値を生成する工程を更に含む。

別の実施形態において、上記方法は、制御装置を用いて、第１のカウンタ、第２のカウンタ、複数の位相ずれ値、当該位相ずれ値に対応する複数のインバータ選択信号を規定する工程を更に含む。サンプリングされた出力電流、並びに、１つ以上の基準電流値は、第１および第２のカウンタのカウンタ出力に基づいて生成される。当該方法は、インバータ選択信号のうちの１つに対応する１つの位相ずれ値に応じて制御信号を調整する工程と、当該インバータ選択信号の１つで識別されるインバータのうちの１つのスイッチに調整される制御信号を伝える工程と、を更に含む。

別の実施形態において、マルチインバータ電力変換器における複数のインバータのヒステリシス電流制御の方法を提供する。当該方法は、複数のインバータのそれぞれに対する所定の間隔で、電力変換器の所望の出力に基づいて基準電流を設定する工程と、電流帰還をサンプリングする工程と、電流誤差および不感帯交差を評価する工程と、切替命令を設定するためのアルゴリズムを評価する工程と、最低ＯＮ／ＯＦＦおよび不感時間に応じて切替命令を制限する工程と、インバータの切替を命令する工程と、を含む。

一部の実施形態において、方法は、ＦＰＧＡを用いて、電流帰還をサンプリングする複数のインバータのために複数の計算を同時に実行し、電流誤差および不感帯交差を評価し、インバータ切替命令用アルゴリズムを評価するための並列経路を提供するＦＰＧＡにより実施可能である。その他の実施形態において、方法は、ＦＰＧＡにより実施可能であり、ＦＰＧＡは、複数のインバータのそれぞれに対して連続的に、切替命令を設定するためのアルゴリズムを規定し、基準電流を設定し、電流帰還をサンプリングし、電流誤差および不感帯交差を評価し、切替命令を設定するために規定されたアルゴリズムを評価し、切替命令を制限し、切替を命令する。

別の実施形態において、並列に配置される複数のインバータを単一の制御装置で制御する方法は、制御装置において、一次カウンタおよび二次カウンタ、並びに、複数の位相ずれ値およびそれに対応する複数のインバータ選択信号を規定する工程と、帰還電流をサンプリングし、サンプリングされた帰還電流と基準電流とを比較する工程と、切替命令を生成する工程と、インバータ選択信号に対応する位相ずれ値に応じて切替命令を調整する工程と、インバータ選択信号で識別されるインバータのスイッチに対して切替命令を送る工程と、を含む。当該方法は、一次カウンタに基づいて所定の間隔のみで帰還電流をサンプリングする工程を更に含み得る。

尚、上記の説明は、例示を目的とし、限定的ではない。たとえば、上記の実施形態（および／またはその態様）は、互いに組み合わせて使用可能である。更に、多数の変更を行うことによって、発明の範囲を逸脱することなく発明の教示に対して特定の状況または材料が適用可能となる。本明細書で述べられる材料の寸法および種類は、発明のパラメータを定義するためのものであるが、決して限定的なものではなく、例示的実施形態である。上記の説明のレビュー時には、その他の多くの実施形態が当業者には明白である。用語「備える、含む（ｉｎｃｌｕｄｉｎｇ）」および「〜において（ｉｎ ｗｈｉｃｈ）」は、それぞれ、対応する用語「備える、含む（ｃｏｍｐｒｉｓｉｎｇ）」および「〜において（ｗｈｅｒｅｉｎ）」に相当する平易な英語用語として使用される。更に、用語「第１」、「第２」、「第３」、「上」、「下」、「底」、「頂」等は、単なる表示として使用され、物の数的または位置的要件を課すものではない。

最良の形態を含む、発明の幾つかの実施形態の開示、並びに、任意の装置またはシステムの作成および使用、且つ、組み込まれる任意の方法の実行を含む、発明の実施形態の当業者による実施を可能とするために、本明細書において例が用いられる。

本明細書で使用されるように、単数で列挙され、単語「ａ」または「ａｎ」で始まる要素または工程は、明確に述べられない限り、複数の要素または工程を除外しないものとして理解されるものである。更に、本発明の「一実施形態」への言及は、列挙される特徴を組み込む付加的な実施形態の存在を除外するものとして解釈されるものではない。また、異なって明確に述べられない限り、特定の特性を有する１つ以上の要素を「備える」、「含む」、または「有する」（「ｃｏｍｐｒｉｓｉｎｇ」、「ｉｎｃｌｕｄｉｎｇ」、「ｈａｖｉｎｇ」）を実施形態は、この特性を有さない付加的な要素を備えてもよい。

最後に、代表的な実施態様を以下に示す。
［実施態様１］
制御装置（４００）において、
支持構造体（４０２）と、
支持構造体（４０２）に取り付けられる制御論理回路（４０４）と、
支持構造体（４０２）に取り付けられる制御出力端子（４０６）と、を備え、
制御論理回路（４０４）は、制御出力端子（４０６）を介した出力のために、並列に連結される少なくとも２つのインバータ（４１０、４１２）を制御するための制御信号（４０８）を生成するように構成され、
支持構造体（４０２）は、制御論理回路（４０４）およびそこに取り付けられる制御出力端子（４０６）を含めて、単一のユニットとして、少なくとも２つのインバータ（４１０、４１２）が取り付けられる機械枠体（４１４）から取り外し可能である、制御装置（４００）。
［実施態様２］
制御論理回路（４０４）は、少なくとも２つのインバータ（４１０、４１２）の対応する複数の半導体スイッチを制御するための制御信号（４０８）を生成するように構成され、少なくとも２つのインバータ（４１０、４１２）のそれぞれは、少なくとも１０ｋＷの出力電力を有する、実施態様１記載の装置。
［実施態様３］
制御論理回路（４０４）は、少なくとも２つのインバータ（４１０、４１２）を制御するための制御信号（４０８）を生成するように構成され、インバータ（４１０、４１２）のそれぞれは、対応する三相インバータを備え、ＤＣバス（ＤＣ＋、ＤＣ−）に亘って３つの共通負荷端子（４２０）に並列に接続される、実施態様２記載の装置。
［実施態様４］
少なくとも複数の半導体スイッチは、ＳｉＣスイッチである、実施態様２記載の装置。
［実施態様５］
制御論理回路（４０４）は、プロセッサまたはＦＰＧＡの少なくとも一方を備える、実施態様１記載の装置。
［実施態様６］
支持構造体（４０２）は、機械枠体（４１４）のカードスロット（４１６）から取り外し可能なカードを備え、機械枠体（４１４）は、車両（４１８）に配置される、実施態様１記載の装置。
［実施態様７］
制御論理回路（４０４）は、少なくとも２つのインバータ（４１０、４１２）の対応する複数の半導体スイッチを制御するための点火パターンとしての制御信号（４０８）を生成するように構成され、少なくとも２つのインバータ（４１０、４１２）の出力は、少なくとも１つの共通負荷端子（４２０）に接続され、
制御論理回路（４０４）は、少なくとも１つの共通負荷端子（４２０）にそれぞれ存在する少なくとも１つの出力電流の少なくとも１つのサンプリングされた出力電流（４２２）をサンプルレートで生成するように構成され、
制御論理回路（４０４）は、少なくとも１つの基準電流値（４２４）に対する少なくとも１つのサンプリングされた出力電流に少なくとも部分的に基づいて点火パターンを生成するように構成される、実施態様１記載の装置。
［実施態様８］
少なくとも２つのインバータ（４１０、４１２）のそれぞれは、対応する三相インバータを備え、インバータ（４１０、４１２）は、ＤＣバス（ＤＣ＋、ＤＣ−）に亘って並列に接続され、少なくとも１つの共通負荷端子（４２０）は、３つの共通負荷端子（４２０）を含む、実施態様７記載の装置。
［実施態様９］
サンプルレートは、固定サンプルレートであり、制御論理回路（４０４）は、少なくとも１つの基準電流値（４２４）を固定サンプルレートで生成するように構成される、実施態様７記載の装置。
［実施態様１０］
固定サンプルレートは、制御論理回路（４０４）の少なくとも１つのカウンタ出力（４２６）に基づく、実施態様９記載の装置。
［実施態様１１］
制御論理回路（４０４）は、少なくとも１つのサンプリングされた出力電流（４２２）と少なくとも１つの基準電流値（４２４）との差が１つ以上のヒステリシス不感帯を交差しているか否か、並びに、メモリ（４３０）から読み出される１つ以上のモジュレータ出力値に更に基づいて点火パターンを生成するように構成される、実施態様１０記載の装置。
［実施態様１２］
制御論理回路（４０４）は、少なくとも１つのカウンタ出力（４２６）のうちの少なくとも１つに基づいて１つ以上のモジュレータ出力値を読み出すように構成される、実施態様１１記載の装置。
［実施態様１３］
制御装置（４００）において、
支持構造体（４０２）と、
支持構造体（４０２）に取り付けられる制御論理回路（４０４）と、
支持構造体（４０２）に取り付けられる制御出力端子（４０６）と、を備え、
制御論理回路（４０４）は、制御出力端子（４０６）を介した出力のために、並列に連結される少なくとも２つのインバータ（４１０、４１２）の対応する複数の半導体スイッチを制御するための制御信号（４０８）を生成するように構成され、少なくとも２つのインバータ（４１０、４１２）の出力は、少なくとも１つの共通負荷端子（４２０）に接続され、
制御論理回路（４０４）は、少なくとも１つの共通負荷端子（４２０）にそれぞれ存在する少なくとも１つの出力電流の少なくとも１つのサンプリングされた出力電流（４２２）を固定サンプルレートで生成するように構成され、
制御論理回路（４０４）は、少なくとも１つの基準電流値（４２４）に対する少なくとも１つのサンプリングされた出力電流に少なくとも部分的に基づいて制御信号（４０８）を生成するように構成される、制御装置（４００）。
［実施態様１４］
少なくとも２つのインバータ（４１０、４１２）のそれぞれは、対応する三相インバータを備え、インバータ（４１０、４１２）は、ＤＣバス（ＤＣ＋、ＤＣ−）に亘って並列に接続され、少なくとも１つの共通負荷端子（４２０）は、３つの共通負荷端子（４２０）を含む、実施態様１３記載の装置。
［実施態様１５］
制御論理回路（４０４）は、少なくとも１つの基準電流値（４２４）を固定サンプルレートで生成するように構成される、実施態様１３記載の装置。
［実施態様１６］
固定サンプルレートは、制御論理回路（４０４）の少なくとも１つのカウンタ出力（４２６）に基づく、実施態様１５記載の装置。
［実施態様１７］
制御論理回路（４０４）は、少なくとも１つのサンプリングされた出力電流（４２２）と少なくとも１つの基準電流値（４２４）との差が１つ以上のヒステリシス不感帯を交差しているか否か、並びに、制御論理回路（４０４）のメモリ（４３０）から読み出される１つ以上のモジュレータ出力値に更に基づいて制御信号（４０８）を生成するように構成される、実施態様１５記載の装置。
［実施態様１８］
制御論理回路（４０４）は、第１のカウンタと、第１のカウンタによって駆動される第２のカウンタと、を備え、
制御論理回路（４０４）は、１つ以上のモジュレータ出力値を読み取り、第２のカウンタの出力に基づいて少なくとも１つのサンプリングされた出力電流を生成するように構成され、
制御論理回路（４０４）は、第１のカウンタの出力に基づいて少なくとも１つの基準電流値（４２４）を生成するように構成される、実施態様１７記載の装置。
［実施態様１９］
並列に接続される複数のインバータ（４１０、４１２）を制御する方法において、
制御装置（４００）を用いて、インバータ（４１０、４１２）の１つ以上の共通負荷端子（４２０）において１つ以上の出力電流の１つ以上のサンプリングされた出力電流（４２２）を生成する工程であって、出力電流が固定周波数でサンプリングされる、工程と、
制御装置（４００）を用いて、１つ以上のサンプリングされた出力電流と１つ以上の基準電流値（４２４）とを比較する工程と、
制御装置（４００）を用いて、１つ以上の基準電流値（４２４）に対する１つ以上のサンプリングされた出力電流に少なくとも部分的に基づいてインバータ（４１０、４１２）の半導体スイッチを制御するための制御信号（４０８）を生成する工程と、を含む方法。
［実施態様２０］
制御装置（４００）を用いて、第１のカウンタ、第２のカウンタ、複数の位相ずれ値、および位相ずれ値に対応する複数のインバータ選択信号を規定する工程であって、サンプリングされた出力電流（４２２）および１つ以上の基準電流値（４２４）は、第１および第２のカウンタのカウンタ出力（４２６）に基づいて生成される、工程と、
インバータ選択信号のうちの１つに対応する位相ずれ値のうちの１つに応じて制御信号（４０８）を調整する工程と、
前記インバータ選択信号のうちの１つで識別されるインバータ（４１０、４１２）うちの１つのスイッチに対して調整される制御信号（４０８）を伝える工程と、を更に含む、実施態様１９記載の方法。
［実施態様２１］
１つ以上の基準電流値（４２４）を固定周波数で生成する工程を更に含む、実施態様１９記載の方法。

１００ マルチコンバータ
１０１ インバータ
１０２ インバータ
１０３ インバータ
１１０ 位相レグ
１１２ スイッチ
１１４ スイッチ
１１６ ＤＣ＋レール
１１８ ＤＣ−レール
１２０ コントローラ
２００ マルチコンバータ
２０２ インバータ
２０４ インバータ
２１０ 中央コントローラ
２２０ ゲート駆動ユニット
３００ マルチコンバータ制御システム
３１０ 監視モジュール
３２０ 波形生成部
３２２ 帰還電流
３２４ 切替命令
３２６ 基準電流
３３０ ヒステリシス電流制御プロセス
３５２ モジュレータ出力値
３５４ ルックアップテーブル
３７２ 電流誤差
３９４ 最低値
４００ 制御装置
４０２ 支持構造体、位相ずれ値
４０４ 制御論理回路、インバータ選択信号
４０６ 制御出力端子
４０８ 制御信号
４１０ インバータ
４１２ インバータ
４１４ 機械枠体
４１６ カードスロット
４１８ 車両
４２０ 共通負荷端子
４２２ 出力電流
４２４ 基準電流値
４２６ カウンタ出力
４３０ メモリ
Ａ 負荷端子
Ｂ 負荷端子
Ｃ 負荷端子
ＤＣ＋ ＤＣバス
ＤＣ− ＤＣバス
Ｉａ 負荷端子電流
Ｉｂ 負荷端子電流
Ｉｃ 負荷端子電流
ＴＣ 一次カウンタ
ＳＴＣ 二次カウンタ

Claims (14)

1. 支持構造体（４０２）と、
   前記支持構造体に取り付けられる制御論理回路（４０４）と、
   前記支持構造体に取り付けられる制御出力端子（４０６）と、
   を備え、
   前記制御論理回路は、前記制御出力端子を介した出力のために、並列に連結される少なくとも２つのインバータ（４１０、４１２）を制御するための制御信号（４０８）を生成するように構成され、
   前記支持構造体は、前記制御論理回路およびそこに取り付けられる前記制御出力端子を含めて、単一のユニットとして、前記少なくとも２つのインバータが取り付けられる機械枠体（４１４）から取り外し可能であり、
   前記制御論理回路（４０４）は、前記少なくとも２つのインバータ（４１０、４１２）の対応する複数の半導体スイッチを制御するための点火パターンとしての前記制御信号（４０８）を生成するように構成され、前記少なくとも２つのインバータの出力は、少なくとも１つの共通負荷端子（４２０）に接続され、
   前記制御論理回路は、前記少なくとも１つの共通負荷端子にそれぞれ存在する少なくとも１つの出力電流の少なくとも１つのサンプリングされた出力電流（４２２）をサンプルレートで生成するように構成され、
   前記制御論理回路は、前記少なくとも１つのサンプリングされた出力電流（４２２）と少なくとも１つの基準電流値（４２４）との差が１つ以上のヒステリシス不感帯を交差しているか否かに基づいて前記点火パターンを生成するように構成される、
   制御装置。
2. 前記制御論理回路（４０４）は、前記少なくとも２つのインバータの対応する複数の半導体スイッチを制御するための前記制御信号（４０８）を生成するように構成され、
   前記少なくとも２つのインバータのそれぞれは、少なくとも１０ｋＷの出力電力を有する、請求項１に記載の装置。
3. 前記制御論理回路（４０４）は、前記少なくとも２つのインバータを制御するための前記制御信号（４０８）を生成するように構成され、前記少なくとも２つのインバータのそれぞれは、対応する三相インバータを備え、ＤＣバス（ＤＣ＋、ＤＣ−）に亘って３つの共通負荷端子（４２０）に並列に接続される、請求項２に記載の装置。
4. 少なくとも複数の前記半導体スイッチは、ＳｉＣスイッチである、請求項２または３に記載の装置。
5. 前記制御論理回路（４０４）は、プロセッサまたはＦＰＧＡの少なくとも一方を備える、請求項１から４のいずれかに記載の装置。
6. 前記支持構造体（４０２）は、前記機械枠体のカードスロット（４１６）から取り外し可能なカードを備え、前記機械枠体は、車両（４１８）に配置される、請求項１から５のいずれかに記載の装置。
7. 前記少なくとも２つのインバータ（４１０、４１２）のそれぞれは、対応する三相インバータを備え、前記インバータは、ＤＣバス（ＤＣ＋、ＤＣ−）に亘って並列に接続され、前記少なくとも１つの共通負荷端子（４２０）は、３つの共通負荷端子を含む、請求項１から６のいずれかに記載の装置。
8. 前記サンプルレートは、固定サンプルレートであり、前記制御論理回路（４０４）は、前記少なくとも１つの基準電流値（４２４）を前記固定サンプルレートで生成するように構成される、請求項１から７のいずれかに記載の装置。
9. 前記固定サンプルレートは、前記制御論理回路（４０４）の少なくとも１つのカウンタ出力（４２６）に基づく、請求項８に記載の装置。
10. 前記制御論理回路（４０４）は、メモリ（４３０）から読み出される１つ以上のモジュレータ出力値に更に基づいて前記点火パターンを生成するように構成される、請求項９に記載の装置。
11. 前記制御論理回路（４０４）は、前記少なくとも１つのカウンタ出力（４２６）のうちの少なくとも１つに基づいて前記１つ以上のモジュレータ出力値を読み出すように構成される、請求項１０に記載の装置。
12. 並列に接続される複数のインバータ（４１０、４１２）を制御する方法において、
    制御装置（４００）を用いて、前記インバータの１つ以上の共通負荷端子（４２０）において１つ以上の出力電流の１つ以上のサンプリングされた出力電流（４２２）を生成する工程であって、出力電流が固定周波数でサンプリングされる、工程と、
    前記制御装置を用いて、前記１つ以上のサンプリングされた出力電流と１つ以上の基準電流値（４２４）とを比較する工程と、
    前記制御装置を用いて、前記１つ以上のサンプリングされた出力電流（４２２）と前記１つ以上の基準電流値（４２４）との差が１つ以上のヒステリシス不感帯を交差しているか否かに少なくとも部分的に基づいて前記インバータの半導体スイッチを制御するための制御信号（４０８）を生成する工程と、
    を含む、方法。
13. 前記制御装置（４００）を用いて、第１のカウンタ、第２のカウンタ、複数の位相ずれ値、および前記位相ずれ値に対応する複数のインバータ選択信号を規定する工程であって、前記サンプリングされた出力電流（４２２）および前記１つ以上の基準電流値（４２４）は、前記第１および第２のカウンタのカウンタ出力に基づいて生成される、工程と、
    前記インバータ選択信号のうちの１つに対応する前記位相ずれ値のうちの１つに応じて前記制御信号（４０８）を調整する工程と、
    前記インバータ選択信号のうちの１つで識別される前記インバータ（４１０、４１２）うちの１つの前記スイッチに対して調整される前記制御信号を伝える工程と、
    を更に含む、請求項１２に記載の方法。
14. 前記１つ以上の基準電流値を固定周波数で生成する工程を更に含む、請求項１２または１３に記載の方法。