CN101683003A - 薄膜陶瓷多层衬底的制造方法 - Google Patents

薄膜陶瓷多层衬底的制造方法 Download PDF

Info

Publication number
CN101683003A
CN101683003A CN200780053217A CN200780053217A CN101683003A CN 101683003 A CN101683003 A CN 101683003A CN 200780053217 A CN200780053217 A CN 200780053217A CN 200780053217 A CN200780053217 A CN 200780053217A CN 101683003 A CN101683003 A CN 101683003A
Authority
CN
China
Prior art keywords
conductive structure
multiwiring board
layer
insulation system
photoresist
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN200780053217A
Other languages
English (en)
Other versions
CN101683003B (zh
Inventor
金尚喜
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Top Engineering Co Ltd
Original Assignee
Top Engineering Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Top Engineering Co Ltd filed Critical Top Engineering Co Ltd
Publication of CN101683003A publication Critical patent/CN101683003A/zh
Application granted granted Critical
Publication of CN101683003B publication Critical patent/CN101683003B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/46Manufacturing multilayer circuits
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/40Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/4007Surface contacts, e.g. bumps
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/11Printed elements for providing electric connections to or between printed circuits
    • H05K1/111Pads for surface mounting, e.g. lay-out
    • H05K1/112Pads for surface mounting, e.g. lay-out directly combined with via connections
    • H05K1/113Via provided in pad; Pad over filled via
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/46Manufacturing multilayer circuits
    • H05K3/4611Manufacturing multilayer circuits by laminating two or more circuit boards
    • H05K3/4626Manufacturing multilayer circuits by laminating two or more circuit boards characterised by the insulating layers or materials
    • H05K3/4629Manufacturing multilayer circuits by laminating two or more circuit boards characterised by the insulating layers or materials laminating inorganic sheets comprising printed circuits, e.g. green ceramic sheets
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/095Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
    • H01L2924/097Glass-ceramics, e.g. devitrified glass
    • H01L2924/09701Low temperature co-fired ceramic [LTCC]
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/03Use of materials for the substrate
    • H05K1/0306Inorganic insulating substrates, e.g. ceramic, glass
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/01Dielectrics
    • H05K2201/0137Materials
    • H05K2201/0179Thin film deposited insulating layer, e.g. inorganic layer for printed capacitor
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/03Conductive materials
    • H05K2201/0332Structure of the conductor
    • H05K2201/0364Conductor shape
    • H05K2201/0367Metallic bump or raised conductor not used as solder bump
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09Shape and layout
    • H05K2201/09209Shape and layout details of conductors
    • H05K2201/09372Pads and lands
    • H05K2201/09436Pads or lands on permanent coating which covers the other conductors
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09Shape and layout
    • H05K2201/09209Shape and layout details of conductors
    • H05K2201/09654Shape and layout details of conductors covering at least two types of conductors provided for in H05K2201/09218 - H05K2201/095
    • H05K2201/09709Staggered pads, lands or terminals; Parallel conductors in different planes
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/05Patterning and lithography; Masks; Details of resist
    • H05K2203/0502Patterning and lithography
    • H05K2203/054Continuous temporary metal layer over resist, e.g. for selective electroplating
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/16Inspection; Monitoring; Aligning
    • H05K2203/162Testing a finished product, e.g. heat cycle testing of solder joints
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/22Secondary treatment of printed circuits
    • H05K3/24Reinforcing the conductive pattern
    • H05K3/243Reinforcing the conductive pattern characterised by selective plating, e.g. for finish plating of pads
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/38Improvement of the adhesion between the insulating substrate and the metal
    • H05K3/388Improvement of the adhesion between the insulating substrate and the metal by the use of a metallic or inorganic thin film adhesion layer
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/46Manufacturing multilayer circuits
    • H05K3/4611Manufacturing multilayer circuits by laminating two or more circuit boards

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Inorganic Chemistry (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Parts Printed On Printed Circuit Boards (AREA)

Abstract

本发明公开了一种适合于用作探针卡用的高度集成多层布线板以及制造薄膜陶瓷多层布线板的方法,所述探针卡测试移动通信、微波连接器、电缆组件、半导体芯片等用的高频模块。所述薄膜陶瓷多层布线板包括:第一导电结构和围绕第一导电结构的第一绝缘结构,二者构成多层布线板主体;围绕第一绝缘结构的第二绝缘结构;和第二导电结构,形成在第一导电结构的输出焊盘上。其中,通过顺序地电镀Cu、Ni和Au形成第二导电结构。根据所述薄膜陶瓷多层布线板及其制造方法,使用薄膜导电结构形成第二导电结构。因此,容易地实现精细图案并且获得高集成度。

Description

薄膜陶瓷多层衬底的制造方法
技术领域
本发明涉及薄膜陶瓷多层布线板及其制造方法,具体地说涉及适合于用作用于探针卡的高度集成多层布线板以及制造薄膜陶瓷多层布线板的方法,所述探针卡测试用于移动通信、微波连接器、电缆组件、半导体芯片等的高频模块。
背景技术
近年来移动通信技术的发展使得在该领域中所用的电子器件迅速地微型化、多功能化、模块化以及使用高频。在这种技术中,如果用户的要求高,广泛使用高温或者低温共烧陶瓷多层布线板。
换言之,近来对使用半导体器件的电子器件诸如半导体芯片等在功能和尺寸大小上都进行了改进。半导体器件的集成度正在增加,并且更加微型化,具有更多的针脚。对于具有多个针脚和较小尺寸的内嵌式半导体器件的布线板,已经提供了使用内嵌式方法的多层布线板。
在这种多层布线板中,使用增强材料如玻璃纤维布覆铜层压板作为核心层。在核心层的两个表面之一上选择性地形成绝缘层和布线层其中之一。同样,在多层布线板上形成精细布线层,以能够在精细布线层上安装高度集成的半导体器件。
通过以1500℃或更高的温度进行热处理,形成高温共烧陶瓷多层布线板(HTCC_MLC)。对于HTCC_MLC的绝缘材料,使用94%或者更多的氧化铝作为主要成分,使用少量的二氧化硅作为添加剂,并主要使用可以在高温下可塑的钨(W)作为导电体。HTCC_MLC具有优良的机械硬度和耐化学腐蚀性,因而经常应用于在其上形成有薄膜导电线的高集成度封装。然而,在高温下可塑的钨导电体的导电率低于银(Ag)或者铜(Cu)的导电率,因而HTCC_MLC具有较差的高频特性。此外,热膨胀系数大约是硅半导体器件的热膨胀系数的二倍,这在要求匹配热膨胀系数的应用领域中是个严重的问题。
另一方面,通过以900℃或更低的温度进行热处理,形成低温共烧陶瓷多层布线板(LTCC_MLC)。因此,使用具有较低熔点的大量二氧化硅以及较少量的氧化铝。由于塑性化温度为900℃或更低,使用银或者铜作为导电材料。另外,在该板上安装有无源器件如电阻、电感和电容器。因此,广泛使用这种板来微型化、多功能化、模块化和容纳高频电子元件。
然而,LTCC_MLC的表面具有大量的二氧化硅(SiO2),因而在使用强酸物质如氢氟酸(HF)或者诸如氢氧化钾(KOH)的强碱物质的蚀刻工艺中容易被腐蚀。
在题为“多层布线衬底及其制造方法”的韩国未审公开专利申请1020070013063中公开了一种解决该技术问题的方法。
该公开文本公开了用于解决该技术问题的一个技术方案:包含硅化合物的LTCC_MLC的表面在使用强酸物质如氢氟酸(HF)或者诸如氢氧化钾(KOH)的强碱物质的蚀刻工艺中容易被腐蚀,因为第一绝缘结构即LTCC_MLC的表面包含有大量的二氧化硅(SiO2)。
具体地,为了解决上述问题,使用第二绝缘结构来完全覆盖和保护第一绝缘结构,第二绝缘结构对包括强酸物质如氢氟酸(HF)或者诸如氢氧化钾(KOH)的强碱物质的蚀刻剂具有抗蚀性。
如图1所示,多层布线板主体1000a包括第一导电结构100和第一绝缘结构200。第一导电结构100包括至少一个导电图案10和至少一个导电接触20.第一绝缘结构200环绕第一导电结构100以暴露第一导电结构100的一部分101,并且包括甚至在1000℃或更低温度下也可以烧结的LTCC材料。第一绝缘结构200的上表面和第一导电结构100的部分101的上表面置于相同的高度。在多层布线板主体1000a上,布置有与第一导电结构100的部分101电连接的第二导电结构300。此外,布置环绕第二导电结构300和多层布线板主体1000a的第二绝缘结构400以部分地暴露第二导电结构300。在通过第二绝缘结构400暴露的第二导电结构的表面上,形成导电涂膜500以保护第二导电结构300。
在韩国未审公开专利20070028246(2007年3月12日)公开的是多层布线板及其制造方法的另一个实例。
图2是在上述公开文本中公开的多层布线板的截面图。如图2所示,多层布线板包括增强布线层103,第一绝缘层104,互联105,第二绝缘层106,互联108,第三绝缘层107,互联110,第四绝缘层109,互联112,它们从底向上顺序地堆叠。在第一绝缘层104的下表面上形成阻焊剂102,并且在第四绝缘层109的上表面上形成阻焊剂120。各个绝缘层104,106,107和109由具有热固性的环氧树脂基的组合树脂形成。互联105由通孔栓部分105a和图形互联部分105b构成。通孔栓部分105a形成在第一绝缘层104中形成的开口中,图形互联部分105b形成在第一绝缘层104的上表面上。
发明内容
上述的申请所公开的技术存在的缺点在于:制作方法复杂,并且很难实现高密度布线板。这是因为,由于使用丝网印刷工艺技术,第二绝缘结构没有覆盖第一绝缘结构中的第一导电结构的输出焊盘,并且形成第二导电结构以将输出焊盘连接到外面。
在利用等离子喷涂方法形成第二绝缘结构以完全覆盖第一绝缘结构和第二导电结构并且具有0.1到1.0毫米的厚度之后,顺序地对第二绝缘层的两面进行研磨(lapped)以暴露出第二导电结构的输出焊盘。这里,研磨的第二绝缘结构的厚度和绝缘特性可根据第二导电结构的厚度和研磨处理条件变化,还要求附加的工艺管理来维持稳定的质量。
此外,在完成研磨工艺之后,再次在暴露的第二导电结构上形成薄膜导电结构,从而进一步使制造工艺复杂。
本发明用于解决上述问题,本发明的一个目的是提供一种适合于半导体元件器件的薄膜陶瓷多层布线板以及制造薄膜陶瓷多层布线板的方法,该半导体元件器件被微型化、多功能化、模块化,并且随着移动通信技术的发展而使用高频,该薄膜陶瓷多层布线板尤其是在使用强酸物质如氢氟酸(HF)或者诸如氢氧化钾(KOH)的强碱物质的蚀刻工艺中具有耐化学腐蚀性。
本发明的另一个目的是提供一种薄膜陶瓷多层布线板及其制造方法,该方法仅要求简单的制造工艺并且能够容易地实现精细图案。
根据本发明的薄膜陶瓷多层布线板及其制造方法,能够获得如下效果。
通过使用光刻法将第一导电结构与第二导电结构连接简化了工艺。并且,通过形成具有薄膜导电结构的第二导电结构,容易地实现精细图案,从而能够容易得到高集成度。
此外,利用物理沉积方法如电子束或者溅射在包含大量的二氧化硅的第一绝缘结构上形成由氧化铝制成的第二绝缘结构,因而不会将第一绝缘结构暴露于强酸物质如氢氟酸(HF)或者诸如氢氧化钾(KOH)的强碱物质。因此,容易地制造具有优良的耐化学腐蚀性的陶瓷多层布线板是可能的。
附图说明
图1是常规多层布线板的截面图;
图2是另一种常规多层布线板的截面图;
图3是根据本发明的示例实施例的薄膜陶瓷多层布线板的截面图;
图4-图14是说明制造图3示出的本发明的示例实施例的制造薄膜陶瓷多层布线板的方法的截面图。
具体实施方式
为了实现上述目的,本发明的一个方面提供了一种薄膜陶瓷多层布线板,包括:第一导电结构和围绕第一导电结构的第一绝缘结构,二者构成多层布线板;围绕第一绝缘结构的第二绝缘结构;和在第一导电结构的输出焊盘上形成的第二导电结构。这里,通过顺序地电镀Cu、Ni和Au形成第二导电结构。
第二导电结构可以形成在第一导电结构的输出焊盘上以具有比第一导电结构的输出焊盘大的直径。
第二绝缘结构形成的厚度为0.3到3微米。
第一导电结构的输出焊盘可以由贱金属层形成,该贱金属层可以通过顺序沉积Ti、Pd和Cu形成。
贱金属层可形成为厚度0.5微米。
本发明的另一个方面提供了一种制造多层布线板的方法,包括:形成包括第一导电结构和围绕第一导电结构以暴露出第一导电结构的一部分的第一绝缘结构的多层布线板;在多层布线板主体的两面上形成光刻胶层;对光刻胶层进行曝光和显影以在第一导电结构的输出焊盘上形成光刻胶保护层;在光刻胶保护层上形成第二绝缘结构;和去除光刻胶保护层,并且在第一导电结构的输出焊盘上形成第二导电结构。
可以利用光刻法技术形成光刻胶层。
光刻胶层可以沉积到到30至40微米的厚度。
在形成光刻胶层的步骤中,可以使用增加光刻胶层和多层布线板主体之间的粘合强度的粘合增强剂。
光刻胶保护层可以沉积到厚度为30至40微米。
光刻胶保护层形成为具有比第一导电结构的输出焊盘更大的直径。
第二绝缘结构形成为厚度0.3至3微米。
利用光刻胶去除设备去除光刻胶保护层。
在去除光刻胶保护层并且形成贱金属层之后形成第二导电结构。
通过顺序地沉积Ti、Pd和Cu,贱金属层可以形成到厚度为大约0.5微米。
通过顺序地电镀Cu、Ni和Au形成第二导电结构。
参考下面的详细描述并且结合附图,更清楚本发明的上述和其它目的、特征和优点,其中:
下文中,参考附图描述本发明的结构。
所有附图中相同的附图标记指代相同的部件,并且这样的部件只描述一次。
图3是根据本发明示例性实施例的薄膜陶瓷多层布线板的截面图。
如图3所示,根据本发明的一个示例性实施例的薄膜陶瓷多层布线板包括:第一导电结构1和围绕第一导电结构1的第一绝缘结构2,二者构成多层布线板主体;围绕第一绝缘结构2的第二绝缘结构3;和在第一导电结构1的输出焊盘上形成的第二导电结构4。这里,通过顺序地电镀Cu、Ni和Au形成第二导电结构4。
此外,第二导电结构4形成在第一导电结构1的输出焊盘上以具有比第一导电结构的输出焊盘大的直径(见图9)。
此外,根据本发明示例性实施例的薄膜陶瓷多层布线板中,第二绝缘结构3形成的厚度为0.3到3微米。
此外,如图9所示,第一导电结构1的输出焊盘可以由贱金属层形成,该贱金属层通过顺序沉积Ti、Pd和Cu形成,并且厚度可以为0.5大约微米。
下面参考附图4-14介绍制造如图3所示的薄膜陶瓷多层布线板的方法。
首先,利用如下方法形成薄膜陶瓷多层布线板:制造生片;在生片上形成多个通孔;使用金属填充多个通孔;在设计的生片上印刷导电线图案;通过施加热和压力来层压在其上印刷有导电图案的生片;同时,在设计的温度下可塑化层压的生片;和对设计的陶瓷多层布线板的两面进行抛光以调整该板的平整度和厚度。通过该方法,如图4所示,获得暴露出第一导电结构1的输出焊盘5的结构。由于该方法采用与现有技术相同的技术,在此略去该方法的详细描述。换言之,可以利用公知技术容易地形成如图2所示的绝缘层和互联。这里,各个生片和通孔称为第一导电结构1,为各个互联形成的绝缘层称为第一绝缘结构2。本发明的薄膜陶瓷多层布线板不限于图4所示的3层结构。
然而,根据本发明,第一绝缘层2不暴露于强酸物质如氢氟酸(HF)或者诸如氢氧化钾(KOH)的强碱物质。在沉积对这种化学物质有抵抗力的第二绝缘结构3之前,如图4所示,利用半导体制造工艺中使用的光刻法将干性感光剂沉积为30至40微米,从而形成光刻胶层6。利用普通的层叠设备将光刻胶层6堆叠在板的两面上。
接下来,对光刻胶层6进行曝光和显影以得到图6的图形结构。具体而言,在板的两个表面上形成厚度为30至40微米的光刻胶保护层7以使第二绝缘层3不覆盖第一导电结构1的输出焊盘5。
这里,为了增加具有干性感光剂的沉积层5和陶瓷多层布线板之间的粘合强度,可使用粘合增强剂。光刻胶保护层7的直径大于第一导电结构1的输出焊盘5的直径。
接下来,在形成光刻胶保护层7的情况下,利用物理沉积技术的电子束真空沉积或者溅射技术来形成厚度为1至3微米的第二绝缘结构3,如图7所示。
接下来,利用光刻胶去除设备移去光刻胶保护层7,如图8所示。这里,同时容易地曝光第一导电结构1的两个表面上的输出焊盘5是可能的。
本发明应用上述技术,从现有技术中的丝网印刷方法中将形成第二导电结构4的工艺和顺序地研磨第二绝缘结构3的两个表面以暴露出第二导电结构4的工艺去掉,从而简化了工艺。具体地,由于第二导电结构4的输出焊盘不通过丝网印刷法形成,所以高密度互联设计是可能的,并且制造高集成度薄膜陶瓷多层布线板是可能的。
接下来,根据图9-14完成图3所示的薄膜布线板。
具体而言,参见图9,形成用于薄膜互联的贱金属层8。使用物理沉积技术的溅射技术,通过在高真空腔中在板的两个表面上顺序沉积贱金属Ti、Pd和Cu,在板的两个整个表面上形成贱金属层8,该贱金属层8的厚度为大约0.5微米。
接下来,如图10和11所示,在板的两个表面上沉积感光剂,利用曝光和显影工艺形成互联和焊盘。
接下来,如图12所示,利用电镀方法顺序沉积Cu、Ni和Au以形成焊盘。
图13示出了去除感光剂之后的工艺,参见图14,顺序蚀刻由Cu、Pd和Ti组成的多余贱金属层。
利用上述工艺,完成了图3所示的第二导电结构4。
根据本发明建议的薄膜陶瓷多层布线板,利用光刻法有选择地将第二绝缘层3沉积为0.3至3微米的厚度,从而去除额外的研磨工艺。此外,由于第二导电结构4是由薄膜焊盘形成工艺而不是丝网印刷法的焊盘形成工艺形成,因此简化整体工艺并且也设计高集成度的布线板是可能的。而且,将具有良好的导电性的银(Ag)或者铜(Cu)用于陶瓷多层布线板的导电结构,因而这样的板特别适合于高频和高集成度。
虽然已经参照本发明的一些示例性实施例介绍了本发明,本领域普通技术人员会理解,在不背离所附权利要求限定的本发明的精神和范围的情况下,可以对本发明的形式和细节进行各种变化。
工业应用
本发明可以应用于薄膜陶瓷多层布线板,该薄膜陶瓷多层布线板适合于用作探针卡的高集成度多层布线板,该探针卡用于测试移动通信、微波连接器、电缆组件、半导体芯片等的高频模块。

Claims (16)

1、一种薄膜陶瓷多层布线板,其包括:
第一导电结构和围绕第一导电结构的第一绝缘结构,第一导电结构和第一绝缘结构构成多层板布线板主体;
第二绝缘结构,围绕第一绝缘结构;和
第二导电结构,形成在第一导电结构的输出焊盘上,
其中,通过顺序地电镀Cu、Ni和Au形成第二导电结构。
2、如权利要求1的所述薄膜陶瓷多层布线板,其中,第二导电结构形成在第一导电结构的输出焊盘上,第二导电结构大于第一导电结构的输出焊盘。
3、如权利要求2的所述薄膜陶瓷多层布线板,其中,第二绝缘结构形成为厚度0.3至3微米。
4、如权利要求3的所述薄膜陶瓷多层布线板,其中,第一导电结构的所述输出焊盘由贱金属层形成,所述贱金属层通过顺序沉积Ti,Pd和Cu而形成。
5、如权利要求4的所述薄膜陶瓷多层布线板,其中,所述贱金属层形成为具有大约0.5微米的厚度。
6、一种制造多层布线板的方法,包括:
形成多层布线板主体,该多层布线板主体包括第一导电结构和围绕第一导电结构以暴露出第一导电结构的一部分的第一绝缘结构;
在所述多层布线板主体的两个表面上形成光刻胶层;
对光刻胶层进行曝光和显影以在第一导电结构的输出焊盘上形成光刻胶保护层;
在所述光刻胶保护层上形成第二绝缘层;和
去除所述光刻胶保护层,在第一导电结构的输出焊盘上形成第二导电结构。
7、如权利要求6的所述方法,其中,利用光刻法形成所述光刻胶层。
8、如权利要求7的所述方法,其中,沉积所述光刻胶层为具有30至40微米的厚度。
9、如权利要求8的所述方法,其中,形成光刻胶层的步骤中,使用增加所述光刻胶层和多层布线板主体之间的粘合强度的粘合增强剂。
10、如权利要求6的所述方法,其中,形成所述光刻胶保护层的厚度为30至40微米。
11、如权利要求6的所述方法,其中,所述光刻胶保护层被形成为具有比第一导电结构的输出焊盘更大的直径。
12、如权利要求6的所述方法,其中,形成所述第二绝缘结构为具有0.3至3微米的厚度。
13、如权利要求6的所述方法,其中,利用光刻胶去除设备将所述光刻胶保护层去除。
14、如权利要求13的所述方法,其中,在去除所述光刻胶保护层并且形成贱金属层之后形成第二导电结构。
15、如权利要求13的所述方法,其中,通过顺序沉积Ti、Pd和Cu,形成所述贱金属层为具有大约0.5微米的厚度。
16、如权利要求15的所述方法,其中,通过顺序地电镀Cu、Ni和Au形成第二导电结构。
CN2007800532177A 2007-04-30 2007-06-13 薄膜陶瓷多层衬底的制造方法 Expired - Fee Related CN101683003B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
KR10-2007-0042180 2007-04-30
KR1020070042180 2007-04-30
KR1020070042180A KR20080097065A (ko) 2007-04-30 2007-04-30 박막 세라믹 다층 배선 기판 및 이의 제조 방법
PCT/KR2007/002846 WO2008133369A1 (en) 2007-04-30 2007-06-13 The manufacturing method of the thin film ceramic multi layer substrate

Publications (2)

Publication Number Publication Date
CN101683003A true CN101683003A (zh) 2010-03-24
CN101683003B CN101683003B (zh) 2012-05-23

Family

ID=39925804

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2007800532177A Expired - Fee Related CN101683003B (zh) 2007-04-30 2007-06-13 薄膜陶瓷多层衬底的制造方法

Country Status (4)

Country Link
KR (1) KR20080097065A (zh)
CN (1) CN101683003B (zh)
TW (1) TW200845865A (zh)
WO (1) WO2008133369A1 (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112004325A (zh) * 2020-09-07 2020-11-27 中国振华集团云科电子有限公司 一种多层异质熟瓷结构薄膜元器件及电路板制备方法
CN112074106A (zh) * 2020-09-07 2020-12-11 中国振华集团云科电子有限公司 一种多层异质熟瓷基片高精度对位堆叠的方法

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101043463B1 (ko) * 2009-05-28 2011-06-23 삼성전기주식회사 다층 세라믹 기판 및 이의 제조 방법
JP6455022B2 (ja) * 2014-08-22 2019-01-23 大日本印刷株式会社 プローブカード及びそれを用いた半導体装置の製造方法
KR102652266B1 (ko) * 2019-01-31 2024-03-28 (주)포인트엔지니어링 다층 배선 기판 및 이를 포함하는 프로브 카드

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03108797A (ja) * 1989-09-22 1991-05-08 Ngk Spark Plug Co Ltd 多層配線基板およびその製造方法
JP3215545B2 (ja) * 1993-05-27 2001-10-09 イビデン株式会社 薄膜多層配線板及びその製造方法
KR20070013063A (ko) * 2005-07-25 2007-01-30 주식회사 코미코 다층 배선 기판 및 이의 제조 방법
JP4452222B2 (ja) * 2005-09-07 2010-04-21 新光電気工業株式会社 多層配線基板及びその製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112004325A (zh) * 2020-09-07 2020-11-27 中国振华集团云科电子有限公司 一种多层异质熟瓷结构薄膜元器件及电路板制备方法
CN112074106A (zh) * 2020-09-07 2020-12-11 中国振华集团云科电子有限公司 一种多层异质熟瓷基片高精度对位堆叠的方法

Also Published As

Publication number Publication date
WO2008133369A1 (en) 2008-11-06
WO2008133369A9 (en) 2009-12-23
KR20080097065A (ko) 2008-11-04
TW200845865A (en) 2008-11-16
CN101683003B (zh) 2012-05-23

Similar Documents

Publication Publication Date Title
CN102646628B (zh) 用于制造半导体装置的方法
US7222420B2 (en) Method for making a front and back conductive substrate
CN103985698B (zh) 具有嵌入式滤波器的多层电子结构
US9349788B2 (en) Thin film capacitors embedded in polymer dielectric
JP4992158B2 (ja) 3次元アルミニウムパッケージモジュール及びその製造方法
US20070082501A1 (en) Novel integrated circuit support structures and their fabrication
WO2004006331A1 (ja) 多層配線回路モジュール及びその製造方法
CN105307382A (zh) 印刷电路板及其制造方法
US20090288873A1 (en) Wiring board and method of manufacturing the same
CN104183566B (zh) 具有突出的铜端子柱的基板
CN104269384A (zh) 嵌入式芯片
CN101683003B (zh) 薄膜陶瓷多层衬底的制造方法
JP2018078133A (ja) コイル内蔵ガラス基板およびビルドアップ基板
US20190053375A1 (en) Trace anywhere interconnect
JP4759981B2 (ja) 電子部品内蔵モジュールの製造方法
KR100726239B1 (ko) 전자소자 내장형 다층 인쇄회로기판 제조방법
US7427716B2 (en) Microvia structure and fabrication
CN104270885A (zh) 具有聚合物基质的插件框架及其制造方法
JP4241202B2 (ja) めっきポスト型配線基板の製造方法
EP3345248A1 (en) Trace anywhere interconnect
JP2006147932A (ja) 多層配線基板及びその製造方法
KR100468195B1 (ko) 다층 인쇄 회로 기판을 제조하는 방법
TWI226808B (en) Circuit board structure and method fabricating the same
JP2008091630A (ja) 多層モジュール

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
CI01 Publication of corrected invention patent application

Correction item: Drawings

Correct: Complete drawings

False: Missing drawings

Number: 12

Volume: 26

CI02 Correction of invention patent application

Correction item: Drawings

Correct: Complete drawings

False: Missing drawings

Number: 12

Page: Description

Volume: 26

ERR Gazette correction

Free format text: CORRECT: FIGURE OF DESCRIPTION; FROM: FIGURE ABSENT TO: FIGURE COMPLETE

C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20120523

Termination date: 20210613