CN101609824A - 半导体封装的通用型基板及半导体封装构造 - Google Patents

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Abstract

本发明揭示一种半导体封装的通用型基板及半导体封装构造。该通用型基板包含基板本体、设置于该基板本体上的两组一般接指与一组重分配接指、以及形成于该基板本体上的防焊层。重分配接指位于两组一般接指之间。该防焊层具有显露重分配接指的开口。两个或两个以上排气槽形成于该防焊层但不贯穿该防焊层，这些排气槽连接该开口并往该基板本体的侧边延伸但不连通到用以显露一般接指的开口，以作为粘晶时气体往外排出的通道。当设置大尺寸芯片时，能同时解决气泡残留于该开口内以及粘晶胶溢胶污染一般接指的问题。在实施例中，连接重分配接指的线路可与排气槽交错重叠但不被显露，借以增加排气槽的配置弹性。

Description

半导体封装的通用型基板及半导体封装构造
技术领域
本发明有关于一种半导体装置的基板，特别是有关于一种半导体封装的通用型基板及半导体封装构造。
背景技术
在半导体装置中，例如球栅阵列半导体封装构造或是卡片式半导体封装构造等等，是利用基板以承载芯片并使基板的接指(finger)电性连接至芯片的焊垫以实现内部电性连接。就规格品而言，半导体封装构造(特指存储卡)的尺寸是不可变动。为了提供具有不同内存容量，会在基板上表面的不同位置增设至少一组重分配接指，使基板具有通用性，可针对小尺寸的芯片进行封装，借以减少基板制造成本。然而，在粘接大尺寸芯片时，重分配接指将不被使用而被粘晶胶覆盖，容易残存有气泡，而容易产生气爆(popcorn)现象。
请参阅图1A及图1B所示，一种公知半导体封装构造包含基板100、芯片11、粘晶胶12、两条或两条以上第一焊线13、两条或两条以上第二焊线14与封胶体15。该基板100主要具有基板本体110以及防焊层130。该基板本体110具有表面111，设有两个或两个以上第一组接指121、两个或两个以上第二组接指122与两个或两个以上第三组接指123，其中这些第二组接指122与这些第三组接指123为一般接指，位于该表面111的两侧边缘，适用于电性连接大尺寸芯片。这些第一组接指121位于这些第二组接指122与这些第三组接指123之间，作为重分配接指，适用于电性连接小尺寸芯片。该防焊层130形成于该表面111并具有两个或两个以上开口131、132、133，以分别显露这些第一组接指121、这些第二组接指122与这些第三组接指123。当该芯片11为大尺寸芯片时，该芯片11覆盖这些第一组接指121并利用该粘晶胶12的粘接，使该芯片11设置于该基板100上。这些第一焊线13电性连接该芯片11至该基板100的这些第二组接指122；这些第二焊线14电性连接该芯片11至该基板100的这些第三组接指123。该封胶体15形成于该基板100的该防焊层130上，以密封该芯片11、这些第一焊线13与这些第二焊线14。请参阅图1B所示，该粘晶胶12粘着该基板100的该防焊层130与该芯片11的背面，并填入该开口131。由于该防焊层130的该开口131为封闭开口且被该芯片11覆盖(如图1A所示)，使得在粘晶过程中残留气体无法由该开口131向外排出，会在该粘晶胶12中存有气泡12A(如图1B所示)，导致在后续制作过程中或使用时产生气爆(popcotn，或称爆米花)现象。
为了避免在粘晶时产生气泡残留的问题，可使用防焊层开口为相互连通的基板作为芯片承载件。有人提出另一种公知半导体封装构造，揭示在中国台湾专利证书号第I281733号“半导体封装件及其基板结构”，虽然其具有避免气泡残留的功效，但粘晶胶会扩散至位于基板两侧的接指，易有粘晶溢胶而污染接指以及基板线路外露导致被电镀的问题。
请参阅图2A及2B所示，另一种公知半导体封装构造包含基板200、芯片21、粘晶胶22、两条或两条以上第一焊线23、两条或两条以上第二焊线24与封胶体25。该基板200主要具有基板本体210、两个或两个以上第一组接指221、两个或两个以上第二组接指222、两个或两个以上第三组接指223以及防焊层230。这些第一组接指221、这些第二组接指222与这些第三组接指223均设于该基板本体210的表面211。其中作为重分配接指的这些第一组接指221位于这些第二组接指222与这些第三组接指223之间。该防焊层230形成于该表面211并具有两个或两个以上开口231、232与233，以分别显露这些第一组接指221、这些第二组接指222与这些第三组接指223。该防焊层230还具有两个或两个以上延伸开口235，其由中央的开口231向外延伸并连通至周边开口232或周边开口233。利用该粘晶胶22的粘接，以使该芯片21设置于该基板200上。当该芯片21为大尺寸芯片时，会使该芯片21覆盖该开口231及这些第一组接指221。这些第一焊线23电性连接该芯片21至该基板200的这些第二组接指222；这些第二焊线24电性连接该芯片21至该基板200的这些第三组接指223。该封胶体25形成于该基板200的该防焊层230上，以密封该芯片21、这些第一焊线23与这些第二焊线24。请参阅图2A及图2B所示，该粘晶胶22填入该开口231并利用这些延伸开口235使可能残留于该开口231的气泡排出。然而，在粘晶过程中，在受到高温与压力下该粘晶胶22具有流动性，该粘晶胶22会沿着这些延伸开口235往这些周边开口232与233的方向流动而产生溢胶22A，进而污染至这些第二组接指222与这些第三组接指223(如图2B所示)，甚至导致这些第一焊线23或这些第二焊线24的一端无法沾粘于这些第二组接指222或这些第三组接指223。通常这些第一组接指221、这些第二组接指222与这些第三组接指223上应电镀形成有电镀层280。
此外，为使这些第一组接指221具有引指位置重分配的功效，该基板200必须进一步包含两个或两个以上连接这些第一组接指221与这些第二组接指222的线路250。由于这些延伸开口235贯穿该防焊层230，一旦这些线路250与这些延伸开口235交错便会产生线路外露，电镀形成该电镀层280时会同时形成在线路250的外露区段。这样除了会有电镀浪费的问题之外，也会有排气阻塞的现象，导致这些延伸开口235的排气功能失效。
发明内容
有鉴于此，本发明的主要目的在于提供一种半导体封装的通用型基板及半导体封装构造，能在粘晶过程中，提供往外排出的无阻塞且不溢胶的气体通道，以避免气泡残留的问题，并能有效解决传统半导体封装构造在粘晶过程中产生溢胶的问题。
本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明所揭示的一种半导体封装的通用型基板，主要包含基板本体、两个或两个以上第一组接指、两个或两个以上第二组接指、两个或两个以上第三组接指以及防焊层。该基板本体具有表面。这些第一组接指、这些第二组接指与这些第三组接指均设置于该基板本体的该表面。其中，这些第一组接指位于这些第二组接指与这些第三组接指之间。该防焊层形成于该基板本体的该表面，该防焊层具有第一开口、第二开口与第三开口，以分别显露这些第一组接指、这些第二组接指与这些第三组接指。其中，两个或两个以上第一排气槽形成于该防焊层的显露表面但不贯穿该防焊层，这些第一排气槽连接该第一开口并往该基板本体的该表面的侧边延伸但不连通到该第二开口与该第三开口。
本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
在前述的通用型基板中，可另包含两条或两条以上线路，其形成于该基板本体的该表面并连接这些第一组接指与这些第二组接指，该防焊层覆盖这些线路。
在前述的通用型基板中，这些第一排气槽与这些线路可为错位不重叠。
在前述的通用型基板中，这些第一排气槽的底面可不高于这些线路。
在前述的通用型基板中，这些第一排气槽的底面可高于这些线路。
在前述的通用型基板中，至少一个这些第一排气槽可与至少一条这些线路交错重叠但不显露这些线路。
在前述的通用型基板中，这些第一排气槽的这些延伸端可包含两个或两个以上停止在该防焊层内的封闭槽端。
在前述的通用型基板中，至少一个连通槽可形成于该防焊层的该显露表面并连通这些第一排气槽，以构成网状通道。
在前述的通用型基板中，这些相邻第一排气槽的延伸端可互连为U形。
在前述的通用型基板中，该基板本体的该表面可具有第一边缘、第二边缘以及第三边缘，该第二边缘与该第三边缘为平行，该第一边缘连接该第二边缘与该第三边缘，其中这些第二组接指排列于该基板本体的该表面的该第二边缘，这些第三组接指排列于该基板本体的该表面的该第三边缘，这些第一组接指可为这些第二组接指的重分配接指而排列于该基板本体的该表面的中央。
在前述的通用型基板中，至少一个第二排气槽，其可连接该第一开口并往该基板本体的该表面的该第一边缘延伸。
在前述的通用型基板中，至少一个第三排气槽，其可连接该第一开口并往该基板本体的该表面的第四边缘延伸。
在前述的通用型基板中，该第二开口与该第三开口可为分别邻近于该第二边缘与该第三边缘的封闭型周边开口。
在前述的通用型基板中，该第二开口与该第三开口可为分别连通到该第二边缘与该第三边缘的开放型周边缺口。
在前述的通用型基板中，该防焊层进一步具有两个或两个以上溢胶储存槽，其连接至这些第一排气槽的这些延伸端。
在前述的通用型基板中，这些第一排气槽可以激光方式形成。
本发明还揭示一种使用前述的通用型基板承载大尺寸芯片的半导体封装构造，主要包含前述的通用型基板、芯片、粘晶胶、两条或两条以上第一焊线以及两条或两条以上第二焊线。该芯片设置于该通用型基板上并覆盖这些第一组接指，该芯片具有两个或两个以上第一焊垫与两个或两个以上第二焊垫。该粘晶胶粘接该芯片的背面与该通用型基板的该防焊层，该粘晶胶填入该第一开口以及这些第一排气槽。这些第一焊线电性连接该芯片的这些第一焊垫至该通用型基板的这些第二组接指。这些第二焊线电性连接该芯片的这些第二焊垫至该通用型基板的这些第三组接指。
本发明还揭示另一种使用前述的通用型基板承载小尺寸芯片的半导体封装构造，主要包含前述的通用型基板、芯片、粘晶胶、两条或两条以上第一焊线以及两条或两条以上第二焊线。该芯片设置于该通用型基板上并位于这些第一组接指与这些第三组接指之间，该芯片具有两个或两个以上第一焊垫与两个或两个以上第二焊垫。该粘晶胶粘接该芯片的背面与该通用型基板的该防焊层，该粘晶胶不填入该第一开口。这些第一焊线电性连接该芯片的这些第一焊垫至该通用型基板的这些第一组接指。这些第二焊线电性连接该芯片的这些第二焊垫至该通用型基板的这些第三组接指。
本发明还揭示另一种半导体封装的通用型基板，主要包含基板本体、两个或两个以上接指以及防焊层。该基板本体具有表面。该接指设置于该基板本体的该表面。该防焊层形成于该基板本体的该表面，该防焊层具有中央开口与至少一个周边开口，以显露该接指。其中，两个或两个以上排气槽形成于该防焊层的显露表面但不贯穿该防焊层，该排气槽连接该中央开口并往该基板本体的该表面的侧边延伸但不连通到该周边开口。因此，该中央开口可以收集大部分的粘晶胶，该排气槽可以控制多余粘晶胶的溢流范围，避免污染到该周边开口内的该接指。
由以上技术方案可以看出，本发明的半导体封装的通用型基板及半导体封装构造，有以下优点与功效：
一、利用通用型基板粘晶表面形成有不贯穿防焊层的排气槽，能在粘晶过程中，提供气体往外排出的通道，以避免气泡残留的问题。
二、借由防焊层表面的排气槽能不显露连接重分配接指(即第一组接指)的线路，以减少电镀面积以降低制造成本，并避免排气槽被阻塞。此外，可以允许线路不外露地与排气槽交错重叠，以增加排气槽的配置弹性。
三、借由排气槽的延伸端以限制粘晶溢胶的区域及排气槽不连通至防焊层周边开口，能避免在粘设大尺寸芯片时因粘晶溢胶而污染至一般接指(即第二组接指与第三组接指)，有效解决传统半导体封装构造在粘晶过程中产生溢胶的问题。
四、借由第一组接指、第二组接指与第三组接指的设置位置，能使通用型基板适用于不同尺寸的芯片，以节省基板的制造成本。
五、利用线路连接第一组接指与第二组接指，使小尺寸芯片可直接借由第一组接指达到与通用型基板的电性互连，而不需打线至第二组接指，即借以缩短焊线长度。
附图说明
图1A为一种公知半导体封装构造透视封胶体的基板表面示意图；
图1B为一种公知半导体封装构造透视封胶体的基板截面示意图；
图2A为另一种公知半导体封装构造透视封胶体的基板表面示意图；
图2B为另一种公知半导体封装构造透视封胶体的基板截面示意图；
图3A为根据本发明第一具体实施例的一种半导体封装的通用型基板的表面示意图；
图3B为根据本发明第一具体实施例的一种半导体封装的通用型基板的截面示意图；
图3C为根据本发明第一具体实施例的一种半导体封装的通用型基板的立体示意图；
图4A为根据本发明第一具体实施例的一种半导体封装的通用型基板在设置大尺寸芯片之后的表面示意图；
图4B为根据本发明第一具体实施例的一种包含通用型基板与大尺寸芯片的半导体封装构造的截面示意图；
图5A为根据本发明第一具体实施例的一种半导体封装的通用型基板在设置小尺寸芯片与虚芯片之后的表面示意图；
图5B为根据本发明第一具体实施例的一种包含通用型基板、小尺寸芯片与虚芯片的半导体封装构造的截面示意图；
图6A为根据本发明第二具体实施例的一种半导体封装的通用型基板的表面示意图；
图6B为根据本发明第二具体实施例的一种半导体封装的通用型基板的表面示意图与截面示意图；
图7为根据本发明第三具体实施例的另一种半导体封装的通用型基板的表面示意图；
图8为根据本发明第四具体实施例的另一种半导体封装的通用型基板的表面示意图。
附图标记说明
11         芯片         12粘晶胶        12A气泡
13         第一焊线     14第二焊线      15封胶体
21         芯片         22粘晶胶        22A溢胶
23         第一焊线     24第二焊线      25封胶体
30  大尺寸芯片        31  第一焊垫            32  第二焊垫
33  主动面            34  背面
41  粘晶胶            42  第一焊线            43  第二焊线
44  封胶体
50  小尺寸芯片        51  第一焊垫            52  第二焊垫
53  主动面            54  背面
61  粘晶胶            62  第一焊线            63  第二焊线
64  封胶体            70  虚芯片
100  基板
110  基板本体         111  表面
121  第一组接指       122  第二组接指         123  第三组接指
130  防焊层           131  开口               132  开口
133  开口
200  基板
210  基板本体         211  表面
221  第一组接指       222  第二组接指          223  第三组接指
230  防焊层           231  开                  232  开口
233  开口             235  延伸开口
250  线路             280  电镀层
300  通用型基板
310  基板本体         311  表面                312  第一边缘
313  第二边缘         314  第三边缘            315  第四边缘
321  第一组接指       322  第二组接指          323  第三组接指
330  防焊层           331  第一开              332  第二开口
333  第三开           334  显露表面            335  溢胶储存槽
340  第一排气槽       341  延伸端              342  底面
350  线路             360  第二排气槽          370  第三排气槽
380  电镀层
400  通用型基板
442  底面                    490  连通槽
500  通用型基板              541  延伸端
具体实施方式
依据本发明的第一具体实施例，一种半导体封装的通用型基板举例说明于图3A的表面示意图、图3B的截面示意图以及图3C的立体示意图。该通用型基板300主要包含基板本体310、两个或两个以上第一组接指321、两个或两个以上第二组接指322、两个或两个以上第三组接指323以及防焊层330。请参阅图3A所示，该基板本体310具有表面311，以作为设置芯片的承载面。该表面311可具有第一边缘312、第二边缘313、第三边缘314以及第四边缘315。在本实施例中，该第二边缘313与该第三边缘314互为平行，该第一边缘312与该第四边缘315互为平行，该第一边缘312连接该第二边缘313与该第三边缘314。该第四边缘315也连接该第二边缘313与该第三边缘314。
请参阅图3A所示，这些第一组接指321、这些第二组接指322与这些第三组接指323均设置于该基板本体310的该表面311。但是，应理解的是，本发明的接指组数不以附图中的三组为限，可根据实际基板的电性设计加以增设或调整。其中，这些第一组接指321位于这些第二组接指322与这些第三组接指323之间。在本实施例中，这些第二组接指322与这些第三组接指323为一般接指，这些第一组接指321为电性连接这些第二组接指322的重分配接指。这些第一组接指321可排列于该表面311的中央区域。这些第二组接指322可排列于该基板本体310的该表面311的该第二边缘313。这些第三组接指323可排列于该基板本体310的该表面311的该第三边缘314。这些第一组接指321、这些第二组接指322与这些第三组接指323可为打线接指(wire-bonding finger)。这些第一组接指321、这些第二组接指322与这些第三组接指323的材质可为铜。在本实施例中，这些第一组接指321、这些第二组接指322与这些第三组接指323的表面可电镀有电镀层380，用以增加半导体封装中与焊线电性连接的结合力。该电镀层380的材质可选自下列列表中的一种：银、镍金、锡、镍钯金、锡铅或锡铋。
请参阅图3A、图3B以及图3C所示，该防焊层330形成于该基板本体310的该表面311，该防焊层330具有第一开口331，以显露这些第一组接指321。如图3A所示，该防焊层330还具有第二开口332与第三开口333，以分别显露这些第二组接指322与这些第三组接指323。其中该第二开口332与该第三开口333可为封闭开口或开放缺口。在本实施例中，该第二开口332与该第三开口333为分别邻近于该第二边缘313与该第三边缘314的封闭型周边开口。该防焊层330可选自覆盖层(cover layer)或焊罩(solder mask)层。该防焊层330的形成方法可为膜压合或是先印刷再经曝光显影产生图案
请再参阅图3A与图3B所示，两个或两个以上第一排气槽340形成于该防焊层330的显露表面334但不贯穿该防焊层330，这些第一排气槽340连接该第一开口331并往该基板本体310的该表面311的侧边(即该第二边缘313与该第三边缘314)延伸但不连通到用以显露这些第二组接指322的该第二开口332与用以显露这些第三组接指323的该第三开口333。通常但非限定地，这些第一排气槽340可利用激光方式形成，以便于控制这些第一排气槽340的形成深度不至于贯穿该防焊层330，以避免显露这些线路350。如图3A所示，这些第一排气槽340不连通至该第二开口332与该第三开口333，以避免粘晶溢胶污染到这些第二组接指322与这些第三组接指323。在本实施例中，这些第一排气槽340可为长条形。这些第一排气槽340的一端连接该第一开口331的较长侧。这些第一排气槽340的这些延伸端341超出大尺寸芯片30的覆盖区域，以供后续粘晶过程中气体可由这些第一排气槽340向外排出而不会残留在大尺寸芯片30下方。更具体地，这些第一排气槽340的这些延伸端341可包含两个或两个以上停止在该防焊层330内的封闭槽端，以限制粘晶溢胶区域。
此外，该通用型基板300可另包含两条或两条以上线路350，其形成于该基板本体310的该表面311并连接这些第一组接指321与这些第二组接指322，该防焊层330覆盖这些线路350，故这些第一组接指321可作为这些第二组接指322的重分配接指。如图3B所示，这些线路350、这些第一组接指321、这些第二组接指322、与这些第三组接指323可为同一层线路层。因此，除了大尺寸芯片可借由这些第二组接指322达到与该通用型基板300的电性互连，小尺寸芯片可直接借由这些第一组接指321达到与该通用型基板300的电性互连，还可借以缩短焊线长度，故该通用型基板300可适用于不同尺寸的芯片，以节省基板的制造成本。此外，由于这些线路350被该防焊层330覆盖，故这些线路350不会显露于这些第一排气槽340也不会在这些第一排气槽340内形成该电镀层380，不仅可减少电镀面积以降低成本，并能避免这些第一排气槽340被阻塞。
如图3A所示，在本实施例中，这些第一排气槽340与这些线路350可为错位不重叠，故可以增加这些第一排气槽340的形成深度，也不会显露这些线路350。例如，如图3B所示，这些第一排气槽340的底面342可不高于这些线路350，能使粘晶过程中产生的气体更加顺利地往外排出。更具体而言，至少一个第二排气槽360可连接该第一开口331并往该基板本体310的该表面311的该第一边缘312延伸，以增加粘晶时的排气效果。该第二排气槽360连接该第一开口331的一端位于该第一开口331邻近该第一边缘312的较短侧；该第二排气槽360的另一端可连接到该第一边缘312。至少一个第三排气槽370可连接该第一开口331并往该基板本体310的该表面311的该第四边缘315延伸。
前述的通用型基板300可运用于承载大尺寸芯片并组成为半导体封装构造，例如存储卡、球栅阵列(BGA)封装构造或是平面栅格阵列(LGA)封装构造。该通用型基板300在设置大尺寸芯片之后，举例说明于图4A的表面示意图。一种包含该通用型基板300与大尺寸芯片的半导体封装构造，举例说明于图4B的截面示意图。
该半导体封装构造主要包含前述的通用型基板300、大尺寸芯片30、粘晶胶41、两条或两条以上第一焊线42以及两条或两条以上第二焊线43。该大尺寸芯片30设置于该通用型基板300上，并具有较大的内存容量。该大尺寸芯片30具有两条或两条以上第一焊垫31与两条或两条以上第二焊垫32，其可形成于该大尺寸芯片30的主动面33并作为该大尺寸芯片30的对外电极。在粘晶之后，设置于该通用型基板300上的该大尺寸芯片30覆盖这些第一组接指321与该第一开口331，这些第一焊垫31邻近这些第二组接指322，这些第二焊垫32邻近这些第三组接指323。这些第一排气槽340的这些延伸端341延伸至该大尺寸芯片30之外。通常该粘晶胶41的材质可选用环氧树脂或其它在加热下可流动的粘着材料。该大尺寸芯片30的设置利用该粘晶胶41粘接该大尺寸芯片30的背面34与该通用型基板300的该防焊层330，而该粘晶胶41进一步填入该第一开口331以及这些第一排气槽340内，以增加粘晶强度。
这些第一焊线42电性连接该大尺寸芯片30的这些第一焊垫31至该通用型基板300的这些第二组接指322。这些第二焊线43电性连接该大尺寸芯片30的这些第二焊垫32至该通用型基板300的这些第三组接指323。
如第4B图所示，该半导体封装构造可另包含封胶体44，其形成于该通用型基板300上以密封该大尺寸芯片30、这些第一焊线42与这些第二焊线43，其中该粘晶胶41填入这些第一排气槽340在该大尺寸芯片30下的局部区域，该封胶体44则填入这些第一排气槽340的剩余区域。
在粘晶过程中，该大尺寸芯片30往该通用型基板300下压以挤压尚未固化且具有流动性的该粘晶胶41，气体可由这些第一排气槽340向外排出以避免气泡残留在该第一开口331内，并可借由该粘晶胶41填入这些第一排气槽340以增加该通用型基板300的粘着效果。这些第一排气槽340的这些延伸端341能阻挡该粘晶胶41流动到该第二开口332与该第三开口333，故能避免这些第二组接指322与这些第三组接指323被该粘晶胶41的溢胶污染。
前述的通用型基板300可运用于承载小尺寸芯片并组成为半导体封装构造。该通用型基板300在设置小尺寸芯片之后举例说明于图5A的表面示意图。一种包含该通用型基板300与小尺寸芯片的半导体封装构造举例说明于图5B的截面示意图。
该半导体封装构造主要包含前述的通用型基板300、小尺寸芯片50、粘晶胶61、两条或两条以上第一焊线62以及两条或两条以上第二焊线63。该小尺寸芯片50设置于该通用型基板300上，并具有较小的内存容量，约为前述大尺寸芯片30的一半尺寸。该小尺寸芯片50位于这些第一组接指321与这些第三组接指323之间，该小尺寸芯片50具有两个或两个以上第一焊垫51与两个或两个以上第二焊垫52，其可形成于该小尺寸芯片50的主动面53。在粘晶之后，设置于该通用型基板300上的该小尺寸芯片50不覆盖这些第一组接指321与该第一开口331，这些第一焊垫51邻近这些第一组接指321，这些第二焊垫52邻近这些第三组接指323。
请参阅图5B所示，该粘晶胶61粘接该小尺寸芯片50的背面54与该通用型基板300的该防焊层330，该粘晶胶61不填入该第一开口331。这些第一焊线62电性连接该小尺寸芯片50的这些第一焊垫51至该通用型基板300的这些第一组接指321。这些第二焊线63电性连接该小尺寸芯片50的这些第二焊垫52至该通用型基板300的这些第三组接指323。
如图5B所示，封胶体64形成于该通用型基板300上以密封该小尺寸芯片50、这些第一焊线62与这些第二焊线63，其中该粘晶胶61填入这些第一排气槽340在该小尺寸芯片50下的局部区域，该封胶体64则填入这些第一排气槽340的剩余区域，该封胶体64进一步填入该第一开口331。
如图5B所示，较佳地，该半导体封装构造可另包含虚芯片70，其尺寸可约等于该小尺寸芯片50的尺寸。该虚芯片70设置于该通用型基板300上并位于这些第一组接指321与这些第二组接指322之间，使在封胶过程中达到模流平衡。
依据本发明的第二具体实施例，另一种半导体封装的通用型基板举例说明在图6A的基板表面示意图及图6B的截面示意图。该通用型基板400的基本架构与第一具体实施例相同，相同组件以相同附图标记表示，并不再赘述。该通用型基板400主要组件为该基板本体310、这些第一组接指321、这些第二组接指322、这些第三组接指323以及该防焊层330。请参阅图6B所示，这些第一组接指321位于这些第二组接指322与这些第三组接指323之间。该防焊层330的该第一开口331显露这些第一组接指321。该防焊层330另具有第二开口332与第三开口333，以分别显露这些第二组接指322与这些第三组接指323。在本实施例中，该第二开口332与该第三开口333为分别连通到该第二边缘313与该第三边缘314的开放型周边缺口。如同第一实施例一样，这些第一排气槽340形成于该防焊层330的显露表面334但不贯穿该防焊层330，这些第一排气槽340连接该第一开口331并往该基板本体310的该表面311的侧边(即该第二边缘313与该第三边缘314)延伸但不连通到该第二开口332与该第三开口333。
如第6A图所示，至少一个连通槽490可形成于该防焊层330的该显露表面334并连通这些第一排气槽340，以构成网状通道，故可互通排气。
如第6B图所示，该通用型基板400另包含的这些线路350形成于该基板本体310的该表面311并连接这些第一组接指321与这些第二组接指322，该防焊层330覆盖这些线路350。在本实施例中，这些第一排气槽340的底面442可高于这些线路350。因此，至少一个这些第一排气槽340可与至少一条这些线路350交错重叠也不会显露这些线路350，能增加这些第一排气槽340的配置弹性。在本实施例中，这些第一排气槽340中的至少一个可完全重叠在一条线路350之上。
依据本发明的第三具体实施例，另一种半导体封装的通用型基板举例说明于图7的基板表面示意图。该通用型基板500的基本架构大致与第一具体实施例相同，相同组件以相同附图标记表示，并不再赘述。该通用型基板500的主要组件为该基板本体310、这些第一组接指321、这些第二组接指322、这些第三组接指323以及该防焊层330。该防焊层330的该第一开口331显露这些第一组接指321，该防焊层330的该第二开口332显露这些第二组接指322，该防焊层330的该第三开口333显露这些第三组接指323。同样地，这些第一排气槽340形成于该防焊层330的显露表面但不贯穿该防焊层330，这些第一排气槽340连接该第一开口331并往该基板本体310的该表面311的侧边(即该第二边缘313与该第三边缘314)延伸但不连通到该第二开口332与该第三开口333。在本实施例中，这些相邻第一排气槽340的延伸端541可互连为U形，以形成溢胶回流通道。如图7所示，该通用型基板500另包含的这些线路350被该防焊层330覆盖。在本实施例中，其中第一排气槽340可部分重叠在这些线路350之上。
如图8所示，第一具体实施例的变化例中，该防焊层330还具有两个或两个以上溢胶储存槽335，其连接至这些第一排气槽340的这些延伸端341。这些溢胶储存槽335可贯穿该防焊层330，或者这些溢胶储存槽335可不贯穿该防焊层330。这些溢胶储存槽335的形状可为圆形或矩形。在具体实施例中，这些溢胶储存槽335可为贯穿该防焊层330的虚置开口。在粘晶过程中，即使溢胶超出这些延伸端341可阻挡的范围，仍可借由这些溢胶储存槽335防止溢胶范围持续扩大。
此外，本发明还可应用到一般的封装基板，其防焊层同时具有中央开口与周边开口，而中央开口完全形成于芯片覆盖区内，利用两个或两个以上形成于防焊层的排气槽不贯穿该防焊层并且连接该中央开口并往该基板本体的该表面的侧边延伸但不连通到该周边开口，可以解决中央开口内积存气泡与粘晶胶溢胶污染到周边开口的问题。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，本发明技术方案范围当依所附权利要求书为准。任何本领域技术人员可利用上述揭示的技术内容做出一些更动或修饰为等同变化的等效实施例，只要未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做任何的简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。

Claims (12)

1、一种半导体封装的通用型基板，其特征在于，包含：
基板本体，具有表面；
两个或两个以上第一组接指，设置于该基板本体的该表面；
两个或两个以上第二组接指，设置于该基板本体的该表面；
两个或两个以上第三组接指，设置于该基板本体的该表面，其中该第一组接指位于该第二组接指与该第三组接指之间；以及
防焊层，形成于该基板本体的该表面，该防焊层具有第一开口、第二开口与第三开口，以分别显露该第一组接指、该第二组接指与该第三组接指；
其中，两个或两个以上第一排气槽形成于该防焊层的显露表面但不贯穿该防焊层，该第一排气槽连接该第一开口并往该基板本体的该表面的侧边延伸但不连通到该第二开口与该第三开口。
2、如权利要求1所述的半导体封装的通用型基板，其特征在于，该通用型基板还包含有两条或两条以上线路，其形成于该基板本体的该表面并连接该第一组接指与该第二组接指，所述防焊层覆盖该线路，并且该第一排气槽的底面高于该线路，其中至少一个该第一排气槽与至少一条该线路交错重叠但不显露该线路。
3、如权利要求1所述的半导体封装的通用型基板，其特征在于，该通用型基板还包含有至少一个连通槽，其形成于该防焊层的该显露表面并连通该第一排气槽，以构成网状通道。
4、如权利要求1所述的半导体封装的通用型基板，其特征在于，所述第一排气槽中相邻第一排气槽的延伸端互连为U形。
5、如权利要求2所述的半导体封装的通用型基板，其特征在于，所述基板本体的该表面具有第一边缘、第二边缘以及第三边缘，该第二边缘与该第三边缘为平行，该第一边缘连接该第二边缘与该第三边缘，其中该第二组接指排列于该基板本体的该表面的该第二边缘，该第三组接指排列于该基板本体的该表面的该第三边缘，该第一组接指为该第二组接指的重分配接指而排列于该基板本体的该表面的中央。
6、如权利要求5所述的半导体封装的通用型基板，其特征在于，所述第二开口与该第三开口为分别邻近于该第二边缘与该第三边缘的封闭型周边开口。
7、如权利要求5所述的半导体封装的通用型基板，其特征在于，所述第二开口与该第三开口为分别连通到该第二边缘与该第三边缘的开放型周边缺口。
8、如权利要求1所述的半导体封装的通用型基板，其特征在于，所述防焊层进一步具有两个或两个以上溢胶储存槽，其连接至该第一排气槽的该延伸端。
9、一种半导体封装构造，其特征在于，包含如权利要求1所述的半导体封装的通用型基板，该半导体封装构造还包含：
芯片，设置于该通用型基板上并覆盖该第一组接指，该芯片具有两个或两个以上第一焊垫与两个或两个以上第二焊垫；
粘晶胶，粘接该芯片的背面与该通用型基板的该防焊层，该粘晶胶填入该第一开口以及该第一排气槽；
两条或两条以上第一焊线，电性连接该芯片的该第一焊垫至该通用型基板的该第二组接指；以及
两条或两条以上第二焊线，电性连接该芯片的该第二焊垫至该通用型基板的该第三组接指。
10、一种半导体封装构造，其特征在于，包含如权利要求1所述的半导体封装的通用型基板，该半导体封装构造还包含：
芯片，设置于该通用型基板上并位于该第一组接指与该第三组接指之间，该芯片具有两个或两个以上第一焊垫与两个或两个以上第二焊垫；
粘晶胶，粘接该芯片的背面与该通用型基板的该防焊层，该粘晶胶不填入该第一开口；
两条或两条以上第一焊线，电性连接该芯片的该第一焊垫至该通用型基板的该第一组接指；以及
两条或两条以上第二焊线，电性连接该芯片的该第二焊垫至该通用型基板的该第三组接指。
11、如权利要求10所述的半导体封装构造，其特征在于，该半导体封装构造另包含虚芯片，其设置于该通用型基板上并位于该第一组接指与该第二组接指之间，该封胶体密封该虚芯片。
12、一种半导体封装的通用型基板，其特征在于，包含：
基板本体，具有表面；
两个或两个以上接指，设置于该基板本体的该表面；以及
防焊层，形成于该基板本体的该表面，该防焊层具有中央开口与至少一个周边开口，以显露该接指；
其中，两个或两个以上排气槽形成于该防焊层的显露表面但不贯穿该防焊层，该排气槽连接该中央开口并往该基板本体的该表面的侧边延伸但不连通到该周边开口。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104795436A (zh) * 2015-04-28 2015-07-22 华天科技（昆山）电子有限公司 晶圆封装结构、芯片封装结构及其封装方法
CN107655573A (zh) * 2016-07-25 2018-02-02 意法半导体有限公司 接近度传感器上的通气
WO2018126336A1 (zh) * 2017-01-03 2018-07-12 深圳市汇顶科技股份有限公司 一种封装芯片的基板结构
CN108735890A (zh) * 2018-05-25 2018-11-02 张琴 准气密性声表面波元件封装结构及制作方法
WO2020199125A1 (zh) * 2019-04-02 2020-10-08 京东方科技集团股份有限公司 生物信息检测基板和基因芯片
TWI758160B (zh) * 2021-04-14 2022-03-11 南茂科技股份有限公司 可撓性線路基板及薄膜覆晶封裝結構

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1179404C (zh) * 2001-09-18 2004-12-08 南茂科技股份有限公司 基板在晶片上的封装方法
US7041591B1 (en) * 2004-12-30 2006-05-09 Phoenix Precision Technology Corporation Method for fabricating semiconductor package substrate with plated metal layer over conductive pad
CN100463157C (zh) * 2006-07-10 2009-02-18 南茂科技股份有限公司 防止粘晶胶污染芯片焊垫的封装构造及其基板

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104795436A (zh) * 2015-04-28 2015-07-22 华天科技（昆山）电子有限公司 晶圆封装结构、芯片封装结构及其封装方法
CN107655573A (zh) * 2016-07-25 2018-02-02 意法半导体有限公司 接近度传感器上的通气
WO2018126336A1 (zh) * 2017-01-03 2018-07-12 深圳市汇顶科技股份有限公司 一种封装芯片的基板结构
CN108886032A (zh) * 2017-01-03 2018-11-23 深圳市汇顶科技股份有限公司 一种封装芯片的基板结构
CN108735890A (zh) * 2018-05-25 2018-11-02 张琴 准气密性声表面波元件封装结构及制作方法
WO2020199125A1 (zh) * 2019-04-02 2020-10-08 京东方科技集团股份有限公司 生物信息检测基板和基因芯片
US11583856B2 (en) 2019-04-02 2023-02-21 Beijing Boe Optoelectronics Technology Co., Ltd. Bio-information detection substrate and gene chip
TWI758160B (zh) * 2021-04-14 2022-03-11 南茂科技股份有限公司 可撓性線路基板及薄膜覆晶封裝結構

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