CN218996709U - 一种芯片封装结构 - Google Patents
一种芯片封装结构 Download PDFInfo
- Publication number
- CN218996709U CN218996709U CN202320020673.8U CN202320020673U CN218996709U CN 218996709 U CN218996709 U CN 218996709U CN 202320020673 U CN202320020673 U CN 202320020673U CN 218996709 U CN218996709 U CN 218996709U
- Authority
- CN
- China
- Prior art keywords
- chip
- present application
- package structure
- frame base
- conductive layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Landscapes
- Die Bonding (AREA)
- Wire Bonding (AREA)
Abstract
本申请实施例一种芯片封装结构，包括框架基岛，一第一芯片，一第二芯片和至少一第三芯片；所述第一芯片和第二芯片设置在框架基岛上，至少一个所述第三芯片设置在所述第一芯片和第二芯片上表面，且未完全覆盖所述第一芯片和第二芯片的上表面；其中，所述第二芯片与所述第三芯片的类型相同，所述第一芯片与所述第二芯片和第三芯片的类型不同，本申请实施例采用垂直堆叠工艺，解决芯片封装因芯片面积太大，导致整体封装面积不足问题。
Description
技术领域
本申请实施例涉及芯片封装领域，尤其涉及芯片封装结构。
背景技术
传统封装工艺中，根据产品设计性能需求，定义芯片大小。因传统封装遇到芯片太大，框架基岛承载不了芯片的大小，芯片尺寸超出基岛边缘的问题，所以就会导致芯片封装结构较大，导致整体封装面积不足问题。
发明内容
为了解决现有技术中存在的技术问题。
本申请实施例提供了一种芯片封装结构，包括框架基岛，一第一芯片，一第二芯片和至少一第三芯片；
所述第一芯片和第二芯片设置在框架基岛上，至少一个所述第三芯片设置在所述第一芯片和第二芯片上表面，且未完全覆盖所述第一芯片和第二芯片的上表面；
其中，所述第二芯片与所述第三芯片的类型相同，所述第一芯片与所述第二芯片和第三芯片的类型不同。
作为本申请一优选实施例，所述第二芯片和第三芯片为MOSFET芯片；
所述第三芯片未覆盖的第二芯片的区域为第二芯片的栅极区域。
作为本申请一优选实施例，所述第三芯片下表面与所述第二芯片上表面重叠部分设置有导电层。
作为本申请一优选实施例，所述导电层靠近所述第一芯片的一侧的边缘与所述第二芯片靠近第一芯片一侧的边缘之间具有预设距离。
作为本申请一优选实施例，所述预设距离为100um～150um。
作为本申请一优选实施例，所述导电层为导电胶。
作为本申请一优选实施例，当所述第三芯片为多个时，所述第三芯片相互之间设置方式与所述第三芯片与所述第二芯片之间的设置方式相同。
与现有技术相比，本申请实施例一种芯片封装结构，包括框架基岛，一第一芯片，一第二芯片和至少一第三芯片；所述第一芯片和第二芯片设置在框架基岛上，至少一个所述第三芯片设置在所述第一芯片和第二芯片上表面，且未完全覆盖所述第一芯片和第二芯片的上表面；其中，所述第二芯片与所述第三芯片的类型相同，所述第一芯片与所述第二芯片和第三芯片的类型不同，本申请实施例采用垂直堆叠工艺，解决芯片封装因芯片面积太大，导致整体封装面积不足问题。
附图说明
图1至6为本申请实施例提供的一种芯片封装工艺每个步骤的俯视图和侧面图。
具体实施方式
为了使本技术领域的人员更好地理解本申请的技术方案，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分的实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本申请保护的范围。
如图5和6所示，本申请实施例提供了一种芯片封装结构，包括框架基岛03，一第一芯片01，一第二芯片02和至少一第三芯片04；
所述第一芯片01和第二芯片02设置在框架基岛03上，至少一个所述第三芯片04设置在所述第一芯片01和第二芯片02上表面，且未完全覆盖所述第一芯片01和第二芯片02的上表面；
其中，所述第二芯片02与所述第三芯片04的类型相同，所述第一芯片01与所述第二芯片02和第三芯片04的类型不同。
作为本申请一优选实施例，所述第二芯片02和第三芯片04为MOSFET芯片，所述第一芯片01为模组芯片主要用于控制第二芯片02和第三芯片04。
在本申请实施例中，所述第二芯片02和第三芯片04之间采用垂直堆叠工艺，通过在第二芯片02与第三芯片04之间及第三芯片04与第三芯片04之间点导电胶，实现上层MOSFET芯片的背面漏极信号端口与下层MOSFET芯片源极信号端口的电性连接的新型导通方法，解决第一芯片01混合封装内部因MOSFET芯片面积太大，导致整体封装面积不足问题。
作为本申请一优选实施例，所述第三芯片04未覆盖的第二芯片02的区域为第二芯片02的栅极区域。
作为本申请一优选实施例，所述第三芯片04下表面与所述第二芯片02上表面重叠部分设置有导电层，在本申请实施例中，所述导电层为导电胶，本申请实施例实现导电胶代替焊线将芯片与芯片互通，横截面积增大，减小封装引入的电阻。
作为本申请一优选实施例，所述导电层靠近所述第一芯片01的一侧的边缘与所述第二芯片02靠近第一芯片01一侧的边缘之间具有预设距离。
作为本申请一优选实施例，所述预设距离为100um～150um。
作为本申请一优选实施例，当所述第三芯片04为多个时，所述第三芯片04相互之间设置方式与所述第三芯片04与所述第二芯片02之间的设置方式相同。
以下以具体的工艺步骤详细介绍本申请实施例提供的芯片封装结构制备步骤，以下一第三芯片04为一个介绍本申请实施例提供的芯片封装结构制备步骤。
S01：如图1和图2所示，将第一芯片01和第二芯片02粘连在框架基岛03上。
S02：如图3和图4所示，在第二芯片02上表面点导电胶，将第三芯片04用垂直堆叠工艺粘连在第二芯片02上表面之上，并露出第二芯片02的栅极区域，同时控制第二芯片02导电胶溢胶范围。
在本步骤中，导电胶含银量80％，导电胶溢出至第二芯片02边缘电路距离100um～150um，这样可以防止短路。
S03：如图3和图4所示，将步骤S02得到的产品送入高压烘箱进行烘烤(175°恒温1小时)完成固化。
S04：如图5和图6所示，使用铜引线05(线直径：1～2.0mil)，在温度(215℃+/-15°℃)条件下，将框架引脚与芯片焊盘互连，实现线路导通。
本申请实施例通过第二芯片02和第三芯片04之间采用垂直堆叠工艺，通过在第二芯片02与第三芯片04之间及第三芯片04与第三芯片04之间点导电胶，实现上层MOSFET芯片的背面漏极信号端口与下层MOSFET芯片源极信号端口的电性连接的新型导通方法，解决第一芯片01混合封装内部因MOSFET芯片面积太大，导致整体封装面积不足问题。
虽然，本文中已经用一般性说明及具体实施例对本实用新型作了详尽的描述，但在本实用新型基础上，可以对之作一些修改或改进，这对本领域技术人员而言是显而易见的。因此，在不偏离本实用新型精神的基础上所做的这些修改或改进，均属于本实用新型要求保护的范围。
Claims (7)
1.一种芯片封装结构，其特征在于，包括框架基岛，一第一芯片，一第二芯片和至少一第三芯片；
所述第一芯片和第二芯片设置在框架基岛上，至少一个所述第三芯片设置在所述第一芯片和第二芯片上表面，且未完全覆盖所述第一芯片和第二芯片的上表面；
其中，所述第二芯片与所述第三芯片的类型相同，所述第一芯片与所述第二芯片和第三芯片的类型不同。
2.如权利要求1所述的一种芯片封装结构，其特征在于，所述第二芯片和第三芯片为MOSFET芯片；
所述第三芯片未覆盖的第二芯片的区域为第二芯片的栅极区域。
3.如权利要求1所述的一种芯片封装结构，其特征在于，所述第三芯片下表面与所述第二芯片上表面重叠部分设置有导电层。
4.如权利要求3所述的一种芯片封装结构，其特征在于，所述导电层靠近所述第一芯片的一侧的边缘与所述第二芯片靠近第一芯片一侧的边缘之间具有预设距离。
5.如权利要求4所述的一种芯片封装结构，其特征在于，所述预设距离为100um～150um。
6.如权利要求3至5任一项所述的一种芯片封装结构，其特征在于，所述导电层为导电胶。
7.如权利要求6所述的一种芯片封装结构，其特征在于，当所述第三芯片为多个时，所述第三芯片相互之间设置方式与所述第三芯片与所述第二芯片之间的设置方式相同。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202320020673.8U CN218996709U (zh) | 2023-01-05 | 2023-01-05 | 一种芯片封装结构 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202320020673.8U CN218996709U (zh) | 2023-01-05 | 2023-01-05 | 一种芯片封装结构 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN218996709U true CN218996709U (zh) | 2023-05-09 |
Family
ID=86224969
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202320020673.8U Active CN218996709U (zh) | 2023-01-05 | 2023-01-05 | 一种芯片封装结构 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN218996709U (zh) |
-
2023
- 2023-01-05 CN CN202320020673.8U patent/CN218996709U/zh active Active
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN105990265B (zh) | 功率转换电路的封装模块及其制造方法 | |
| US6927479B2 (en) | Method of manufacturing a semiconductor package for a die larger than a die pad | |
| US7816769B2 (en) | Stackable packages for three-dimensional packaging of semiconductor dice | |
| CN102714201B (zh) | 半导体封装和方法 | |
| US7042068B2 (en) | Leadframe and semiconductor package made using the leadframe | |
| CN101443906B (zh) | 具有夹在杯状引线框和具台面和谷的引线框之间的管芯的半导体封装 | |
| US9147648B2 (en) | Multi-die power semiconductor device packaged on a lead frame unit with multiple carrier pins and a metal clip | |
| US20120181676A1 (en) | Power semiconductor device packaging | |
| CN105826277B (zh) | 封装结构及其制造方法 | |
| CN104681525B (zh) | 一种多芯片叠层的封装结构及其封装方法 | |
| CN110323199B (zh) | 一种多基岛引线框架及电源转换模块的qfn封装结构 | |
| US6689642B2 (en) | Semiconductor device and manufacturing method thereof | |
| CN218996709U (zh) | 一种芯片封装结构 | |
| US8222088B2 (en) | Semiconductor package with adhesive material pre-printed on the lead frame and chip, and its manufacturing method | |
| TW201308548A (zh) | 小基板多晶片記憶體封裝構造 | |
| CN102709199B (zh) | 包覆基板侧边的模封阵列处理方法 | |
| CN112563233B (zh) | 一种平面封装件及其生产方法 | |
| CN112530919A (zh) | 公共源极平面网格阵列封装 | |
| CN116741641A (zh) | 具有表面安装结构的扁平无引线封装体 | |
| CN210778651U (zh) | 一种发光元器件 | |
| TW201309126A (zh) | 小基板記憶卡封裝構造 | |
| TW200908280A (en) | Multi-chip stacked device with a composite spacer layer | |
| CN102468278B (zh) | 多芯片堆栈封装结构 | |
| TWI242164B (en) | Method for constructing a memory card and structure thereof | |
| JP3082562U (ja) | マルチーチップパッケージ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| GR01 | Patent grant | ||
| GR01 | Patent grant |