CN101572122A - 新型sram单元阵列结构 - Google Patents

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Abstract

本发明公开了一种静态随机存取存储器(SRAM)单元阵列结构，其包括耦合到SRAM单元一列的第一和第二位线，第一和第二位线基本彼此平行并且通过第一金属层形成，以及置于第一和第二位线之间的第一导线，其跨越SRAM单元的列并且不和所述列电连接，第一导线也通过第一金属层形成。

Description

新型SRAM单元阵列结构
技术领域
本发明总地涉及静态随机存取存储器(SRAM)，更具体地涉及SRAM单元阵列结构。
背景技术
半导体存储器件包括，例如，静态随机存取存储器，或SRAM，和动态随机存取存储器，或DRAM。DRAM存储器单元只有一个晶体管和一个电容器，因此它具有高集成度。但是DRAM需要持续的刷新，它的功率损耗和低速限制了它主要用于电脑主存储器。SRAM单元，另一方面，为双稳的，意味着只要提供足够的功率它可以无限期地维持它的状态。SRAM可以在更高速和更低功率损耗下操作，因此电脑高速缓冲存储器专用SRAM。其它应用包括嵌入式存储器和网络设备存储器。
一种公知的SRAM单元的传统结构为包括6个金属氧化物半导体(MOS)晶体管的6晶体管(6T)单元。简要地，6T SRAM单元100，如图1所示，包括两个同样的交叉耦合反相器102和104形成闩锁电路，例如，一个反相器的输出连接到另一个反相器的输入。闩锁电路连接到电源和地之间。每个反相器102和104包括NMOS下拉晶体管115或125以及PMOS上拉晶体管110或120。当一个被拉到低电压，另一个被拉到高电压，反相器的输出用作两个存储节点C和D。互补位线对150和155分别通过一对传输门晶体管130和135耦合到存储节点对C和D。传输门晶体管130和135的栅极一般连接到字线140。当字线电压切换到系统高压，或VCC时，传输门晶体管130和135开启以允许存储节点C和D可以分别通过位线对150和155达到。当字线电压切换到系统低压，或VSS，传输门晶体管130和135关断，存储节点C和D本质上与位线绝缘，尽管可以发生一些漏电。然而，只要VCC维持在门限值之上，存储节点C和D的状态就无限期地维持。
再次参考图1，在数据保持操作期间，例如，SRAM单元100没有被读和被写，位线150和155都箝到VCC。当写SRAM单元100的时候，位线对之一，例如150，转到地(VSS)，同时另一条位线155维持在VCC。位线150上的VSS将把节点C拉到VSS，不管它在前的状态。这就是将低压写到节点C。如果想要将低压写到节点D，位线155将摆动到VSS，同时位线150维持在VCC。SRAM可以被写到多快依赖于VSS和VCC之间的电压差。使用现代工艺技术缩小晶体管尺寸以及降低VCC，SRAM单元写速度成为一个问题。
因此，需要一种可以在写操作期间提高两条位线之间的电压差的SRAM单元阵列结构。
发明内容
本发明公开了一种静态随机存取存储器(SRAM)单元阵列结构。根据本发明的一个实施例，SRAM单元结构包括耦合到SRAM单元的列的第一和第二位线，第一和第二位线基本彼此平行并且通过第一金属层形成，以及置于第一和第二位线之间的第一导线，其跨越SRAM单元的列并且不与该列电连接，第一导线也通过第一金属层形成。
根据另一个实施例，SRAM单元阵列结构还包括通过第一金属层形成的第二导线，其置于第一导线和位线对之一之间，第二导线没有电耦合到SRAM单元上。
根据本发明的又一个实施例，一种静态随机存取存储器(SRAM)单元阵列结构，包括：耦合到SRAM单元的列的第一和第二导线，第一和第二导线基本彼此平行并且通过第一金属层形成；以及置于第一和第二导线之间的第三导线，其跨越所述SRAM单元的列并且不造成到其上的电连接，第三导线也通过第一金属层形成。
根据本发明的又一个实施例，一种静态随机存取存储器(SRAM)单元阵列结构，所述SRAM单元具有6个或更多个晶体管，所述SRAM单元阵列结构包括：耦合到SRAM单元的列的第一和第二位线，第一和第二位线基本彼此平行并且通过第一金属层形成，其中在写操作期间，位线之一上的电压从高压(VCC)摆动到低压(VSS)，同时另一位线上的电压维持VCC；以及置于第一和第二位线之间的第一导线，其跨越所述SRAM单元的列并且不造成到其上的电连接，第一导线也通过所述第一金属层形成。
从下面的具体实施方式的描述结合附图将更好的理解本发明的操作的构造和方法，当然，也包括其中附加的目的和有益效果。
附图说明
附加的并且形成说明书一部分的附图包括在本发明的特定方面的描写中。本发明以及本发明提供的系统的元件和操作的更清楚的概念，通过参考示例以及附图中示出的非限制性的实施例将更容易理解，附图中相同的标号(如果它们出现在多于一个附图中)标识相同的元件。通过参考一个或多个附图结合本发明的描述可以更好的理解本发明。
图1为传统的6-T SRAM单元的原理图。
图2为根据本发明的一个实施例的具有写辅助线的SRAM单元阵列的原理图。
图3为图2所述的写辅助线在写操作期间的效应的波形图。
图4为根据本发明的另一个实施例的具有两条写辅助线的SRAM单元阵列的原理图。
图5为图4所示的写辅助线在写操作期间的效应的波形图。
具体实施方式
本发明公开了可以在写操作期间提高位线(BL)和位线带(BLB)之间的电压分裂的一种新型静态随机存取存储器(SRAM)单元阵列，因此提高了写速度和鲁棒性。
图2为根据本发明的一个实施例的具有写辅助线的SRAM单元阵列的原理图。SRAM单元100[0:n-1]的n个列连接到一对位线150和155上。代表性地，位线对150和155布局在同一金属层上。因为SRAM单元间距通常被SRAM单元晶体管的有源区限制，所以需要足够的空间在与位线150和155所在的相同的金属层上来布局平行于位线150和155运行的写辅助线210。尤其是当SRAM单元大于图1所示的传统的6T SRAM单元100的时候。例如，8-T SRAM单元，其具有独立的读和写端口，具有大于6-T SRAM 100的列间距。写辅助线210没有电耦合到SRAM单元上。由于位线和写辅助线紧密邻近，它通过耦合电容影响位线。位线150和155以及写辅助线210被写控制电路220控制，该写控制电路在其上生成适当的波形。
图3为图2所示的写辅助线210在写操作期间的效应的波形。在这种情况下，位线150(BL)被用于将低压加到SRAM单元100[0:n-1]上，位线155(BLB)维持在VCC。在写操作之前，位线电压，V_BL和V_BLB以及写辅助线电压，V_WA，都箝位到VCC。写操作开始于时间t1，此时BL电压V_BL，开始从VCC下降到VSS。在时间t1之后的时间t2，此时V_BL已经被降低到VSS，写辅助线电压V_WA开始从VCC下降到VSS。由于写辅助线接近BL，写辅助线的电压降低将耦合到BL，导致V_BL进一步下降到一个电压，Vneg，其低于VSS。因此，BL和BLB之间的电压差为(VCC-Vneg)，其大于传统的(VCC-VSS)。
再次参考图3，BL和写辅助线之间的耦合也存在于BLB和写辅助线之间，其可以导致BLB电压V_BLB下降特定量305。这样的电压下降305，有效的抵消了BL上的电压下降的效果。
图4为根据本发明的另一个实施例的具有两条写辅助线410和420的SRAM单元阵列的原理图。写辅助线410和420平行于位线150和155运行，写辅助线410更接近位线150，写辅助线420更接近位线155。放置两条写辅助线410和420的目的是使写辅助线与较远的位线绝缘。例如，当位线150的电压想要降低，写辅助线410将以与图2所示的写辅助线210相同的方式降低。但是另一条写辅助线420的存在避免了写辅助线410影响位线155。
图5为图4所示的写辅助线在写操作期间的效应的波形图。假设位线150的电压由V_BL表示，位线155的电压由V_BLB表示，写辅助线410的电压由V_WA表示。在这种情况下，写辅助线420的电压(未示出)维持在VCC。V_BL由于V_WA的耦合被延伸到Vneg。但是写辅助线420将V_BLB与V_WA绝缘，其在写操作期间一直维持VCC。因此，位线对150和155具有由于从写辅助线410的耦合而获得的扩展的电压分裂的所有益处。类似地，当位线155在写操作期间被拉到VSS的时候，写辅助线410的电压维持在VCC，写辅助线420在写操作期间从VCC摆动到VSS。
以上所述提供了很多不同的实施例或实现本发明的不同特征的实施例。描述了元件或工艺的特定的实施例以帮助阐明本发明。当然这些仅是实施例，并不是对权利要求中所描述的本发明的限制。
尽管本发明此处被具体化为一个或多个特定的例子示出和描述，然而本发明并不限于所示出的细节，因为在不偏离本发明的精神以及在权利要求的范围和等同范围内，可以作出多种改进和结构变化。因此，宽范围地并且如权利要求中所阐明的在某种意义上与本发明的范围一致地解释附加的权利要求是适当的。

Claims (14)

1、一种静态随机存取存储器(SRAM)单元阵列结构，包括：
耦合到SRAM单元的一个列的第一和第二导线，所述第一和第二导线基本彼此平行并且通过第一金属层形成；以及
置于所述第一和第二导线之间的第三导线，其跨越所述SRAM单元的列并且不与该列电连接，所述第三导线也通过第一金属层形成。
2、根据权利要求1所述SRAM单元阵列结构，其中所述第一和第二导线为用于所述SRAM单元的位线。
3、根据权利要求2所述SRAM单元阵列结构，其中在写操作期间，所述位线之一上的电压从高压(VCC)摆动到低压(VSS)，同时另一位线上的电压维持在VCC。
4、根据权利要求3所述SRAM单元阵列结构，其中所述第三导线上的电压在写操作期间从VCC摆动到VSS。
5、根据权利要求4所述SRAM单元阵列结构，其中所述第三导线上的电压跟随位线的电压摆动而摆动。
6、根据权利要求1所述SRAM单元阵列结构，其中所述第三导线基本平行于所述第一和第二导线。
7、根据权利要求1所述SRAM单元阵列结构，其中所述SRAM单元具有6个或更多个晶体管。
8、根据权利要求1所述SRAM单元阵列结构，还包括：置于所述第一和第三导线之间的第四导线，其跨越所述SRAM单元的列，并且不与该列电连接，所述第四导线通过所述第一金属层形成。
9、根据权利要求8所述SRAM单元阵列结构，其中在写操作期间，所述第四导线上的电压维持高压(VCC)，同时所述第三导线从VCC摆动到低压VSS。
10、一种静态随机存取存储器(SRAM)单元阵列结构，所述SRAM单元具有6个或更多个晶体管，所述SRAM单元阵列结构包括：
耦合到SRAM单元的列的第一和第二位线，所述第一和第二位线基本彼此平行并且通过第一金属层形成，其中在写操作期间，位线之一上的电压从高压(VCC)摆动到低压(VSS)，同时另一位线上的电压维持VCC；以及
置于所述第一和第二位线之间的第一导线，其跨越所述SRAM单元的列并且不与该列电连接，所述第一导线也通过所述第一金属层形成。
11、根据权利要求10所述SRAM单元阵列结构，其中在写操作期间，所述第一导线上的电压跟随位线上的电压的摆动从VCC摆动到VSS。
12、根据权利要求10所述SRAM单元阵列结构，其中所述第一导线基本平行于所述位线。
13、根据权利要求10所述SRAM单元阵列结构，还包括：置于所述导线和所述位线之一之间的第二导线，其跨越所述SRAM单元的列并且不与该列电连接，所述第二导线通过第一金属层形成。
14、根据权利要求13所述SRAM单元阵列结构，其中在写操作期间，所述第二导线上的电压维持高压(VCC)，同时所述第一导线从VCC摆动到低压(VSS)。
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