CN102110467A - 基于跟踪耦合电容的sram写能力增强技术 - Google Patents
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Abstract
本发明涉及一种基于跟踪耦合电容的SRAM写能力增强技术，在小容量存储器内设有耦合线和互补耦合线，位线和耦合线之间的耦合电容值与位线的总电容值之间的比值为N，互补位线和互补耦合线之间的耦合电容值与互补位线的总电容值之间的比值为M，该N与M的值总相等。其另一种方式为：在分块大容量存储器内设有耦合线和互补耦合线，所述全局位线和耦合线之间的耦合电容值与位线总电容值之间的比值为R，全局互补位线和互补耦合线之间的耦合电容值与互补位线总电容值之间的比值为Q，该R与Q的值总相等。本发明通过耦合位线，并且使其耦合效率总保持相同的比值，从而使其能够完成产生恒定负压提高SRAM的写能力技术。
Description
技术领域：
本发明涉及一种负压产生电路，尤其是一种基于跟踪耦合电容的SRAM写能力增强技术，应用在深亚微米SRAM存储器设计。
背景技术：
随着工艺的不断等比例缩小，存储单元尺寸也不断缩小，工作电压从3.5V降到1V以下。随着工作电压的降低，存储器的功耗也会降低。但存储器的写入数据能力也在下降，为了提高存储器在低压时的写能力，位线采用负压写入技术。业界普遍采用MOS电容的耦合作用来产生负压。采用MOS电容方式时，要达到一定的负电压，MOS电容的尺寸比较大。另外MOS电容产生的负压一般都位于存储器底部的写电路，穿过位线复选电路的MOSFET后，再传输到存储阵列的远端。由于MOSFET电阻和线电容的影响，在储存阵列远端的负压幅度要小于底端负压幅度，负压提升写能力的效率降低。采用MOS耦合电容的方式，在存储器编译器(Memory Compiler)设计中，当存储阵列增长或减少时，需要频繁的调整MOS耦合电容的尺寸来产生恒定的负压。
发明内容：
为了解决上述技术问题，本发明提供了一种基于跟踪耦合电容的SRAM写能力增强技术。
本发明解决其技术问题所采用的技术方案是：一种基于跟踪耦合电容的SRAM写能力增强技术，在小容量存储器的存储单元内设有位线和互补位线的耦合线和互补耦合线，所述耦合线、互补耦合线与位线、互补位线属于同一金属层次，所述位线和耦合线之间的耦合电容值与位线的总电容值之间的比值为N，互补位线和互补耦合线之间的耦合电容值与互补位线的总电容值之间的比值为M，该N与M的值总相等，并且随着存储阵列的增长，该N与M的值保持不变，从而实现产生恒定负压。
本发明的所提供的另一种基于跟踪耦合电容的SRAM写能力增强技术，在分块大容量存储器的存储单元内设有全局位线和全局互补位线的耦合线和互补耦合线，所述耦合线、互补耦合线与全局位线、全局互补位线属于同一金属层次，所述全局位线和耦合线之间的耦合电容值与位线总电容值之间的比值为R，全局互补位线和互补耦合线之间的耦合电容值与互补位线总电容值之间的比值为Q，该R与Q的值总相等，并且随着存储阵列的增长，该R与Q的值几乎保持不变，所述位线总电容值为局部位线电容值与全局位线电容值的总和，所述互补位线总电容为局部互补位线电容值与全局互补位线电容值的总和。
本发明通过应用耦合位线，并且使其耦合效率总保持相同的比值，所以能够产生恒定负压。由于耦合线与位线是并行贯穿存储阵列的，使得远端负压耦合的效率不会降低，从而产生的恒定负压来提高SRAM的写能力技术。
附图说明：
图1为带耦合线用于小容量Register File设计中的6T-SRAM电路图。
图2为带耦合线用于大容量SRAM设计中的存储阵列电路图。
图3为使用本发明的小容量存储器Register Filer设计中架构图。
图4为使用本发明的小容量存储器Register File的另外一种架构图。
图5使用本发明的分块大容量SRAM(Multi-Bank SRAM)架构图。
图6使用本发明的分块大容量SRAM设计中的另外一种架构图。
图7使用本发明的分块大容量SRAM的时序关系图。
图中：1、负压跟踪电路(NBL Replica Column)；2、负压控制电路(NBL Timing Control)；3、行地址解码器(Column Address Decoder)。
具体实施方式：
在小容量Register File SRAM设计时，在存储单元中加入耦合线。位线(BL)的耦合线为CBL，而互补位线(BLB)的耦合线(即互补耦合线)为CBLB。BL与CBL存在耦合电容，假定其耦合电容值为Cnbl，BL自身的总电容值为Cbl.同样BLB与CBLB之间也存在耦合电容，假定其耦合电容值为Cnblb，BLB自身的总电容值为Cblb.耦合电容值Cnbl与BL总电容值Cbl之间的比值为Cnbl/Cbl.同样耦合电容值Cnbl与BLB总电容值Cblb之间的比值为Cnblb/Cblb.设计上使得比值Cnbl/Cbl与Cnblb/Cblb是相等的，这个值即为耦合负压产生电路的耦合效率。随着存储阵列的增大，Cnbl与Cbl同等比例增长，同理Cnblb与Cblb也同等比例增长，故其耦合效率保持不变。由于耦合线与位线是并行贯穿存储阵列的，所以远端负压耦合的效率不会降低。
在分块大容量SRAM(multi-Bank SRAM)设计时，存储阵列被划分成多个子阵列，位线被分为局部位线、局部互补位线(LBL和LBLB)与全局位线、全局互补位线(GBL和GBLB)。在存储单元中加入全局位线和全局互补位线的耦合线和互补耦合线，耦合线和互补耦合线的金属层次与全局位线、全局互补位线相同。全局位线GBL的耦合线为CGBL，而全局互补位线GBLB的互补耦合线为CGBLB。GBL与CGBL存在耦合电容，假定其耦合电容值为Cngbl，GBL的总电容值为Cgbl，局部位线LBL的电容值为Clbl，同样GBLB与CGBLB之间也存在耦合电容，假定其耦合电容值为Cngblb，GBLB的总电容值为Cgblb，局部互补位线LBLB的电容值为Clblb.此时位线上的总电容为Clbl+Cgbl或者是Clblb+Cgblb.耦合电容值与位线上的总电容值的比值为Cngbl/(Clbl+Cgbl)或者为Cngblb/(Clblb+Cgblb).设计上同样使得这两个比值相等的，即为耦合负压产生电路的耦合效率。随着存储阵列的增大，Cgbl和Cngbl等比例增大，Cgblb和Cngblb等比例增大，Clbl和Clblb在一个固定分块内是不变的。由于Clbl和Clblb的值相对总的位线电容Clbl+Cgbl和Clblb+Cgblb很小，所以负压耦合效率会随着存储阵列增长几乎保持不变。同样由于耦合线与位线是并行贯穿存储阵列的，所以远端负压耦合的效率不会降低。
下面结合附图和实施例对本发明进一步说明。
图1为带耦合线用于小容量Register File设计中的6T-SRAM电路图。耦合线CBL，CBLB与位线BL，BLB使用同一层金属，一般为第二层金属。
图2为带耦合线用于大容量SRAM设计中的存储阵列电路图。耦合线CGBL，CGBLB与全局位线GBL，GBLB使用同一层金属，一般为第三层金属。
负压跟踪电路1(NBL Replica Column)和负压控制电路2(NBL Timing Control)的作用，当存储器处于写操作时，写入数据为“1”，BLB会被放电至低电平或者写入数据为“0”，BL会被放电至低电平后，BSTEN从低电平触发成高电平.
在小容量存储器Register Filer设计中(如图3所示)，当存储器处于读操作时，信号WEB为低，BL，BLB，CBL，CBLB都为高。当存储器处于静态时，信号BSTEN为低，BL，BLB，CB，CBLB也都为高。
当存储器处于写操作时，如果写入数据为“0”，BL会被放电至“0”，BSTEN会从低电平触发成高电平，CBL会从高电平触发为低电平。由于BL与CBL之间存在耦合电容，BL会进一步耦合成负电压。
同理，如果写入数据为“1”，BLB会被放电至“0”，BSTEN会从低电平触发成高电平，CBLB会从高电平触发为低电平。由于BLB与CBLB之间存在耦合电容，BLB会进一步耦合成负电压。
图4为小容量存储器Register File的另外一种架构，电路中使用了位线复用电路。一个写入数据可以通过Y方向的使能信号复选到多列存储阵列。Y方向的使能信号由行地址解码器3(Column Address Decoder)产生。假设Y0信号有效，BL，CBL，CBLB，BLB分别会复选到BL0，CBL0，CBLB0，BLB0。BL，CBL，CBLB，BLB上的电平会分别传输到BL0，CBL0，CBLB0，BLB0。同理若Y1信号有效，BL，CBL，CBLB，BLB上的电平会分别传输到BL1，CBL1，CBLB1，BLB1.
在分块大容量SRAM(Multi-Bank SRAM)设计(如图5所示)中，当存储器处于写操作时，如果写入数据为“0”，GBL会被放电至“0”，BSTEN会从低电平触发成高电平，CGWBL会从高电平触发为低电平。由于GBL与CGWBL之间存在耦合电容，GBL会进一步耦合成负电压。同理，如果写入数据为“1”，GBLB会被放电至“0”，BSTEN会从低电平触发成高电平，CGWBLB会从高电平触发为低电平。由于GBLB与CGWBLB之间存在耦合电容，GBLB会进一步耦合成负电压。
图6为分块大容量SRAM设计中的另外一种布局，在最上面的一个分块的全局位线可以去掉，这样可以降低全局位线的电容，提高存储器读数据的速度。
在分块大容量SRAM设计中的时序关系如图7所示。
Claims (2)
1.一种基于跟踪耦合电容的SRAM写能力增强技术，其特征是：在小容量存储器的存储单元内设有位线和互补位线的耦合线和互补耦合线，所述耦合线、互补耦合线与位线、互补位线属于同一金属层次，所述位线和耦合线之间的耦合电容值与位线的总电容值之间的比值为N，互补位线和互补耦合线之间的耦合电容值与互补位线的总电容值之间的比值为M，该N与M的值总相等，并且随着存储阵列的增长，该N与M的值保持不变。
2.一种基于跟踪耦合电容的SRAM写能力增强技术，其特征是：在分块大容量存储器的存储单元内设有全局位线和全局互补位线的耦合线和互补耦合线，所述耦合线、互补耦合线与全局位线、全局互补位线属于同一金属层次，所述全局位线和耦合线之间的耦合电容值与位线总电容值之间的比值为R，全局互补位线和互补耦合线之间的耦合电容值与互补位线总电容值之间的比值为Q，该R与Q的值总相等，并且随着存储阵列的增长，该R与Q的值几乎保持不变，所述位线总电容值为局部位线电容值与全局位线电容值的总和，所述互补位线总电容为局部互补位线电容值与全局互补位线电容值的总和。
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