CN101523582A - 有着<100>晶面沟道方向的非易失性电荷俘获存储器件 - Google Patents

有着<100>晶面沟道方向的非易失性电荷俘获存储器件 Download PDF

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Abstract

本发明描述了一个非易失性电荷俘获器件和制造该器件的方法。该器件包括沟道长度为<100>晶面方向的沟道区域。沟道区域在一对源漏区之间，栅堆跺设置在沟道区域上方。

Description

有着<100>晶面沟道方向的非易失性电荷俘获存储器件
文献参考
本申请请求了提交于2007年5月25日美国临时申请(申请号：60/940,183)的权益，在此作为全文参考。
技术领域
本发明属于半导体器件领域。
背景技术
在过去的几十年来，集成电路的特征尺寸已成为日益增长的半导体产业的推动力。在有限的半导体芯片上把尺寸缩到越来越小能增加功能单元的密度。例如，缩小晶体管的尺寸可以在一个芯片上集成更多的存储器件，从而增加所制造产品的容量。然而，容量越来越大的驱动力并非没有任何问题。优化每一个器件的性能的必要性，例如，优化每个器件的驱动电路，因为电源管理的考虑而变得越来越重要。
通常非易失性电荷俘获存储器件制造在有着<100>晶面取向的垂直于硅片表面的硅片上。图1A-B分别阐明了常规的非易失性电荷俘获存储器件的俯视图和放大的剖面图。
根据图1A，硅片100有与硅片表面垂直的<100>晶面取向(如<100>方向在Z轴上)。缺口102被刻在硅片100上以在半导体制程中提供对准标记。惯用的硅片，如硅片100，合并有一个指向<110>晶面的缺口。也就是说，缺口102被指向来提供在X向和Y向上<110>方向。典型的半导体器件制造沿着X向或Y向，因此有着沟道长度为<110>晶面取向的沟道区域。例如，再看图1A，有源区104形成在硅片100上，并其方向沿着X方向。栅堆跺106方向沿着y方向，与有源区104交叠，形成一个半导体器件。
图1B为图1A沿着a-a’轴放大的半导体器件的剖面图，例如，<100>Z方向显示在纸平面上。根据图1B，源漏区域108形成在栅堆跺106任一边的有源区104里。因此，在有源区104里定义了沟道区域112，在源漏区域108之间以及栅堆跺106下面。沟道区域112，其有着沟道长度为在源漏极区域108之间沿着X方向，沿着沟道长度有<110>晶面方向，作为有源区104的栅堆跺106方向的结果。然而，有着<110>晶面方向的沟道区域112，对包含沟道区域112的半导体器件来说可能不是最优的。
附图说明
图1A图示了一个传统的非易失性电荷俘获存储器件的俯视图。
图1B图示了一个传统的非易失性电荷俘获存储器件放大的剖面图。
图2A根据本发明的一个实例，图示了一个非易失性电荷俘获存储器件的俯视图。
图2B根据本发明的一个实例，图示了一个非易失性电荷俘获存储器件的放大的剖面图。
图3根据本发明的一个实例，图示了非易失性电荷俘获存储器件的剖面图。
图4根据本发明的一个实例，图示了非易失性电荷俘获存储器件的剖面图。
图5A根据本发明的一个实例，图示了代表非易失性电荷俘获存储器件形成过程中一个步骤的剖面图。
图5B根据本发明的一个实例，图示了代表非易失性电荷俘获存储器件形成中一个步骤的剖面图。
图5C根据本发明的一个实例，图示了代表非易失性电荷俘获存储器件形成中一个步骤的剖面图。
图5D根据本发明的一个实例，图示了代表非易失性电荷俘获存储器件形成中的一个步骤的剖面图。
图5E根据本发明的一个实例，图示了代表非易失性电荷俘获存储器件形成中的一个步骤的剖面图。
图5F根据本发明的一个实例，图示了代表非易失性电荷俘获存储器件形成中的一个步骤的剖面图。
图5G根据本发明的一个实例，图示了代表非易失性电荷俘获存储器件形成中的一个步骤的剖面图。
图5H根据本发明的一个实例，图示了代表非易失性电荷俘获存储器件形成中的一个步骤的剖面图。
图5I根据本发明的一个实例，图示了代表非易失性电荷俘获存储器件形成中的一个步骤的剖面图。
图6根据本发明的一个实例，对于有着<100>晶面沟道方向的非易失性电荷俘获存储器件，晶体管宽度和驱动电流曲线图600，与有着<110>晶面方向的非易失性电荷俘获存储器件相比。
发明内容
这里描述非易失性电荷俘获存储器件和形成非易失性电荷俘获存储器件的方法。在接下来的描述中，将详细的解释大量的特定细节，以使充分全面的理解本发明。显然本领域的熟练人员可在没有详细这些特定细节的情况下实施本发明。在其他情况下，熟知的制程步骤，如图案化步骤或湿法化学清除步骤，将不作详细描述以免对本发明产生不必要的晦解。此外，可以理解的是，图示的不同实例为举例代表但没有划定范围。
在此公开了非易失性电荷俘获存储器件。该器件可包括有着沟道区域，该沟道区域的沟道长度有着<100>晶面方向。在一个实例中，有着<100>晶面方向的沟道长度的沟道区域在一对源极和漏极区域之间。此外，栅堆跺设置在沟道区域上方。同时也公开了形成非易失性电荷俘获存储器件的方法。在一个实例中，先在衬底上形成隔离区域和有源区，其中有源区接近隔离区域。接下来在有源区上形成栅堆跺。在一个实例中，一对源区域和漏区域形成在有源区里和且在栅堆跺的另一边，来在有源区里提供沟道区域，其中沟道区域的沟道长度为<100>晶面方向。
含沟道长度为<100>晶面方向的沟道区域的非易失性电荷俘获存储器件与沟道长度为<110>晶面方向的沟道区域的非易失性电荷俘获存储器件相比将提高了器件性能。根据本发明的一个实例，有着<100>晶面方向的非易失性电荷俘获存储器件与有着<110>晶面方向的相对部分器件相比证实有更强的驱动电流。<100>晶面方向的非易失性电荷俘获存储器件的性能增加可为沟道区域所减少的应力的结果，该应力由近旁的隔离结构引入。在一个实例中，由隔离结构引入的应力通过在隔离结构里均匀的衬垫氧化层的形成而有所减轻。另外，有着<100>晶面方向的非易失性电荷俘获存储器件的性能增强可能是由邻近隔离结构引入的实际应力的不利影响减少的结果。在一个实例中，<100>晶面方向的非易失性电荷俘获存储器件与沟道长度为<110>晶面方向的沟道区域的非易失性电荷俘获存储器件相比，由邻近隔离结构所引入的应力的不利影响更小些。沟道区域上生成的均匀的隧穿氧化膜增强了有着<100>晶面方向的非易失性电荷俘获存储器件的可靠性和可变性。根据本发明的一个实例，包含有着<100<晶面方向的沟道长度的沟道区域的非易失性电荷俘获存储器件的隧穿氧化膜的生成率均匀的分布在沟道区域的上表面和侧墙，以此提高了可靠性。
制造包含有着<100>晶面方向的沟道长度的沟道区域的非易失性电荷俘获存储器件。图2A-B根据本发明的一个实例，分别图示了一个非易失性电荷俘获存储器件的俯视图和放大的剖面图。
根据图2A，衬底200有<100>晶面方向垂直于衬底表面(如<100>晶向在Z方向上)。有源区204形成在衬底200上，方向沿着第一<100>晶面(<100>晶向在X方向上)。栅堆跺206方向沿着第二<100>晶面(<100>晶向在Y方向上)，与有源区204交叠，形成半导体器件。
在衬底200上通过栅堆跺206和有源区204形成的半导体器件可能是任何非易失性电荷俘获存储器件。根据本发明的一个实例，半导体器件是一个SONOS型器件，其中电荷俘获层是绝缘层。在另一个实例中，半导体器件是闪存型器件，其中电荷俘获层是导体层或半导体层。
衬底200可能是有适合半导体器件制造的任何材料组成。在一个实例中，衬底200是一个由单晶硅材料组成的体衬底，可能包括但不局限于，硅，锗，锗硅或III-V族化合物半导体材料。在另一个实例，衬底200由有着顶端外延层的体层组成。在一个特定实例，体层由可包括但不局限于下列的单晶材料组成：硅，锗，硅锗，III-V族化合物半导体材料和石英；而顶端外延层由可包括但不局限于下列的单晶层组成：硅，锗，硅锗和III-V族化合物半导体材料。在另一个实例，衬底200包括一个底部体层，一个中间绝缘层及其上的顶端外延层。顶端外延层由可包括但不局限于下列的单晶层组成：硅(如用来形成绝缘硅(SOI)半导体衬底)，锗，锗硅和III-V族化合物半导体材料。绝缘层由可包括但不局限于下列的材料组成：二氧化硅，氮化硅和氮氧化硅。底部体层由可包括但不局限于下列的单晶层组成：硅，锗，锗硅，III-V族化合物半导体材料和石英。
衬底200可以是硅片的形式，如图2A所示。根据本发明的一个实例，缺口202被切在衬底200上用于在半导体工艺过程中作为对准标记。在一个实例中，缺口202被取向用于提供在X方向和Y方向上的<100>晶向。在一个特定实例，半导体器件制造沿着X向或Y向，因此有一个沟道区域，其沟道长度为<100>晶面方向。在一个可选择的实例中，通常缺口对准<110>晶面，而硅片沿着<100>晶面处理(如硅片在缺口方向旋转45°处理)。
图2B是一个图2A沿着a-a’轴放大的半导体器件剖面图。根据图2B，包括源漏区域208的本道题器件形成在栅堆跺206任一边的有源区204。因此，在有源区204中定义了沟道区域212，在源漏区域208之间且栅堆跺206下面。沟道区域212，其有着沟道长度沿着源漏区域208之间的X方向，作为有着有源区204的栅堆跺206取向的结果，有着<100>晶面方向沿着沟道长度。
在有源区204上的源漏区域208可以是和沟道区域212有相反导向性的任何区域。例如，根据本发明的一个实例，源漏区域208有一个N型导电性而沟道区域有一个P型导电性。在一个实例中，衬底200，有源区204和沟道区212，为由硼浓度在1 x 1015-1 x 1019个原子/cm3的硼掺杂单晶硅组成。源漏区域208由N型掺杂剂的浓度范围为5 x 1016-5 x 1019个原子/cm3的磷掺杂或砷掺杂区域组成。在另一个实例中，源漏区域208在有源区204内的深度范围为80-200nm。根据本发明的一个相关实例，源漏区域208是P型掺杂而沟道区域212是N型掺杂区域。
栅堆跺206可以是任何适合用在非易失性电荷俘获器件的栅堆跺。例如，根据本发明的一个实例，栅堆跺206包括一个隧穿介质层206A，电荷俘获层206B，一个顶端介质层206C和栅层206D，如图2B所示。在一个实例中，半导体器件是SONOS型器件，电荷俘获层206B是介质层。在一个相对应的实例，半导体器件是闪存器件，电荷俘获层是半导体层或导体层。
如上所述，半导体器件可以是SONOS型非易失性电荷俘获存储器件。按照惯例，SONOS代表为“半导体-氧化物-氮化物-氧化物-半导体”其中第一个“半导体”是指沟道区域材料，第一个“氧化物”是指隧穿介质层，“氮化物”是指电荷俘获层，第二个“氧化物”是指顶端介质层(也可作阻挡介质层)，第二个“半导体”是指栅层。然而，SONOS型器件并不局限与在此所述的这些材料，如下所示。根据本发明的一个实例，SONOS型器件的沟道区域材料可以是以合适比率(例如在器件运行状态下合适的迁移率)传导电荷载流子的任何材料。因此，在一个实例中，沟道区域212由与图2A中衬底200相关的任何材料组成。在一个特定实例中，沟道区域212是P型掺杂，在一个对应的实例中，沟道区域212是N型掺杂。
隧穿介质层可以是任何材料，并有着适合的厚度以在栅偏压下允许电荷载流子隧穿进入电荷俘获层，而在器件没有偏置下维持泄漏势垒。在一个实例中，隧穿介质层206A通过热氧化工艺形成，并由二氧化硅或氮氧化硅组成。在另一个实例中，隧穿介质层206A通过化学气相沉积或原子层沉积工艺形成，且由高介质常数(k)介质层组成，可能包括但不局限于：氧化铪，氧化锆，铪硅酸盐，铪氧氮化物，铪氧化锆和氧化镧。在一个进一步实例中，隧穿介质层206A的厚度范围在1-10nm。在一个特定实例中，隧穿介质层206A厚度接近2nm。
电荷俘获介质层可以是任何材料，并有着适合厚度来存储电荷，因此，提高栅堆跺206的阈值电压。根据本发明的一个实例，电荷俘获层206B通过化学气相沉积工艺形成，其由可能包括但不局限于的下列绝缘材料组成：化学计量比的氮化硅，富硅的氮化硅，和氮氧化硅。在一个实例中，电荷俘获层206B有一个被分级的组成。在一个特殊的实例中，电荷俘获层206B的厚度范围为5-10nm。
顶端介质层可以是任何材料，且有合适的厚度在没有显著减少栅堆跺206的容量的情况下保持泄漏势垒。在一个实例，顶端介质层206C通过化学气相沉积工艺形成，由二氧化硅和氮氧化硅组成。在另一个实例中，顶端介质层206C通过原子层淀积工艺形成，由可能包括但不局限于的下列高k介质层组成：氧化铪，氧化锆，铪硅酸盐，铪氧氮化物，铪氧化锆和氧化镧。在一个特定实例，顶端介质层206C厚度范围为1-20nm。
栅层可以由适应SONOS晶体管操作中施加偏压的任何导体或半导体材料组成。根据本发明的一个实例，栅层206D通过化学气相沉积工艺形成，由在原始掺杂或后掺杂多晶硅组成在。在另一个实例，栅层206D通过化学气相沉积工艺形成，由可能包括但不局限于的下列金属材料组成：金属氮化物，金属碳化物，金属硅化物，铪，锆，钛，钽，铝，钌，钯，铂，钴和镍。
包含有着沟道长度为<100>晶面方向的沟道区域的非易失性电荷俘获存储器件可邻近有均匀衬垫氧化层的隔离结构。图3根据本发明的一个实例，图示了一个非易失性电荷俘获存储器件的剖面图。
根据图3，非易失性电荷俘获存储器件有一个形成在有源区304里沟道区域312，其中栅堆跺306在沟道区域312上面。栅堆垛306(并且，再次，隧穿介质层306A，电荷俘获介质层306B，顶端介质层306C和栅层306D)和有源区304(并且，再次，沟道区域312)可以由任何材料组成，并具有与描述在图2A-B中栅堆跺206和有源区204相关的特征。
与图2B相反，图3为沿着沟道区域312的y轴的剖面图，如，沿着图2A的b-b’轴。因此，源漏极区域没有显示(因为会超出X轴至图外)。虽然如此，沟道区域312的晶面的方向仍然是在Y向的<100>。而且，从这里看，隔离结构314可以在沟道区域312的任意一边看到，如图3所示。隔离结构314包括一个衬垫氧化层314A和填充介质层314B。
隔离结构314的衬垫氧化层314A可以由任何介质材料组成来提供在有源区304和填充介质层314B之间充分的粘附力。根据本发明的一个实例，衬垫氧化层314A是通过热氧化有源区304的材料形成的。例如，在一个实例中，有源区304由硅组成，在约1000摄氏度温度范围热氧化。衬垫氧化层314A有着充分均匀的厚度。在一个实例中，在隔离结构314底部的衬垫氧化层314A的厚度(T1)充分等于在隔离结构314侧壁上的衬垫氧化层314A的厚度(T2)。在一个特定实例，隔离结构314底部的衬垫氧化层314A的厚度范围为隔离结构314侧壁上的衬垫氧化层314A厚度的0.95-1.05倍。在一个特定实例中，衬垫氧化层314A的厚度范围为10-20nm。
通过形成包含有着沟道长度为<100>晶面方向的沟道区域的非易失性电荷俘获存储器件，与通过形成包含有着沟道长度为<110>晶面方向的沟道区域的非易失性电荷俘获存储器件相比，衬垫氧化层314A在厚度上可能更加均匀。例如，根据本发明的一个实例，有源区304的晶面的方向为在隔离结构314底部(如沿着Z轴)和隔离结构314的侧壁(如沿着Y轴)的晶向一样是>100>。因此，在一个实例中，形成衬垫氧化层314A的有源区304的热氧化使得隔离结构314底部和侧壁有着充分相同的生长率。相比之下，对于包括有着沟道长度为<110>晶面方向的沟道区域的非易失性电荷俘获存储器件，沿着<110>y方向与沿着<100>z方向有着不同的生长率。在包含有着沟道长度为<110>晶面方向的沟道区域的非易失性电荷俘获存储器件里衬垫氧化层生长率上的差异能导致一个非均匀衬垫氧化层。非均匀衬垫氧化层可能导致含有不均匀氧化层的隔离结构的非易失性电荷俘获存储器件的沟道区域的有害应力。因此，根据本发明的一个实例，由包含有着沟道长度为<110>晶面方向的沟道区域的非易失性电荷俘获存储器件的隔离结构所引入的应力由于在隔离结构内均匀的衬垫氧化层的形成而减小。
填充介质层314B可以由在相邻半导体器件间提供电隔离的任何介质材料组成。根据本发明的一个实例，填充介质层314B通过化学气相沉积工艺形成。在一个实例中，填充介质层314B由通过有机硅烷先驱所沉积的二氧化硅组成。填充介质层314B可引入对沟道区域312的压应力。在包含有着沟道长度为<110>晶面方向的沟道区域的非易失性电荷俘获存储器件的实例中，这样的压应力可能不利于器件性能。然而，此压应力可能对包含有着沟道长度为<100>晶面方向的沟道区域的非易失性电荷俘获存储器件的有害性小。因此，根据本发明的一个实例，由于包含有着沟道长度为<100>晶面方向的沟道区域的器件相比与包含有着沟道长度为<110>晶面方向的沟道区域的器件，由隔离结构所引入的应力的影响减少，包含有着沟道长度为<100>晶面方向的沟道区域形成的器件性能增加。
包含有着沟道长度为<100>晶面方向的沟道区域的非易失性电荷俘获存储器件可能邻近一个上表面在沟道区域上表面之下的隔离结构。图4根据本发明的一个实例，图示了一个非易失性电荷俘获存储器件的剖面图。
根据图4，非易失性电荷俘获存储器件有一个形成在有源区404里的沟道区域412，其中栅堆跺406位于沟道区域412之上。栅堆跺406(在此，隧穿介质层406A，电荷俘获介质层406B，顶端介质层406C和栅层406D)和有源区404(在此，沟道区域412)可由任何材料组成，并具有与图2A-B描述的栅堆跺206和有源区204的相关的特征。
和图3中一样，图4为沿着沟道区域412的y轴的剖面图，如沿着图2A的b-b’轴。因此，源漏区域未显示(会超出页面所能表示的X轴)。虽然如此，沟道区域412的晶面方向在y方向还是<100>。而且，由此看来，隔离结构414可以在沟道区域412的任一边看到，如图4所示。隔离结构414包括衬垫氧化层414A和填充介质层414B。参考图4，根据本发明的一个实例，隔离结构414上表面在沟道区域412上表面之下。因此，除栅堆跺406与沟道区域412的上表面相接触之外，也与沟道区域412的侧壁相接触。更确切的说，在一个实例中，隧穿介质层406A形成在沟道区域412上表面和侧壁的暴露部分。
隧穿介质层406A可能通过热氧化形成，其中有源区404的材料在含氧的气氛下加热而被氧化。通过形成包含有着沟道长度为<100>晶面方向的沟道区域的非易失性电荷俘获存储器件，隧穿介质层406A在厚度上可能更加均匀，与形成在包含有着沟道长度为<110>晶面方向的沟道区域的非易失性电荷俘获存储器件的隧穿介质层相比。例如，根据本发明的一个实例，有源区404的晶面的方向在沟道区域412的顶端(如沿着Z轴)和所露出的侧壁(如沿着Y轴)的晶向一样是<100>。因此，在一个实例中，有源区404的热氧化以形成隧穿介质层406A提供了在Y向和Z向的充分相同的生长率，如：沿着沟道区域的侧壁(T3)和沿着沟道区域412的上表面(T4)。相比之下，对包含有着沟道长度为<110>晶面方向的沟道区域的非易失性电荷俘获存储器件的隧穿介质层的形成过程中沿着<110>Y向和<100>Z向有不同的生长率。在包含有着沟道长度为<110>晶面方向的沟道区域的非易失性电荷俘获存储器件中隧穿介质层的不同生长率可能形成非均匀隧穿介质层。非均匀隧穿介质层可能导致不希望的器件和器件之间的变化，且损害含有这类非均匀隧穿介质层的非易失性电荷俘获存储器件的可靠性。因此，根据本发明的一个实例，在包含有着沟道长度为<100>晶面方向的沟道区域的非易失性电荷俘获存储器件里的隧穿氧化的生长率在沟道区域的上表面和侧壁都是均匀的，致使减少了变化并提高了可靠性。
制造包含有着沟道长度为<100>晶面方向的沟道区域的非易失性电荷俘获存储器件。图5A根据本发明的一个实例，图示了形成非易失性电荷俘获存储器件的代表步骤的剖面图。
根据图5A，衬底的有源区504在X，Y，Z向上被排列到<100>晶面方向。有源区504可以任何材料组成，并具有与图2A-B上有源区204相关的特征。
根据图5B，沟槽520形成在有源区504内。沟槽520最终会提供一个位置以形成非易失性电荷俘获存储器件的隔离结构。根据本发明的一个实例，沟槽520底部展示了Z向晶向，如沟槽520底部有<100>晶向。沟槽520侧壁为Y向晶向，如沟槽520侧壁有<100>晶向。因此，在一个实例中，沟槽520露出表面的实体部分有<100>晶向。
沟槽520可以通过任何适合选择性移除有源区504的一部分的工艺形成。例如，根据本发明的一个实例，沟槽520通过使用各向异性的干法蚀刻工艺刻蚀形成。在一个实例中，有源区504由硅组成，和干法蚀刻工艺采用包括但不局限于下列的气体：四氟化碳(CF4)，氧气(O2)，氢溴酸(HBr)和氯气(Cl2)。根据本发明的一个实例，沟槽520通过各向同性的干法蚀刻工艺刻蚀所形成。在一个实例中，有源区504由硅组成，并干法蚀刻采用包括但不局限于下列的气体：六氟化硫(SF6)和三氟化氮(NF3)。沟槽520形成的深度可能要达到阻止各相邻器件之间的干扰。在一个实例中，沟槽520形成的深度范围为100-400nm。
参考图5C，衬垫氧化物薄膜522形成在含沟槽520的有源区504的露出表面上。衬垫氧化物薄膜522可能由任何材料通过任何工艺形成的任何尺寸，只要是符合图3中衬垫氧化物314A所述。根据本发明的一个实例，沟槽520底部的衬垫氧化物薄膜522厚度(T1)和侧壁上衬垫氧化物薄膜522的厚度(T2)的厚度充分一致。
参考图5D，填充介质材料524沉积在沟槽520内，并位于有源区504上表面上方。填充介质材料524可以由任何材料，通过任何工艺，具有任何尺寸，只要是符合图3中填充介质层314B所述。接下来，在有源区504的上表面上方的填充介质材料524和衬垫氧化物薄膜522的部分被移除以形成含有衬垫氧化层514A和填充介质层514B的隔离结构514，如图5E所示。有源区504的上表面上方填充介质材料524和衬垫氧化物薄膜522的部分移除可通过任何合适的工艺，对与有源区504的上表面有着高选择比的形成隔离结构514来提供充分平坦的上表面。在一个实例中，通过化学机械抛光步骤去除在有源区504的上表面上方的填充介质材料524和衬垫氧化物薄膜522的部分。根据本发明的一个实例，隔离结构514的上表面位于有源区504上表面之下，如图5E所示。
参考图5F，隧穿介质层506A形成在隔离结构514之间的有源区504所暴露的部分上。隧穿介质层可以由任何材料，通过任何工艺形成，具有任何尺寸，只要是符合图2A-B中所述的隧穿介质层206A。根据本发明的一个实例，隧穿介质层506A具有上表面部分和侧壁部分，如图5F所示。
参考图5G，形成包含有隧穿介质层506A的栅堆跺506。栅堆跺506(并且，在此，电荷俘获层506B，顶端介质层506C和栅层506D)可以由任何材料通过任何工艺形成，具有任何尺寸，只要是符合图2A-B中所述的栅堆跺206。
最后，掺杂剂杂质原子530注入到有源区504的暴露部分以形成源漏区域508，如图5H和5I所示。源漏区域508可以具有向图2A-B中描述的源漏极区域208相关的任何特征。图5H的剖面图为垂直于图5I中剖面图。因此，源漏区域508在图5H中未被显示，但是沿着X方向显示在图5I。参考图5H和5I，源漏区域508定义了个在有源区504里的沟道区域512。根据本发明的一个实例，沟道区域512有着<100>晶向在X向(如在源漏区域508之间)，如图5I所示。在一个特定实例，沟道区域512有<100>晶向在Y向(如在隔离结构514之间)，如图5H所示。
包含有着沟道长度为<100>晶面方向的沟道区域的非易失性电荷俘获存储器件的性能可比包含有着沟道长度为<110>晶面方向的沟道区域的非易失性电荷俘获存储器件性能更好。图6根据本发明的一个实例，驱动电流和包含有着沟道长度为<100>晶面方向的沟道区域的非易失性电荷俘获存储器件晶体管宽度关系的曲线图600，与包含有着沟道长度为<110>晶面方向的沟道区域的非易失性电荷俘获存储器件相比。如曲线图600所示，晶体管宽度范围约为0.2—10微米，包含<100>晶面方向的器件的驱动电流比包含<110>晶面方向的器件的驱动电流大。
因此，在此公开了非易失性电荷俘获存储器件。该器件包括沟道长度为<100>晶面方向的沟道区域。在一个实例，沟道区域在一对源漏区域之间，栅堆跺位于沟道区域上方。在此介绍了非易失性电荷俘获存储器件的形成方法。在一个实例，首先在衬底里形成隔离区域和有源区，其中有源区邻近隔离区域。然后在有源区上方形成栅堆跺。最后，在有源区和栅堆跺的另一边形成一对源漏区域，以在有源区里提供沟道区域。沟道区域的沟道长度为<100>晶面方向。

Claims (20)

1.一种非易失性电荷俘获存储器件，其特征在于，包含：
形成在有源区里的源区和漏区；
在源区和漏区之间的沟道区域，其沟道长度为<100>晶面方向；并且
栅堆跺设置在沟道区域上方。
2.如权利要求1所述的非易失性电荷俘获存储器件，其特征在于：所述栅堆跺是SONOS型栅堆跺。
3.如权利要求1所述的非易失性电荷俘获存储器件，其特征在于：所述有源区包含硅.
4.如权利要求3所述的非易失性电荷俘获存储器件，其特征在于：所述源区和漏区有N型导电性，所述沟道区域有P型导电性。
5.如权利要求4所述的非易失性电荷俘获存储器件，其特征在于：所述栅堆跺包含介质电荷俘获层。
6.一种非易失性电荷俘获器件，其特征在于，包含：
在衬底上形成隔离结构；
形成在所述衬底里的有源区，且所述有源区邻近所述隔离结构；
在所述有源区形成沟道区域，所述沟道区域的沟道长度为<100>晶面方向；
形成在所述有源区的源区和漏区，所述沟道区域在所述源区和所述漏区之间；并且
布置在所述沟道区域上方的栅堆跺。
7.如权利要求6所述的非易失性电荷俘获存储器件，其特征在于：所述隔离结构包含衬垫氧化层，所述衬垫氧化层在所述隔离结构的侧壁和在所述隔离结构的底部的厚度相同。
8.如权利要求6所述的非易失性电荷俘获存储器件，其特征在于：所述栅堆跺是SONOS型栅堆跺。
9.如权利要求6所述的非易失性电荷俘获存储器件，其特征在于：所述有源区含硅。
10.如权利要求9所述的非易失性电荷俘获存储器件，其特征在于：所述源区和漏区有N型导电性，所述沟道区域有P型导电性。
11.如权利要求10所述的非易失性电荷俘获存储器件，其特征在于：所述栅堆跺包含一个介质电荷俘获层。
12.一种非易失性电荷俘获器件，其特征在于，包含：
形成在有源区的沟道区域，所述沟道区域有着上表面为<100>晶面方向和侧壁表面为<100>晶面方向；
邻近所述沟道区域的侧壁的隔离结构，所述沟道区域的上表面在所述隔离结构上表面上方；并且
设置在所述沟道区域的上表面和侧壁上方的栅堆跺。
13.如权利要求12所述的非易失性电荷俘获存储器件，其特征在于：所述栅堆跺包含在所述沟道区域上表面和侧壁上的隧穿介质层，所述隧穿介质层有一个均匀的厚度。
14.如权利要求12所述的非易失性电荷俘获存储器件，其特征在于：所述栅堆跺是SONOS型栅堆跺。
15.如权利要求12所述的非易失性电荷俘获存储器件，其特征在于：所述有源区含硅。
16.如权利要求15所述的非易失性电荷俘获存储器件，其特征在于：所述栅堆跺包含介质电荷俘获层。
17.一种制造非易失性电荷俘获器件的方法，其特征在于，包含：
在衬层里形成隔离区域和有源区，所述有源区邻近所述隔离区；
在有源区上方形成栅堆跺；以及
在有源区里和栅堆跺的另一边形成源区和漏区，以在所述有源区里提供沟道区域，所述沟道区域有一个在源区和漏区之间的<100>晶面方向的沟道长度。
18.如权利要求17所述的方法，其特征在于：所述栅堆跺是SONOS型栅堆跺。
19.如权利要求18所述的方法，其特征在于：所述有源区含硅。
20.如权利要求19所述的方法，其特征在于：所述源区和漏区有N型导电性，所述沟道区域有P型导电性。
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