CN101510549A - 一种半导体横向器件 - Google Patents

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Abstract

本发明公开一种半导体横向器件。该半导体横向器件利用最佳表面变掺杂形成的半导体表面耐压区。在一个耐压区加反向偏压的最高电位处的n型区上用金属M构成肖特基结，M作为肖特基二极管的阳极AL(或AH)。在最低电位处的n型区构成欧姆接触，作为肖特基二极管的阴极KL(或KH)。两个表面耐压区之间存在一个小的隔离区。每个表面耐压区还可以分成几段，相邻的两段之间有隔离区隔开。每段构成一个肖特基二极管，各段肖特基二极管按其未分段时的次序进行串联。每个表面耐压区都可以将其部分做成横向肖特基二极管、部分做成n－MOS。n－MOS的源区与肖特基结的阳极直接联结，n－MOS的漏区与肖特基结的阴极直接联结。

Description

一种半导体横向器件
技术领域
本发明涉及半导体器件领域，尤其涉及一种半导体横向器件。
背景技术
在参考文献[1-3]中提出了利用最佳表面变掺杂密度形成的横向高反压功率MOS器件的方法。此种方法是在一个轻掺杂的第一种导电类型的半导体材料的衬底的表面形成的半导体叉指条横向器件。其中至少包括一个器件，它(们)含有一个对衬底而言为零电压的区域及一个对衬底而言可从零电压变化到接近最大反偏电压的电压可浮动的区域。还可包括一个以上的器件，它(们)含有一个电压可浮动的区域及一个对衬底而言有最大反偏电压的区域。在本专利中把从电压可浮动的区域到联接于衬底的表面零电压区域称为第一表面耐压区，把从最大反偏电压区域到电压可浮动的区域称为第二表面耐压区。两个表面耐压区都由第一种导电类型的半导体材料的薄层及第二种导电类型的半导体薄层交替地叠合而成，且紧贴于衬底的是第二种导电类型的半导体薄层，所述紧贴于衬底的第二种导电类型的半导体薄层与该表面耐压区的最大电压区域有直接联接，其它各个第二种导电类型的半导体薄层在接近于最大电压的区域与该区域联接，或在叉指条的指端与该区域联接。每个第一种导电类型的半导体薄层在接近于该表面耐压区的最小电压区域直接与该区域联接，或在叉指条的指端与该区域联接。其中，当第一种导电类型的半导体是p型半导体时，最大电压是正的。当第一种导电类型的半导体是n型半导体时，最大电压是负的。所述交替地叠合的半导体薄层的总厚度应小于同衬底的单边突变结在反偏电压接近其击穿电压时的耗尽层厚度。在每一表面耐压区的紧贴于衬底的第二种导电类型的半导体薄层中单位面积内有效的第二种导电类型的电离杂质数，即该层的杂质密度，可以随距离变化，但不超过2D0，其中D0是同衬底所做单边突变平行平面结在最大反偏压下重掺区一侧的耗尽区内的第二种导电类型的杂质密度。对第二表面耐压区而言，紧贴于衬底的第二种导电类型的半导体薄层的杂质密度还不能小于D0。而且，每一表面耐压区中每层在靠近最大电压区处其电离杂质密度不超过2D0，在靠近最小电压区处其电离杂质密度不超过1.8D0。
上述两个表面耐压区之间，还可能存在一个在表面所占尺寸远小于这两个耐压区各自在表面所占的尺寸的载流子的隔离区。
所述最佳表面变掺杂密度的要点在于：表面耐压区中总的有效杂质密度，即所有第二种导电类型的半导体层的有效杂质密度之和减所有第一种导电类型的半导体层的有效杂质密度之和所得之值，随离开该耐压区的最大反偏电压处的表面距离的增加而从D0逐渐或阶梯式地减小，到该耐压区的最小电压处接近于零。而且所述杂质密度是指在一个表面范围内、尺度远小于同衬底所做单边突变平行平面结时在最大反偏电压下衬底的耗尽区厚度内、其电离杂质总量被面积除所得之值。
利用参考文献[2，3]，可以制造许多实用的功率集成电路。图1示出一个用于像荧光灯之类的负载的情形。图中两个开关SH及SL以及它们的驱动电路均可用参考文献[2，3]的方法实施。该图中V代表外加电源的电压。当开关SH闭合时，电流从+V端经SH、电容C、负载、电感L到电源的负端(在图中用“-”表示)。当SH关断时，由于电感的电流不会突变而需续流，因此在SL两端并联有一续流二极管D1，电流可通过它流通而继续流向C充电。此后经过一个短时间，SL闭合，电容C经过SL、L及负载而放电。再下一步当SL关断时，则由于电感电流需续流，因此SH两旁并联有续流二极管D2，电流可从“-”端经L、负载、C及D2而流向“+V”端。应当注意，二极管D2及D1必须是耐高压快恢复二极管或耐高压肖特基二极管。如只用参考文献[2，3]的方法来制造高压器件形成SH及SL，则这两个二极管还需外接，这至少增加了封装成本。
参考文献
[1].U.S.5,726,469，“Surface Voltage Sustaining Structure forSemiconductor Devices”Mar.10.1998；或ZL 95108317.1“一种用于半导体器件的表面耐压区”(公开日1996年6月12日)。
[2].U.S.6,310,365 B1，“Surface Voltage Sustaining Structure forSemiconductor Devices Having Floating Voltage Terminal”Oct.30，2001；或ZL 98116187.1“一种用于有浮动端的半导体器件的耐压层”(公开日2000年2月2日)。
[3].US 6998681 B2，“Lateral low-side and high-side high-voltagedevices”Feb.14，2006；或ZL 200310101268.6，“横向低侧高压器件及高侧高压器件”(公开日2004年9月15日)。
发明内容
本发明要解决的一个技术问题是提供一种半导体横向器件。
本发明提供了一种半导体横向器件，形成在一个轻掺杂的第一种导电类型的半导体材料的衬底的表面，所述半导体横向器件包括至少一个第一种形式的横向肖特基二极管，或者至少一个第二种形式的横向肖特基二极管；所述第一种形式的横向肖特基二极管在表面包括与衬底同电位的第一种导电类型的半导体区，在加反向偏压时相对于衬底而言可从零电压变化到接近最大反偏电压而不击穿的电压可浮动的第二种导电类型的半导体区，以及此两区之间的半导体表面的第一表面耐压区；所述第二种形式的横向肖特基二极管在表面包括相对于电压可浮动的区的电位接近的第一种导电类型的半导体区，在加反向偏压比浮动电压的区域为大的第二种导电类型的半导体区，以及此两区之间的半导体表面的第二表面耐压区；当第一种导电类型的半导体是p型半导体而第二种导电类型的半导体是n型半导体时，所述相对于衬底的最大反偏电压是正的；当第一种导电类型的半导体是n型半导体而第二种导电类型的半导体是p型半导体时，所述相对于衬底的最大反偏电压是负的；所述第一和第二表面耐压区的特征在于：由不同导电类型的半导体层交替地叠合而成，其中至少有一个n型半导体层，而且紧贴于衬底的是第二种导电类型的半导体层；在所述表面耐压区加反偏电压时为最高电位之处的顶部构成肖特基二极管的阴极区，为最低电位之处的顶部构成肖特基二极管的阳极区，所述n型半导体层在所述阴极区和所述阳极区都有导体联结而形成两种形式的肖特基二极管各自的两个电极，其中在最低电位处的顶部的导体是金属，此金属是肖特基二极管的阳极，它与所述n型半导体层形成肖特基结；所述肖特基结是指当所述金属对其接触的n型半导体为正电压而有电流从金属流向n型半导体时，n型半导体中的电流主要由电子电流形成；所述紧贴于衬底的第二种导电类型的半导体层与该表面耐压区的最大电压区域有直接联接，其它各个第二种导电类型的半导体层在接近于最大电压的区域与该区域联接，或在叉指条的指端与该区域联接；每个第一种导电类型的半导体层在接近于该表面耐压区的最小电压区域直接与该区域联接，或在叉指条的指端与该区域联接；所述表面耐压区的总厚度应小于同衬底的单边突变结在接近其击穿电压时的耗尽层厚度；在每一表面耐压区的紧贴于衬底的第二种导电类型的半导体层是第一层，第一层中单位面积内有效的第二种导电类型的电离杂质数，即该层的杂质密度，能够随距离变化，但不超过2D0，其中D0是同衬底所做单边突变平行平面结在最大反偏压下重掺区一侧的耗尽区内的第二种导电类型的杂质密度；对第二表面耐压区而言，第一层杂质密度不能小于D0；每一表面耐压区中每层在靠近最大电压区处其电离杂质密度不超过2D0，在靠近最小电压区处其电离杂质密度不超过1.8D0；表面耐压区中总的有效杂质密度，即所有第二种导电类型的半导体层的有效杂质密度之和减所有第一种导电类型的半导体层的有效杂质密度之和所得之值，随离开该表面耐压区的最大电压处的表面距离的增加而从D0逐渐或阶梯式地减小，到该表面耐压区的最小电压处接近于零；所述杂质密度是指在一个远小于同衬底所做单边突变平行平面结在最大反偏压下其衬底的耗尽区厚度的尺度的表面范围内、其电离杂质总量被面积除所得之值；每个表面耐压区当其最大电压区的电压和最小电压区的电压相接近时，除第二表面耐压区的紧贴于衬底的第二种导电类型的半导体层外，其它各层只有对应于内建电势的微小部分耗尽，其余大部分区域均为未耗尽的中性区。
根据本发明的半导体横向器件的一个方面，该半导体器件紧贴于衬底的第二种导电类型的半导体层与衬底之间还有绝缘层相隔开，及/或每个表面耐压区的各层之间有的绝缘层相隔开。
根据本发明的半导体横向器件的一个方面，该半导体器件包括至少一个第一种形式的横向肖特基二极管和至少一个第二种形成的横向肖特基二极管，所述第一表面耐压区和所述第二耐压区之间还有绝缘层相隔开。
根据本发明的半导体横向器件的一个方面，该半导体器件包括至少一个第一种形式的横向肖特基二极管和至少一个第二种形成的横向肖特基二极管；从所述第一种形式的横向肖特基二极管的可浮动的第二种导电类型的半导体区到所述第二种形式的横向肖特基二极管的相对于电压可浮动的区的电位接近的第一种导电类型的半导体区之间有一个距离，所述距离远小于同衬底所做单边突变平行平面结在最大反偏压下其衬底的耗尽区厚度；所述距离内是载流子的隔离区。
根据本发明的半导体横向器件的一个方面，该半导体器件包括多个所述横向肖特基二极管的串联，其中一个表面耐压区至少分成二段，相邻的两段之间有隔离区隔开；每段加反偏电压时为最高电位之处的顶部构成肖特基二极管的阴极区，为最低电位之处的顶部构成该肖特基二极管的阳极区，所述n型半导体层在所述阴极区和所述阳极区都有导体联结而形成该段肖特基二极管的两个电极，其中在最低电位处的顶部的导体是金属，此金属是该段肖特基二极管的阳极，它与所述n型半导体形成肖特基结；其中在最高电位处的顶部的导体是该段肖特基二极管的阴极；表面耐压区内各段肖特基二极管按其未分段时的次序进行串联。
根据本发明的半导体横向器件的一个方面，该半导体器件从加反偏电压时电压为大的表面耐压区或电压为大的一段到加反偏电压时电压为小的表面耐压区或电压为小的一段的隔离区是由一个第二种导电类型的半导体区开始、再经过一个与衬底相联的第一种导电类型的半导体区所形成；所述的隔离区中的与衬底相联的第一种导电类型的半导体区的顶部上面还可以覆盖一个厚的绝缘层；在加反偏电压时电压为大的表面耐压区或电压为大的一段的紧接隔离区的第二种导电类型的半导体区的顶部上面可以覆盖一个薄的绝缘层；所述的两个绝缘层上覆盖有导体，该导体与加反偏电压时电压为小的表面耐压区或电压为小的一段的电压最大处的第二种导电类型的半导体区的顶部直接联结。
根据本发明的半导体横向器件的一个方面，该半导体器件中与n型半导体层形成肖特基接触的金属的边缘部分同与n型半导体层相邻的p型半导体层相联。
根据本发明的半导体横向器件的一个方面，该半导体器件的所述横向肖特基二极管与横向n-MOS并联，其中在最低电位处的n型半导体的顶部只有一些部分导体是金属而形成肖特基结；所述n型半导体的顶部另一些部分的顶部覆盖了一个薄的绝缘层，此绝缘层还有覆盖到临近的p型半导体区及其所包围的n型半导体区，此绝缘层构成了一个n-MOS的栅绝缘层，此栅绝缘层之上覆盖了导体作为n-MOS的栅电极；所述n-MOS的源电极是覆盖在所述临近的p型半导体区及所述的p型半导体区所包围的n型半导体区的无绝缘层覆盖的区域上并与形成肖特基结的金属同电位；所述n-MOS的漏电极就是肖特基二极管的阴极。
众所周知，耐高压的二极管本身是一种很重要的、应用范围很广的器件。本发明提供了一种将肖特基二极管也做在功率集成电路芯片中的方法。而且，利用本发明也可做分立的肖特基二极管。
附图说明
图1示意地表示出耐高压二极管用于像荧光灯之类负载的情形。
图2示意地表示横向耐高压二极管(叉指条)的一个单元的剖面图。(已有技术)
图3示意地表示根据参考文献[1]所形成的一个横向n-MOS的一个单元的剖面图。(已有技术)
图4示意地表示出图3的结构在叉指条的指端不形成n-MOS的有源区而是将p区与衬底联通的俯视图。(已有技术)
图5(a)示意地表示出本发明所提出的耐高反压的肖特基二极管的剖面图及其电路符号。
图5(b)示意地表示出图5(a)的肖特基二极管的表面耐压区中p区有直接与衬底相联的情形的剖面图。
图5(c)示意地表示出图5(a)的肖特基二极管的金属M的边缘联有p区。
图6示意地表示出按参考文献[3]所做的一种横向的高低侧功率器件的剖面图。(已有技术)
图7示意地表示出本发明所提出的、在图6基础上所形成的适用于高侧及低侧的肖特基二极管的剖面图。
图8示意地表示出了图7的高侧肖特基二极管的一些金-半接触部分被n-MOS的有源区代替的俯视图。
图9(a)示意地表示出七个分段的肖特基二极管的串联。
图9(b)示意地表示出图9(a)之中两个肖特基二极管的剖面图。
图10(a)示意地表示表面耐压区与衬底之间有一个薄绝缘层的情形。
图10(b)示意地表示两个表面耐压区之间有绝缘区的情形。
图10(c)示意地表示表面耐压区内两个相邻的不同导电类型之间也有绝缘区的情形。
具体实施方式
下面参照附图对本发明进行更全面的描述，其中说明本发明的示例性实施例。在附图中，相同的标号表示相同或者相似的组件或者元素。
图2所示为根据参考文献[1]所做的双极型二极管。该图的顶部是该二极管的电路符号图。电路符号图之下是该二极管的结构的剖面示意图。在p-衬底001上半导体表面之下有一个从阴极K到阳极A的表面耐压区，此表面耐压区由埋层的n型半导体002、顶层的n型半导体006及在中间的p型半导体003所构成。在加反向电压接近于击穿电压时，两电极之下仍存在不全耗尽的n+区004及p+区005。而此时002区全耗尽，所提供的单位表面面积的电通量密度从右到左约为2qD0到1qD0；003区也全耗尽，所提供的负电通量密度约为均匀的2qD0；006区也是全耗尽，所提供的正电通量密度约为均匀的1qD0。其中qD0＝εsEc，εs是半导体的介电系数，q是电子电荷，Ec是击穿的临界电场。所述密度均指比同衬底的单边突变结平行平面结的耗尽区的尺度小得多而又比该区厚度大得多的尺度内的平均值。
图3是利用图2的表面耐压结构做横向功率MOS例子。此图中S、G及D分别代表n-MOS的源电极、栅电极和漏电极。电极S通过欧姆接触(图中的粗黑线)与下面的源n+区008及源衬底接触区(p+区005)联接。电极G与作为栅的导电区102相联接，栅导电区102下有栅绝缘层101，栅导电区102覆盖了部分008的表面，部分001的表面及一个较窄的n区010的表面。这里将表面耐压区中的006与002在栅下通过010联通，是为了它们在导电时是漂移区，联通后这两区都成为电子到达漏电极D的通道。
图2及图3及本文讨论的所有器件均为表面器件或称为横向器件，它们都属于叉指条图形。图4示意地示出一个图3的俯视图。其中，阴影区代表电极S、G及D的导体接触区。注意，指端的部分没有做n区010，从而p区003与衬底在此处形成联通。当然，这种联通也可以在部分指条进行而不是指端进行。甚至不联通也是可以的。在不联通的情形下，开关速度受到些许影响。
本发明提供的一个方法是将图2所示的表面耐压结构用于制造肖特基二极管，如图5(a)所示。本专利所示各图的顶部如有图都是指电路符号图。电路符号图的下面示意地表示结构的剖面图。
图5(a)中的M是肖特基二极管中金属与半导体接触的金属。这种金属和普通肖特基二极管中所用的一样，它甚至可以用最通常用的做电极的金属来形成。但不可以把接触做成欧姆接触，即在金属之下的直接接触的n型区的施主浓度应该较低，而不是重掺杂。该图中的p型区003可以在叉指条的某些区域与衬底001相联接，也可以像图4那样在指端与衬底001相联。此外，p型区003也可以在某些部分如图5(a)那样，在另一些部分如图5(b)那样。在图5(b)所示的部分，010区并不与002区相联接。
在反向偏压下，金属M的边缘可能会有过高的电场。为此，金属的边缘可以做成图5(c)那样有p区007与009。
类似于参考文献[2]来实施低侧及高侧的耐高压结构的方法，也可以用图5的方法形成低侧的耐高压肖特基二极管及高侧的耐高压的肖特基二极管。
图5是p-衬底形成肖特基二极管的例子。下面所述是本发明的以n-衬底为例所形成的高、低侧肖特基二极管D2及D1的情形。
图6是按参考文献[3]所做的高侧及低侧功率n-MOS的剖面示意图。其中注脚H及L分别代表高侧及低侧。在高侧及低侧n-MOS的栅GH及GL下面各有栅绝缘层104与103。此图中，n-区020是衬底，p区021及p区025分别是低侧与高侧两个表面耐压区紧贴于衬底的第二种导电类型的区域，n区022及n区026分别是两个耐压区中的漂移区，p区023及p区027分别是低侧与高侧两个表面耐压区顶层的杂质补偿区。n+区030及n+区032分别是低侧与高侧两个n-MOS的源区，p+区031及p+区033分别是低侧与高侧两个n-MOS的源体区的接触区。
图6中虚点线框中代表的是两个表面耐压区所接触的浮空区之间的隔离区。此隔离区的功能是防止高侧器件与低侧器件之间载流子的流动。
可以在图6的所示的耐压区的基础上制作适用于高侧及低侧的肖特基二极管，如图7所示。在图7中，金属与半导体形成的肖特基结是图中的左边的金属M和n区022以及右边的M和n区026所形成。该图中左边的金属M实际上还与p区023及p区031联接，右边的金属M实际上还与p区027及p区033联接。这种做法不仅形成了肖特基二极管，而且把最表面的p区和耐压区最大负电压的p区联接起来，于是就可以代替图4那种在叉指条指端的另外的联接。
图7中的虚点线框中代表的是两个表面耐压区所接触浮空区之间的隔离区，其功能于图6中已叙述的一样。在本专利此后的图中，凡遇同时存在两种器件的浮空区的电位不同时，其间都有隔离区。隔离区在各图中不言自明，故不再标出和叙述。
上述方法的另一可利用的优点是肖特基二极管和横向功率MOS可以在同一叉指条上分区进行，图8示出高侧部分这种分区的一种间隔排列的俯视图。其中，一部分阴影区代表高侧n-MOS的源电极SH、栅电极GH及漏电极DH。漏电极DH与肖特基二极管的阴极K是一致的。另一部分阴影区M代表肖特基二极管的阳极A，它与SH相联接。
功率MOS的导通电阻基本上可以分为三部分，即1)漂移区022的导通电阻或漂移区026的导通电阻；2)MOS有源区的导通电阻，即栅GL或栅GH下面的反型层的导通电阻；3)从栅的靠近漂移区的末端到漂移区的扩展电阻。在高压MOS中，上述第一项的值远超过后两项。因此，在垂直于纸面方向上，如果栅的宽度比叉指条总宽度小，例如仅为其一半，对总的导通电阻并没有太大的影响。另一方面，肖特基二极管在半导体内的导通电阻也有漂移区的电阻和扩展电阻，它也是以漂移区的电阻为主。又由于肖特基二极管只在功率MOS不导通时才导通，因此它与功率MOS共用一个漂移区不会使导通电阻增加许多。这种做法会使需要的芯片面积减少，从而降低成本。
上述的耐高压的肖特基二极管如果电流密度过大，会产生双极型效应。其理由用图7这种结构简述如下。当肖特基二极管的电子电流密度过大时，电流从M开始沿漂移区022或026产生压降，使漂移区靠近K处的电位低于该区下面或上面的p区，使得该处p-n结处于正偏压。正偏压大到一定程度会使该p-n结发生少子注入。更有甚者，埋层021或025对衬底是反偏的，在此时形成了一个集电结。于是还形成了寄生双极型晶体管效应。设想肖特基二极管的金-半接触压降为0.4伏，上述p-n结正偏压产生少子效应的压降为0.7伏，则允许的漂移区压降只有0.3伏。
为了避免上述的少子效应，本发明还提供了串联的分段实施的肖特基二极管的方法。这是把第一表面耐压区及/或第二表面耐压区分成两个或两个以上的段，每段在表面所占距离较短，而所分的段在总体上维持每个表面耐压区的杂质密度分布的要求。这使得每段比导通电阻(specific on-resistance)较不分段的情形为小，而串联后仍能耐比较高的电压。固然串联后总的比导通电阻并不比一个不分段的表面耐压区为小，但毕竟可以在较大电流密度下仍无少子注入效应。
这个分段的方法示意地表示于图9中。图9(a)代表这些串联的肖特基二极管电路符号图。图9(b)代表从第二表面耐压区在反偏压下有最大电压处作为第一段算起的第二段和第三段构成的两个相邻的肖特基二极管的结构的剖面图。在该图中，设两段内各区的杂质密度是均匀的。右边一段的039区的杂质密度为1D0，038区的杂质密度为1.8D0，037区的杂质密度为1.6D0，故该段有效的第二种导电类型的杂质密度为0.8D0。左边一段的035区的杂质密度为1D0，034区的杂质密度为1.8D0，029区的杂质密度为1.4D0，故该段有效的第二种导电类型的杂质密度为0.6D0。
为了相邻的两个表面耐压区有较好的隔离效果，左侧的金属M向右方延伸到一个较厚的绝缘层I1(例如是场氧化层)之上，并进一步延伸到一个较薄的绝缘层I2(例如是栅氧化层)之上。这个较薄的绝缘层构成了左侧的金属M与p区037之间有一个电容，使得p区037与p区031之间的电位接近，从而改进隔离效果。
实际上，考虑到在反偏压下隔离区本身能吸收一定的电压，所分的段可以并不在总体上达到每个表面耐压区的杂质密度分布的要求。例如，采用图9(b)中的区029和区037的杂质密度均为1.8D0，区034和区038的杂质密度均为1.8D0，区035和区039的杂质密度均为1D0。其实施的结果是每个二极管耐压90伏，七个二极管能耐630伏的电压。这比起做一个耐压630伏的肖特基二极管来说，正向压降多了六个金-半接触的压降(每个约0.4伏)，但避免了少子效应。
由于本发明的横向高反压肖特基二极管只涉及到表面耐压区，因此正如参考文献[3]所述，如衬底与表面耐压区之间如有薄的绝缘层，并不会对表面的横向器件有任何影响。这种有薄绝缘层的情形如图10(a)所示，其中I层041即为薄绝缘层，它可以是氧化层或别的绝缘层。有这种绝缘层带来一个附加优点，即不会发生与衬底之间的寄生双极型效应。该图中，n区024和n区028分别是高侧器件与低侧器件中和漂移区联通而做接触用的区域。
另外，正如参考文献[3]所述，如两个耐压区之间采用绝缘层做隔离区，并不会对耐压区有影响，这反而会使耐压区之间的隔离性能变得更好。这种情况示意地示于图10(b)中，其中绝缘层042即为隔离区。如果表面耐压区内不同类型的半导体层之间均有薄的绝缘层，则如图10(c)示意地所示，其中043、044、045与046即为这种薄绝缘层。在这种情形下，上述p-n结正偏压产生的少子效应根本不会发生。
虽然以上所给出的许多图所描写的都是既有高侧肖特基二极管又有低侧肖特基二极管的情形，显而易见，单独制作一个高侧肖特基二极管或单独制作一个低侧肖特基二极管中是完全可以的。
本发明的描述是为了示例和描述起见而给出的，而并不是无遗漏的或者将本发明限于所公开的形式。很多修改和变化对于本领域的普通技术人员而言是显然的。选择和描述实施例是为了更好说明本发明的原理和实际应用，并且使本领域的普通技术人员能够理解本发明从而设计适于特定用途的带有各种修改的各种实施例。

Claims (8)

1.一种半导体横向器件，形成在一个轻掺杂的第一种导电类型的半导体材料的衬底的表面，其特征在于，所述半导体横向器件包括至少一个第一种形式的横向肖特基二极管，或者至少一个第二种形式的横向肖特基二极管；
所述第一种形式的横向肖特基二极管在表面包括与衬底同电位的第一种导电类型的半导体区，在加反向偏压时相对于衬底而言可从零电压变化到接近最大反偏电压而不击穿的电压可浮动的第二种导电类型的半导体区，以及此两区之间的半导体表面的第一表面耐压区；
所述第二种形式的横向肖特基二极管在表面包括相对于电压可浮动的区的电位接近的第一种导电类型的半导体区，在加反向偏压比浮动电压的区域为大的第二种导电类型的半导体区，以及此两区之间的半导体表面的第二表面耐压区；
当第一种导电类型的半导体是p型半导体而第二种导电类型的半导体是n型半导体时，所述相对于衬底的最大反偏电压是正的；当第一种导电类型的半导体是n型半导体而第二种导电类型的半导体是p型半导体时，所述相对于衬底的最大反偏电压是负的；
所述第一和第二表面耐压区的特征在于：
由不同导电类型的半导体层交替地叠合而成，其中至少有一个n型半导体层，而且紧贴于衬底的是第二种导电类型的半导体层；
在所述表面耐压区加反偏电压时为最高电位之处的顶部构成肖特基二极管的阴极区，为最低电位之处的顶部构成肖特基二极管的阳极区，所述n型半导体层在所述阴极区和所述阳极区都有导体联结而形成两种形式的肖特基二极管各自的两个电极，其中在最低电位处的顶部的导体是金属，此金属是肖特基二极管的阳极，它与所述n型半导体层形成肖特基结；
所述肖特基结是指当所述金属对其接触的n型半导体为正电压而有电流从金属流向n型半导体时，n型半导体中的电流主要由电子电流形成；
所述紧贴于衬底的第二种导电类型的半导体层与该表面耐压区的最大电压区域有直接联接，其它各个第二种导电类型的半导体层在接近于最大电压的区域与该区域联接，或在叉指条的指端与该区域联接；
每个第一种导电类型的半导体层在接近于该表面耐压区的最小电压区域直接与该区域联接，或在叉指条的指端与该区域联接；
所述表面耐压区的总厚度应小于同衬底的单边突变结在接近其击穿电压时的耗尽层厚度；
在每一表面耐压区的紧贴于衬底的第二种导电类型的半导体层是第一层，第一层中单位面积内有效的第二种导电类型的电离杂质数，即该层的杂质密度，能够随距离变化，但不超过2D0，其中D0是同衬底所做单边突变平行平面结在最大反偏压下重掺区一侧的耗尽区内的第二种导电类型的杂质密度；对第二表面耐压区而言，第一层杂质密度不能小于D0；
每一表面耐压区中每层在靠近最大电压区处其电离杂质密度不超过2D0，在靠近最小电压区处其电离杂质密度不超过1.8D0；
表面耐压区中总的有效杂质密度，即所有第二种导电类型的半导体层的有效杂质密度之和减所有第一种导电类型的半导体层的有效杂质密度之和所得之值，随离开该表面耐压区的最大电压处的表面距离的增加而从D0逐渐或阶梯式地减小，到该表面耐压区的最小电压处接近于零；
所述杂质密度是指在一个远小于同衬底所做单边突变平行平面结在最大反偏压下其衬底的耗尽区厚度的尺度的表面范围内、其电离杂质总量被面积除所得之值；
每个表面耐压区当其最大电压区的电压和最小电压区的电压相接近时，除第二表面耐压区的紧贴于衬底的第二种导电类型的半导体层外，其它各层只有对应于内建电势的微小部分耗尽，其余大部分区域均为未耗尽的中性区。
2.根据权利要求1所述的半导体横向器件，其特征在于，紧贴于衬底的第二种导电类型的半导体层与衬底之间还有绝缘层相隔开，及/或每个表面耐压区的各层之间有的绝缘层相隔开。
3.根据权利要求1所述的半导体横向器件，其特征在于，包括至少一个第一种形式的横向肖特基二极管和至少一个第二种形成的横向肖特基二极管，所述第一表面耐压区和所述第二耐压区之间还有绝缘层相隔开。
4.根据权利要求1或2所述的半导体横向器件，其特征在于，包括至少一个第一种形式的横向肖特基二极管和至少一个第二种形成的横向肖特基二极管；从所述第一种形式的横向肖特基二极管的可浮动的第二种导电类型的半导体区到所述第二种形式的横向肖特基二极管的相对于电压可浮动的区的电位接近的第一种导电类型的半导体区之间有一个距离，所述距离远小于同衬底所做单边突变平行平面结在最大反偏压下其衬底的耗尽区厚度；所述距离内是载流子的隔离区。
5.根据权利要求1所述半导体横向器件，其特征在于，包括多个所述横向肖特基二极管的串联，其中一个表面耐压区至少分成二段，相邻的两段之间有隔离区隔开；
每段加反偏电压时为最高电位之处的顶部构成肖特基二极管的阴极区，为最低电位之处的顶部构成该肖特基二极管的阳极区，所述n型半导体层在所述阴极区和所述阳极区都有导体联结而形成该段肖特基二极管的两个电极，其中在最低电位处的顶部的导体是金属，此金属是该段肖特基二极管的阳极，它与所述n型半导体形成肖特基结；其中在最高电位处的顶部的导体是该段肖特基二极管的阴极；
表面耐压区内各段肖特基二极管按其未分段时的次序进行串联。
6.根据权利要求4或5所述的半导体横向器件，其特征在于，从加反偏电压时电压为大的表面耐压区或电压为大的一段到加反偏电压时电压为小的表面耐压区或电压为小的一段的隔离区是由一个第二种导电类型的半导体区开始、再经过一个与衬底相联的第一种导电类型的半导体区所形成；
所述的隔离区中的与衬底相联的第一种导电类型的半导体区的顶部上面还可以覆盖一个厚的绝缘层；在加反偏电压时电压为大的表面耐压区或电压为大的一段的紧接隔离区的第二种导电类型的半导体区的顶部上面可以覆盖一个薄的绝缘层；所述的两个绝缘层上覆盖有导体，该导体与加反偏电压时电压为小的表面耐压区或电压为小的一段的电压最大处的第二种导电类型的半导体区的顶部直接联结。
7.根据权利要求1或2所述的半导体横向器件，其中与n型半导体层形成肖特基接触的金属的边缘部分同与n型半导体层相邻的p型半导体层相联。
8.根据权利要求1或2所述的半导体横向器件，其特征在于，所述横向肖特基二极管与横向n-MOS并联，其中在最低电位处的n型半导体的顶部只有一些部分导体是金属而形成肖特基结；所述n型半导体的顶部另一些部分的顶部覆盖了一个薄的绝缘层，此绝缘层还有覆盖到临近的p型半导体区及其所包围的n型半导体区，此绝缘层构成了一个n-MOS的栅绝缘层，此栅绝缘层之上覆盖了导体作为n-MOS的栅电极；所述n-MOS的源电极是覆盖在所述临近的p型半导体区及所述的p型半导体区所包围的n型半导体区的无绝缘层覆盖的区域上并与形成肖特基结的金属同电位；所述n-MOS的漏电极就是肖特基二极管的阴极。
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