CN1115909A - 一种提供高压器件高耐压的表面区结构 - Google Patents

一种提供高压器件高耐压的表面区结构 Download PDF

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Abstract

一种包含P-(或n-)的衬底及其在表面的n+(或p+)区构成的高压器件中，提供高耐压的表面区结构，其特点是在n+(或p+)区周围的表面为一种半导体薄层。此薄层的平均有效施主(或有效受主)密度随着离开n+(或p+)区边缘的距离增加而减小，形成n(或p)型耐压区。这种表面耐压区可使n+-p-(或p+-n-)结的击穿电压达到用同样衬底所做成的平行平面单边突变结的击穿电压的90％以上。利用本发明可制作耐压很高的纵向器件和耐压高、反应速度快、导通电压低和电流密度大的横向高压器件。

Description

一种提供高压器件高耐压的表面区结构
本发明涉及半导体高压器件及功率器件技术。
众所周知，平面(Planar)n+—p(或p+—n)结的击穿电压，常受限于表面击穿。这里利用图1所示的n+—p结剖面图，对此现象作一简单解释。
图中1为p-(或n-)衬底，2为n+(或p+)区，当n+—p(或p+—n)结，加上反向偏压后，沿中间区只有纵向电场，其值在n+—p(或p+—n)冶金结面最高。沿p(或n)区表面有一横向电场，其沿表面的积分须等于反向偏压。由于曲率效应，在n+(或p+)区表面附近的电场分布很不均匀，在n+(或p+)区附近有特别高的电场，使碰撞电离易于发生，击穿电压下降。
为了提高表面击穿电压，已有不少的有关技术可以利用。如文献B.J.Baliga.IEEProc，Vol129.PtI.No.5 pp173—179(1982)中已提出，其中有可能使击穿电压达到同衬底的平行平面突变结90％的，只有结终端扩展(JTE)、可变表面掺杂(VLD)及电阻场板(RFP)。而结终端扩展不可能在最短的表面距离内达到最大的击穿电压；可变表面掺杂需采用结较深的扩散，其制造方法与现代亚微米工艺不兼容；电阻场板则更需要增加复杂的电阻膜制作。即使采用这三种技术也不可能使表面耐压区，同时成为横向器件中导通电阻较小的漂移区。
横向器件中为提高击穿电压和降低导通电阻，有偏置栅(offsef—gate)及RESURF技术(见文献S.Ochi，et.al，IEEE TransElecfron Devices  Vol.ED-27 p399(1980)；E.J.Wildi，et.al.，IEDM Digest p268(1982))。但这两种技术一般都需要专门的离子注入工艺，才能达到较好的效果，而且即使那样，也并不能达到提供在同样击穿电压下，比本发明具有更低的导通电阻(对MOS器件)及基极电阻(对双极型器件)。
本发明的目的在于提出在一定电阻率的半导体衬底材料上，实现最高击穿电压的方法——提供高耐压的表面区的新结构其及制作方法，而且在方法上有许多灵活性，便于和现代亚微米工艺兼容，甚至于此种灵活性使得许多高压器件，在工艺上与BiCMOS工艺及CMOS工艺兼容，使得高压集成电路与功率集成电路以更低的成本和更高的性能实现。
为了实现以上的目的，本发明的具体方案是：在包含一个p-(或n-)型衬底1区和其在表面的n+(或p+)2区构成的高压器件中，提高器件耐压的表面区结构(或耐压区)，是在n+(或p+)2区周围的表面引入了一种半导体薄层，此薄层的平均有效施主(或有效受主)密度，在表面随着离开n+(或p+)2区边缘的距离增加而减小，形成n(或p)型耐压区。即在图1所示的重掺杂n+(或p+)2区周围，制作平均导电类型与2区相同的耐压区，n(或p)3区、n(或p)4区、n(或p)5区(或更多的区)，其平均表面掺杂密度依3区、4区、5区的次序递减，见图2所示。这里平均导电类型及平均表面掺杂密度，是指一种在空间距离上远小于由p-(或n-)衬底构成的平行平面单边突变结，即n+—p(或p+—n)结，在给定反偏压下的耗尽层厚度范围内，该区的有效表面掺杂密度的平均值。在外加反偏压下，这些区域成为耗尽区，从而使沿表面的电场随着离开2区的距离增加而逐渐增加，表面与1区的中性区的电位差则逐渐减小。后一效果使沿1区与2区、3区、4区、5区的冶金结界面的垂直于表面的电场逐渐减弱，其结果是沿该界面的总电场随距离变化很微弱，从而使峰值电场并不比用同样衬底形成的平行平面结的最大电场超出许多，其结果使击穿电压可以达到由同样衬底1区构成的平行平面突变结击穿电压的90％以上。
本发明还提供了制作新的表面耐压区(即3区、4区、5区或更多区)的几种方法，它们是：
1)纯粹用不同施主(或受主)密度掺杂于表面耐压区，施主(或受主)密度随离开重掺杂2区的距离的增加逐渐或阶梯性减小；
2)用均匀施主(或受主)密度掺杂于耐压区，再用逐渐增加或阶梯性增加的受主(或施主)密度掺杂于耐压区的表面，形成一种电离杂质补偿。这种补偿甚至可能是在耐压区的某一地点，上层为p(或n)型，下层为n(或p)型。其对电场分布的效果和通常的杂质补偿并不相差很多；
3)用均匀施主(或受主)密度掺杂于耐压区，再用均匀受主(或施主)密度掺杂于该区分布于表面的许多局部小区。相邻小区之间的间隔远小于衬底1区在击穿电压下的最大耗尽层厚度。在现代亚微米技术中，此种小区间隔可以做到小于3微米。耐压区的厚度可小于1微米，而最大耗尽层厚度一般可能在20微米以上，因此上述方法易于实现。
参照附图3—附图10通过实施例进一步说明本发明。
附图说明：
图1为一般平面二极管的示意剖面图
图2为本发明的表面耐压区的示意剖面图
其中3区、4区、5区的平均有效掺杂密度依次降低。
图3为采用本发明的耐压区制作的高压二极管的示意剖面图
图4为采用本发明的耐压区制作的第二种高压二极管的示意剖面图
图5为采用本发明的耐压区制作的高压二极管的示意俯视图
图6为采用本发明的耐压区制作的一种高端控制的高压晶体管的示意剖面图
图7为采用本发明的耐压区制作的一种低端控制的高压横向MOST的示意剖面图
图8为采用本发明的耐压区制作的一种更适合于BiCMOS工艺的低端控制的高压横向MOST的示意俯视图
图9为采用本发明的耐压区制作的一种低端控制的高压横向MOST的示意俯视图
图10为采用本发明的耐压区制作的一种低端控制的横向IGBT示意剖面图
图1—图10中的标号及导电掺杂类别如下：
1—p-(或n-)衬底，即1区；
2—n+(或p+)重掺杂区，即2区；
3、4、5—n(或p)区，即3区、4区、5区；
6、7—p(或n)区，即6区、7区；
8—p(或n)区，即8区；
9—p+(或n+)重掺杂区作为阴极(或阳极)，即9区；
10—p+(或n+)重掺杂区，即10区；
11—n+(或p+)重掺杂区，即11区；
12—p+(或n+)埋层区，即12区；
13—p(或n)区，即13区。
实施例1，制作高压二极管。
图3所示为一种高压二极管，它由含有p-(或n-)衬底1区、表面n+(或p+)2区、在n+(或p+)2区周围制作平均导电类型与2区相同的n(或p)3区、n(或p)4区、n(或p)5区、p(或n)8区、p+(或n+)9区构成，其中3区的掺杂密度等于同样衬底的平行平面单边突变结的重掺杂区的耗尽区的电离杂质密度为最佳情况时，其平均表面掺杂密度依3区、4区、5区的次序递减。(2)区为电极A(K)、(9)区为电极K(A)。
图4所示为均匀掺杂的n(或p)3区，但在图3的n(或p)4区、n(或p)5区处的顶部，分别制作有导电类型相反的p(或n)6区、p(或n)7区，使得平均有效掺杂密度与图3的4区、5区相同，制作有p(或n)(8)区，p+(或n+)(9)区，(2)区为电极A(K)、(9)区为电极K(A)。
图5所示为另一种高压二极管的俯视图。在耐压区中，从离开2区一定距离开始，有与n(或p)3区导电类型相反的p(或n)7区在上部，而且7区所占的面积百分比随离开2区的距离逐渐增加，最后为100％，2区为电极A(K)、9区为电极K(A)。
图3、图4、图5中的8区为p(或n)区，是与p-(或n-)1区导电类型相同，但掺杂较重，9区与8区的导电类型一致，但掺杂更重，为p+(或n+)区，用来制造欧姆接触，使电极K(或A)与衬底相联。图中重掺杂区n+(或p+)2区用来制作电极A(或K)的欧姆接触，2区下面可以有，也可以没有3区，它对耐压并无影响。
实施例2制作高端控制的高压晶体管。
图6所示为p-(或n-)衬底1区联到表面作为集电极的高压晶体管，它由p-(或n-)1区、n+(或p+)2区、n(或p)3区、p(或n)6区、p(或n)7区、p(或n)8区、p+(或n+)9区、p+(或n+)10区构成，其中10区的导电类型与1区一致，而为掺杂很重的p+(或n+)区作为发射区，它位于3区中央的顶部，在3区的中央两侧有2区作为基极。
集电结的耐压区和图4表示的二极管一样，用同样的原理，集电结的耐压区也可以做成图3和图5那样。
实施例3，制作低端控制的高压横向MOST。
图7所示为一种低端控制的横向MOST，它的耐压区和图4相同，为了使MOST的有源区的源与漏与n(或p)3区为同类型导电：故这里在p(或n)8区顶部除有p+(或n+)9区作为衬底的欧姆接触外，还有与n(或p)3区导电类型相同而掺杂很重的n+(或p+)11区(源区)，以及无相反导电类型区覆盖的一个在7区与8区之间的小区，其上隔开一个氧化层为栅电极G。此小区的电离杂质对电场分布并无重要影响，因为它很短，且电离杂质的电力线多数由其感应的埋层区p+(或n+)12区的电荷所终止，而且它离开电场最大的中央区很远，该埋层区一般在BiCMOS工艺中均存在。
图8所示的结构为更加适应于BiMOS工艺的横向MOST。其耐压区的主要部分为均匀掺杂的n(或p)3区及三段处于顶部的异型掺杂p(或n)6区、7区、13区构成。在Bi CMOS中，1区掺杂浓度为1×1015(厘米-3)数量的p-型衬底，3区为厚度约1微米的外延层，再经过约为3×1012(厘米-2)的磷离子注入，原用来作n-阱，6区可用该工艺中阈值电压调整用的硼离子注入形，剂量为0.8×1012(厘米-2)数量级，这使得6区下面的平均施主密度为2×1012(厘米-2)，符合图2的3区要求。13区可用该工艺中的p-阱硼离子注入，剂量为2×1012(厘米-2)左右，这使得该处的平均施主密度为1×1012(厘米-2)左右，如果不存在7区，则6区与13区之间由于电荷密度变化过于剧烈，可能形成局部强电场，造成输出特性的饱和区部分电流有随电压增加较快的不平坦区。7区的硼离子注入平均密度应在6区和13区之间。
图9是采用本发明制作的一种低端控制的高压横向MOST俯视图，其耐压区中含有处于3区上部的6区及13区。6区及13区与3区导电类型相反，且其平均占有面积随距离变化，从纯粹为6区过渡到纯粹为13区。其中2区为n+漏区、3区为n区，6区、13区为p区，11区为重掺杂n+源区。
实施例4制作低端控制的高压横向IGBT。
图10所示为一种低端控制的高压横向IFBT的剖面图，它的耐压区与图8的耐压区一样，只是将图8中的2区n+(或p+)改为10区p+(或n+)作为阳极(或阴极)，11区为重掺杂n+(或p+)作为阴极(或阳极)。
由上述实施例可见，图3、图4、图6、图7中，表面耐压区都只有三段不同的有效杂质密度，如段数增加，则击穿电压增加，如段数减少，则击穿电压降低。如只有一段，则相当于通常的RESURF。
发明者对0.8微米的BiCMOS工艺作过计算，发现采用三段不同掺杂区，即可达到由衬底构成的平行平面单边突变结击电压的90％以上，而且由此构成的高压横向MOST具有低导通电阻，高反应速度，大电流密度的优点，其优值：达到一般横向MOST的250倍。
发明者还对横向器件的叉指(interdigifata)图形在指端(E-ndof fingers)的击穿电压，利用园柱坐标作了研究。发现只要耐压区的各子区的长度作相对变化，在耐压区总长不变的情况下，该处仍可达到上述的耐压值，但指端不宜作为器件的有源区，因此在该处应将7区与8区相联，使其不成为有源区。
本发明中所利用的表面耐压区，采用相反导电类型的小区处于不同空间位置而得到的平均有效电荷补偿，不仅在工艺上具有许多灵活性，而且在导通时各区并不全电离，即这种补偿的程度大为降低，使得导通电阻很小，这是本发明的一大特点。利用本发明制作纵向导电器件，则有耐压高，同样电流密度下面积小的优点。制作横向器件，具有耐压高、导通电阻低、反应速度快和电流密度大等优点。在现代CMOS及BiCMOS工艺中，只需要改变掩膜图形，而不增加或仅增加一次离子注入即可制成高压集成电路或功率集成电路，从而使该两种电路成本下降，而且性能提高。

Claims (12)

1、一种提供高压器件高耐压的表面区结构，它包含有p-(或n-)的衬底(1)区和表面的n+(或p+)(2)区，其特征是在n+(或p+)(2)区的周围表面引入了一种半导体薄层，此薄层可分成2个以上的小区，薄层的平均有效施主(或受主)密度，在表面随着离开n+(或p+)(2)区的距离增加而减小，形成n型(或p型)耐压区。
2、根据权项1所述的提供的高压器件高耐压的表面区结构，其特征是：
(1)在n+(或p+)(2)区的周围表面引入的一种半导体薄层，是纯粹用不同施主(或受主)密度掺杂于表面耐压区，施主(或受主)密度随着离开重掺杂n+(或p+)(2)区的距离增加逐渐或阶梯性减小；
(2)在n+(或p+)(2)区的周围表面引入的一种半导体薄层，是用均匀施主(或受主)密度掺杂于耐压区，再用逐渐减少、或阶梯性减少的受主(或施主)密度掺杂于耐压区的表面，形成一种电离杂质补偿，这种补偿可以是在耐压区的某一地点，上层为p(或n)型，下层为n(或p)型；
(3)在n+(或p+)(2)区的周围表面引入的一种半导体薄层，是用均匀施主(或受主)密度掺杂于耐压区，再用均匀施主(或受主)密度掺杂于该区分布于表面的许多局部小区，相邻小区之间的间隔远小于衬底(1)区在击穿电压下的最大耗尽层厚度。
3、根据权项2所述的提供的高压器件高耐压的表面区结构，其特征是在亚微米技术中，分布于表面的局部小区间隔小于3微米，耐压区的厚度小于1微米，最大耗尽层厚度一般为20微米以上。
4、根据权项1所述的提供的高压器件高耐压的表面区结构，其特征是在n+(或p+)(2)区周围引入的一种半导体薄层的平均有效施主(或受主)密度，是一种在空间距离上远小于p-(或n-)型衬底在给定n+—p-(或p+—n-)结反向电压下的耗尽层深度的范围内，该薄层的有效施主(或受主)密度的平均值。
5、根据权项2所述的提供的高压器件高耐压的表面区结构，其特征是在n+(或p+)(2)区周围制作平均导电类型与(2)区相同的n(或p)(3)区、n(或p)(4)区、n(或p)(5)区、p(或n)(8)区、p+(或n+)(9)区，其中(3)区的掺杂密度等于同样衬底的平行平面单边突变结的重掺杂区的耗尽区的电离杂质密度为最佳情况，其平均表面掺杂密度依(3)区、(4)区、(5)区的次序递减，(2)区为电极A(K)，(9)区为电极K(A)，构成高压二极管。
6、根据权项2所述的提供的高压器件高耐压的表面区结构，其特征是在n+(或p+)(2)区周围制作平均导电类型与(2)区相同的n(或p)(3)区，该区为均匀掺杂，并将在权项5中所制作的n(或p)(4)区，n(或p)(5)区处的顶部，分别制作有导电类型相反的p(或n)(6)区、p(或n)(7)区，在形成电离补偿后其平均有效掺杂密度与(4)区和(5)区相同，制作有p(或n)(8)区、p+(或n+)(9)区，(2)区为电极A(K)，(9)区为电极K(A)构成高压二极管。
7、根据权项2所述的提供的高压器件高耐压的表面区结构，其特征是在n+(或p+)(2)区的周围，离开一定距离有与n(或p)(3)区导电类型相反的p(或n)(7)区在上部，而且(7)区所占的面积百分比随着离开(2)区的距离逐渐增加，最后为100％，(2)区接电极A(K)、(9)区接电极K(A)构成高压二极管。
8、根据权项2所述的提供的高压器件高耐压的表面区结构，其特征是在n+(或p+)(2)区周围制作平均导电类型与(2)区相同的n(或p)(3)区，在(3)区的上部制作p(或n)(6)区、p(或n)(7)区，在(3)区的顶部制作p+(或n+)(10)区作为发射区，在(3)区中央两侧的(2)区作为基极，在衬底(1)上制作p(或n)(8)区、p+(或n+)(9)区，(10)区接E，(2)区接B，衬底(1)区联到表面C，构成高端控制的高压晶体管。
9、根据权项2所述的提供的高压器件高耐压的表面区结构，其特征是在n+(或p+)(2)区周围有均匀面密度掺杂的施主n(或受主p)(3)区，在该耐压区中分列的小区为均匀面密度掺杂的受主(或施主)的p(或n)(6)区、p(或n)(7)区，在衬底(1)上有p(或n)(8)区，埋层区p+(或n+)(12)区、在(8)区顶部除有p+(或n+)(9)区作为衬底的欧姆接触外，还有与n(或p)(3)区导电类型相同而掺杂很重的n+(或p+)(11)区及无相反导电型区覆盖的一个在(7)区与(8)区之间的小区，其上隔开一个氧化层为栅电极G，(2)区接D，(9)区与(11)区接S，构成低端控制的高压横向MOST。
10、根据权项2所述的提供的高压器件高耐压的表面区结构，其特征是采用BiCMOS工艺(1)区掺杂浓度为1×1015(厘米-3)数量级的p-型衬底，在(2)区周围的(3)区厚度约1微米的外延层，再经过约3×1012(厘米-2)的磷离子注入，原用来作n-阱，(6)区用阈值电压调整用的硼离子注入形成，剂量为0.8×1012(厘米-2)，以使得(6)区下面的平均施主密度为2×1012(厘米-2)，以符合(3)区要求，(13)区用p-阱硼离子注入，剂量为2×1012(厘米-2)上下，这使得该处的平均施主浓度为1×1012(厘米-2)左右，(7)区的硼离子注入平均密度在(6)区和(13)区之间，并有(8)区、(9)区、(11)区、(12)区，(2)区接D、(9)区与(11)区接S、(13)区与(8)区之间的小区其上隔一个氧化层为栅电极G，构成低端控制的高压横向MOST。
11、根据权项2所述的提供的高压器件高耐压的表面区结构，其特征是在n+(2)区的周围有n(3)区，在(3)区的上部有p(6)区及p(13)区，(6)区和(13)区与(3)区导电类型相反，且其平均占有面积随距离变化，从纯粹为(6)区过渡到纯粹为(13)区，(11)区为n+源区，位于S与G之间，构成低端控制的高压横向MOST。
12、根据权项2所述的提供的高压器件高耐压的表面区结构，其特征是在n+(或p+)(2)周围有均匀在面密度掺杂的施主n(或p)(3)区，在耐压区中分列的小区为均匀面密度掺杂的受主(或施主)p(或n)(6)区、p(或n)(7)区、p(或n)(13)区，p(或n)(8)区、p+(或n+)(9)区、n+(或p+)(11)区、p+(或n+)(12)区，在(3)区中央顶部p+(或n+)(10)区接电极A(K)，(9)区与(11)区接电极K(A)，(8)区与(13)区之间的小区其上隔一个氧化层为栅电极G，构成低端控制的高压横向IGBT。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1039548A2 (de) * 1996-02-05 2000-09-27 Siemens Aktiengesellschaft Durch Feldeffekt steuerbares Halbleiterbauelement
CN101510549B (zh) * 2009-03-31 2010-12-01 电子科技大学 一种半导体横向器件
CN102969351A (zh) * 2012-12-07 2013-03-13 株洲南车时代电气股份有限公司 一种平面栅型igbt芯片
CN107256890A (zh) * 2017-06-19 2017-10-17 西安理工大学 一种逆导型绝缘栅双极型晶体管及其制备方法

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