CN1711643A - 半导体器件及其制造方法 - Google Patents

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Abstract

一种半导体器件例如MOSFET或IGBT包括在漏极漂移区(14)中与其沟道容纳区(15)并置并借助漂移区的中间部分与漏极接触区(14a)分开的局部化区域(30、36、50)。该区域包括第一和第二导电类型的交替条纹(31、32)，这些条纹沿着沟道容纳区(15)横向延伸。在沟槽栅极器件中，这些条纹在垂直于沟槽壁的方向上伸长。在平面栅极器件中，这些条纹在沟道容纳区(15)的外围周围在垂直于栅极的方向延伸，并留下栅极附近的区域。选择这些条纹(31、32)的尺寸和掺杂水平，使得在耗尽时区域(30、36、50)提供电压维持空间电荷区。本发明能减小漏极漂移区(14)中的横向电流扩散电阻，同时不使器件的击穿性能明显下降。

Description

半导体器件及其制造方法
技术领域
本发明涉及一种功率半导体晶体管器件及制造这种器件的方法。特别是，本发明涉及减小这些器件的切换能量损失和导通电阻。
背景技术
理想地，功率器件能在其“截止状态”和“导通状态”之间(或反之)没有功率损耗地进行切换。但是，在理想功率器件中也发生实际切换功率损失，因此总是希望设计这些器件，以使这些损失最小，特别对于需要高频切换的应用。
功率半导体晶体管器件的切换损失的重要因素是栅-漏电容或Cgd。通过增加器件的相邻单元的栅极之间的间距可以减小该电容Cgd，但是这存在使器件的导通电阻增加的缺陷。这是因为器件每单位面积上的沟道宽度减小了，而且对在漏极漂移区中横向扩散的电流的导通电阻的贡献大大增加。
US-A-5688725介绍了通过在器件的漏极漂移区中包括增加掺杂浓度的层来减少垂直沟槽-栅极MOSFET的导通电阻。通过提供较低电阻路径，在电流从MOSFET的沟道出现时适于传播该电流。然而，包含这种较高掺杂层将趋于消弱器件的击穿性能。
发明内容
本发明的目的是提供一种具有改进的工作特性的功率半导体晶体管器件结构及其制造方法。
本发明提供一种半导体器件，包括：半导体本体，该半导体本体包括第一导电类型的源区和漏区并在其间具有相反的第二导电类型的沟道容纳区，漏区包括漏极漂移区和漏极接触区，并且漏极漂移区位于沟道容纳区和漏极接触区之间，漏极漂移区的掺杂程度小于漏极接触区的掺杂程度；通过栅极绝缘层与沟道容纳区分开的绝缘栅极；以及在漏极漂移区中与沟道容纳区并置的局部化区域，该局部化区域包括第一导电类型和相反的第二导电类型的交替条纹，这些条纹沿着沟道容纳区横向延伸并离开栅极，这些条纹的尺寸使得在耗尽时局部化区域提供电压维持空间电荷区。
包含靠近沟道容纳区的这种局部化区域提供了低电阻路径，从而在器件导通时促进电流散布。此外，条纹的平均掺杂将控制局部化区域的击穿电压。这样，由于存在第二导电类型的条纹，因此第一导电类型条纹相对于漏极漂移区可以提供低电阻路径同时不使器件的击穿电压同等地下降。
本领域技术人员应该理解，局部化区域中的电压维持空间电荷区来源于置入的第一和第二导电类型区的电荷载流子耗尽。置入的第一和第二导电类型区的中间尺寸(宽度或厚度)必须足够小(相对于它们的掺杂浓度)以便允许穿过其中间尺寸耗尽该区域而不使电场到达临界场强，其中在该临界场强时将在半导体中发生雪崩击穿。这是著名的RESURF原理的延伸。这样，可耗尽的多区材料可以被认为是“多RESURF”材料。在由一种导电类型的第一区和置入的相反导电类型的第二区形成的电压维持区中，第一和第二取的掺杂剂浓度和尺寸使得(当在工作的高电压模式中耗尽时)第一和第二区中的每单位面积的空间电荷至少平衡到使由空间电荷产生的电场小于在电压维持区中产生雪崩击穿的临界场强的程度。
美国专利说明书US-A-4754310(我们的参考文献：PHB32740)公开了一种具有可耗尽多区(多RESURF)半导体材料的半导体器件，所述半导体材料包括交替的p型和n型区，当耗尽时这些区一起提供电压维持空间电荷区。使用这种材料用于空间电荷区可以在具有给定击穿电压的器件中实现较低导通电阻并对高电压MOSFET器件、两种横向器件和垂直器件特别有利。US-A-4754310的全部内容在这里引作参考。
在优选实施例中，局部化区域的平均掺杂水平基本上与漏极漂移区的相邻部分相同。在这种情况下，局部化区域的存在对器件的击穿性能的影响可以忽略，同时仍然减小了其导通电阻。
局部化区域可以与沟道容纳区隔开。在其它实施例中，局部化区域与沟道容纳区邻接，因而从沟道容纳区出现导通电流，并立即进入局部化区域。
在有些实施例中，局部化区域与栅极绝缘层隔开。这可以用于减少由于局部化区域中的增加的掺杂剂浓度而在栅极沟槽的角部附近发生击穿的可能性。
本发明还提供一种制造半导体器件的方法，该半导体器件包括：半导体本体，该半导体本体包括第一导电类型的源区和漏区并在其间具有沟道容纳区，漏区包括漏极漂移区和漏极接触区，并且漏极漂移区位于沟道容纳区和漏极接触区之间，漏极漂移区的掺杂程度小于漏极接触区的掺杂程度；以及通过栅极绝缘层与沟道容纳区分开的绝缘栅极；该方法包括以下步骤：
在漏极漂移区中形成与沟道容纳区并置的局部化区域，该局部化区域包括第一导电类型和相反的第二导电类型的交替条纹，这些条纹沿着沟道容纳区横向延伸并离开栅极。
附图说明
下面参照附图通过举例介绍本发明的实施例。
图1是根据本发明第一实施例的沟槽栅极半导体器件的晶体管单元区域的剖面图；
图2和3是通过实施本发明的方法的一个例子，表示在图1的器件的制造中在连续阶段的半导体本体的剖面图；
图4是根据本发明第二实施例的沟槽栅极半导体器件的晶体管单元区域的剖面图；和
图5是根据本发明第三实施例的平面栅极DMOS半导体器件的晶体管单元区域的剖面图。
应该注意到附图只是示意性的而并不是按比例绘制的。为了清楚和便于图示，这些图的部件的相对尺寸和比例在尺寸上被放大或缩小示出。相同参考标记一般用于表示修改例和不同实施例中的相应或相同特征。
具体实施方式
图1以具有沟槽栅极11的功率半导体器件形式示出了本发明的典型实施例。在这个器件的晶体管单元区域中，第一导电类型(在本例中为n型)的源和漏极漂移区13和14被相反的第二导电类型(即在本例中为p型)的沟道容纳体区15分开。栅极11位于沟槽20中，其穿过区域13和15延伸，并到达漏极漂移区14中。栅极通过栅极绝缘层17与半导体本体分开。
在器件导通状态下给栅极11施加电压信号按照已知的方式作用，用于在区域15中感应导电沟道12，和用于控制电流在源和漏极漂移区13和14之间的这个导电沟道12中流动。
源区13通过源电极(为了清楚起见在图中未示出)在器件半导体本体10的顶部主表面10a上接触。通过举例，图1示出了垂直器件结构，其中区域14可以由较高掺杂的衬底漏极接触区14a上的较高电阻率(较低掺杂)的外延层形成。这个漏极接触区14a可以是与区域14相同的导电类型(本例中为n型)，以便提供垂直MOSFET，或者它可以是相反导电类型(本例中为p型)以便提供垂直IGBT。漏极接触区14a通过电极24在器件本体的底部主表面10b上接触，4在MOSFET的情况下被称为漏电极，在IGBT的情况下被称为阳极电极。
局部化区域30提供在漏极漂移区14中，并在沟道容纳区15下方的薄层中横向延伸。区域30与沟道容纳区并置。在所示实施例中，局部化区域的上边缘30a与沟道容纳区15邻接。通常，其上边缘和下边缘30a和30b之间的局部化区域的深度d可以是1μm数量级。示出的局部化区域的下边缘或边界30b在沟槽20的底部上方，但是在其它实施例中也可以在沟槽的底部下方。局部化区域的边界发生在掺杂剂浓度停止下降(即，保持相同或增加)的位置上。
局部化区域30包括分别为n和p导电类型的交替条纹31、32。这些条纹沿着沟道容纳区15延伸并离开栅极11。在图1的实施例中，这些条纹在基本上垂直于沟槽20的横向方向上伸长。在这种情况下，它们基本上是直的且平行的。
选择条纹31、32的各个尺寸和掺杂水平，从而在耗尽时局部化区域提供电压维持空间电荷区。局部化区域中的平均掺杂水平优选预先确定为与紧挨在局部化区域下方的漏极漂移区14的平均掺杂水平基本上相同。通常，在具有如图1所示结构的沟槽栅极MOSFET中，这些条纹的宽度w可以是相等的，其为0.5μm的数量级。条纹的掺杂剂浓度越大，由n型条纹提供的电流路径的电阻越低。应该认识到，掺杂剂浓度越高，条纹必须越窄，以便保证在耗尽时局部化区域中的电场小于发生击穿时的临界场强。
尽管图1中示出了条纹31、32的宽度是相同的，应该理解到，通过改变每个导电类型的条纹的各个宽度和掺杂水平，也可以实现相同的平均掺杂水平。
图中未示出蜂窝状布局几何形状的平面图，因为本发明可适用于已知单元几何形状的范围。这样，例如如图1所示，单元可具有伸长条纹的几何形状。在其它实施例中，它们可以具有正方形几何形状，或者它们可以具有密集的六边形几何形状。在每种情况下，沟槽20(以其栅极11)围绕每个单元的边界延伸。在使用平行条纹以外的栅极几何形状时，局部化区域的条纹可以是锥形的，而不是恒定宽度的。例如，在正方形或六边形几何形状中，局部化区域的条纹宽度可以朝向由栅极限定的封闭单元的中心减小。
图1只示出了几个单元，但是通常该器件包括源电极(未示出)和漏电极24之间的上百个这些平行的单元。可以通过各种已知外围终止方案(也未示出)将器件的有源蜂窝区域限制在本体10的外围周围。这些方案通常包括，在晶体管单元制造步骤之前，在本体表面10a的外围区域上形成厚场氧化物层。此外，各种已知电路(如栅极控制电路)可以在有源蜂窝区域和外围终止方案之间的本体10的区域中与器件集成在一起。通常，它们的电路元件可以使用与用于晶体管单元相同的掩模和掺杂步骤的某些步骤，在这个电路区中以其自己的布局来制造。
下面参照图2和3介绍根据本发明实施例的图1所示晶体管单元的制造中的步骤。
贯穿将成为最终器件的有源区的区域，将例如磷的N型掺杂剂注入到半导体本体10中。在400keV量级的高能量下进行注入，从而在预定深度提供预定宽度的如图2所示的n型层33。
进行短氧化处理。然后在半导体本体10的顶部主表面10a上限定条形掩模35。该掩模可以使用光刻和刻蚀利用标准方式来构图，并且可以例如由二氧化硅形成。掩模条纹设置成基本上垂直于最终器件的条形沟槽20的方向延伸。
然后通过由掩模35限定的窗口35a，将p型掺杂剂例如硼注入到半导体本体10中。这个注入也是在大约200keV的高能量下进行的，过掺杂n型层33，从而形成其间具有n型条纹31的p型条纹32。
在具有例如100V的击穿电压的沟槽栅极MOSFET中，漂移区掺杂剂浓度为大约2×1015原子/cm3，并且n型层33可具有大约8×1015原子/cm3的掺杂剂浓度，这是通过p型掺杂剂在大约1×1016原子/cm3的浓度下进行的过掺杂。
或者，应该认识到，可以最初注入p型掺杂剂而形成层33，以便通过随后通过n型注入过掺杂，形成交替的n和p型条纹的层，如图3所示。在这种情况下，借助上述例子给出的n和p型掺杂剂浓度可以互换。此外，尽管前面参照硼和磷掺杂剂进行了说明，但是很容易理解它们可以用其它p和n型掺杂剂代替。
在形成条纹31和32之后，然后刻蚀掉掩模35。并利用公知方式进行进一步处理，从而形成垂直于条纹31和32的条形沟槽栅极结构、源区和沟道容纳区13和15、以及漏电极24，如图1所示。在这个后续处理期间的热处理将用于激活局部化区域30中的掺杂剂。在所示实施例中，预先确定局部化区域30的深度，使得完全穿过该区域刻蚀沟槽20。
应该理解的是，在本发明的范围内可以实现上述工艺实施例的很多变化和修改。例如，在制造器件的工艺中，局部化区域30的形成可以在之后进行。可以在形成沟槽栅极结构和沟道容纳区15之后进行适当的注入。在器件制造中之后形成局部化区域是有利的，以便使后续处理期间的掺杂剂扩散最小化。
图4表示根据本发明的可一起或单独采用的另外的变型。局部化区域36与沟槽20的侧壁20a横向隔开。局部化区域36的这种结构可以在用于形成该区域而注入n和p型掺杂剂期间，通过使用合适的掩模来实现。图4还表示在相邻沟槽20之间的更深注入的、更高掺杂(p+)的区域40，从而提高了器件坚固性。这种更高掺杂区40可以通过适当掩模的窗口来注入。例如可以在如图3所示的阶段中，在形成局部化区域之后进行这个步骤。
上述特殊例子是n沟道器件，其中区域13和14是n型导电类型，区域15是p型，并且在区域15中通过栅极11感应出电子反型沟道12。通过使用相反导电类型的掺杂剂，通过本发明的方法可以制造p沟道器件。在这种情况下，区域13和14是p型导电类型，区域15是n型导电类型，并且在区域15中通过栅极11感应出空穴反型沟道12。
还可以根据p沟道型的本发明制造器件，其具有p型源区和漏区13和14a，以及p型沟道容纳区15。在每个单元内还可以具有n型深局部化区域。N型多晶硅可以用于栅极11。在工作中，在区域15中通过处于导通状态的栅极11感应空穴沟道12。在截止状态中，通过来自绝缘栅极11和来自深n型区的耗尽层，可以完全耗尽低掺杂p型区15。同样，根据本发明可以制造具有相同结构但是具有相反导电类型和电子沟道的器件。
前面已经参照图1-4示出了垂直分立器件，具有其第二主电极24，该主电极24在本体10的背表面10b处接触区域14a。然而，根据本发明还可以制造集成器件。在这种情况下，区域14a可以是器件衬底和外延低掺杂漏区14之间的掺杂掩埋层。这个掩埋层区14a可以经掺杂的外围接触区而通过电极24在前主表面10a上接触，所述掺杂的外围接触区从表面10a延伸到掩埋层的深度。
本发明的优点还可适用于平面栅极垂直DMOS器件，如图5所示。该器件包括设置在半导体本体10上、并通过绝缘层54与其顶部主表面10a分开的平面栅电极52。栅电极在垂直于附图横截面的平面的方向上伸长。源区56(本例中为n型)在半导体本体10中与顶部主表面10a相邻地限定，并且通过沟道容纳区58(本例中为p型)与漏极漂移区14分开。源电极60设置在顶部主表面10a上，并与源区56和沟道容纳区58接触。这些器件特征还可以用公知方式制造和互用。
根据本发明，局部化区域50包括在图5的器件中。该局部化区域紧邻沟道容纳区58，并从栅极绝缘层54延伸，围绕漏极漂移区14内的沟道容纳区58的外围58a。局部化区域50包括第一和第二导电类型的交替条纹，这些条纹延伸离开并基本上垂直地相对于栅电极52。
在平面栅极垂直DMOS器件中包含这种局部化区域50，可以使相邻沟道容纳区58之间的距离减小，同时不增加器件的导通电阻。局部化区域用于减轻在这个位置上的导通电流的限制。因此可以实现更紧凑的器件结构。此外，相邻沟道容纳区58之间的距离减小将减小Cgd，并因此减小器件的切换功率损失。
通过阅读本公开，其他改变例和修改例对于本领域技术人员来说是很明显的。这种改变和修改将包含本领域已知的等效的和其他的特征，并且可以代替或附加于上述特征而使用。
尽管本申请中已经阐明了权利要求书为这些特征的特殊组合，但是应该理解，本发明的公开的范围还包括很多新特征或这里明确地或暗示地公开的特征的任何新组合或其任何概括，不管是否涉及与目前权利要求书相同的发明以及不管其是否解决了与本发明所解决的相同的任何或所有的技术问题。在关于单独实施例中介绍的特征还可以与单个实施例组合提供。相反，在关于单个实施例中介绍的各种特征也可以单独地或以任何合适子组合的形式提供。这里申请人注意到了在执行本申请或由其得到的任何其它申请期间或新的权利要求阐明了这种特征和/或这些特征的组合。

Claims (10)

1、一种半导体器件，包括：半导体本体(10)，其包括第一导电类型的源区(13)和漏区(14、14a)，并在其间具有沟道容纳区(15)，漏区包括漏极漂移区(14)和漏极接触区(14a)，并且漏极漂移区位于沟道容纳区和漏极接触区之间，漏极漂移区的掺杂程度小于漏极接触区的掺杂程度；通过栅极绝缘层(17)与沟道容纳区(15)分开的绝缘栅极(11)；以及在漏极漂移区(14a)中与沟道容纳区(15)并置的局部化区域(30、36、50)，该局部化区域(30、36、50)包括第一导电类型和相反的第二导电类型的交替条纹(31、32)，这些条纹沿着沟道容纳区(15)横向延伸并离开栅极(11)，这些条纹的尺寸和掺杂水平使得在耗尽时局部化区域提供了电压维持空间电荷区。
2、根据权利要求1的器件，其中局部化区域(30、36、50)与沟道容纳区邻接。
3、根据权利要求1的器件，其中局部化区域(36)与栅极绝缘层横向隔开。
4、根据前述任一权利要求的器件，其中局部化区域(30、36、50)的平均掺杂水平与漏极漂移区(14a)的相邻部分的平均掺杂水平基本上相同。
5、根据前述任一权利要求的器件，其中栅极(11)设置在沟槽(20)中，该沟槽穿过沟道容纳区(15)延伸到漏极漂移区(14a)中。
6、根据权利要求5的器件，还包括多个相邻单元，每个单元包括沟槽(20)中的栅极(11)，其中在相邻沟槽之间提供第二导电类型的深扩散区(40)，深扩散区(40)的掺杂程度大于沟道容纳区(15)的掺杂程度。
7、根据权利要求5或6的器件，其中局部化区域(30、36)的下边界(30b)位于栅极沟槽底部的上方。
8、根据前述任一权利要求的器件，其中沟道容纳区(15)是相反的第二导电类型的区域。
9、一种制造半导体器件的方法，该半导体器件包括：半导体本体(10)，该半导体本体(10)包括第一导电类型的源区(13)和漏区(14、14a)，并在其间具有沟道容纳区(15)，漏区包括漏极漂移区(14a)和漏极接触区(14)，并且漏极漂移区位于沟道容纳区和漏极接触区之间，漏极漂移区的掺杂程度小于漏极接触区的掺杂程度；以及通过栅极绝缘层(17)与沟道容纳区(15)分开的绝缘栅极(11)；该方法包括以下步骤：
在漏极漂移区(14a)中形成与沟道容纳区(15)并置的局部化区域(30、36、50)，该局部化区域(30、36、50)包括第一导电类型和相反的第二导电类型的交替条纹(31、32)，这些条纹沿着沟道容纳区(15)横向延伸并离开栅极(11)。
10、根据权利要求9的方法，其中局部化区域(30、36、50)形成步骤包括注入第一和第二导电类型其中一种的掺杂剂，在半导体本体(10)上限定条形掩模(35)，并且注入第一和第二导电类型中的另一种类型的掺杂剂。
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