CN102969351A - 一种平面栅型igbt芯片 - Google Patents

一种平面栅型igbt芯片 Download PDF

Info

Publication number
CN102969351A
CN102969351A CN2012105210435A CN201210521043A CN102969351A CN 102969351 A CN102969351 A CN 102969351A CN 2012105210435 A CN2012105210435 A CN 2012105210435A CN 201210521043 A CN201210521043 A CN 201210521043A CN 102969351 A CN102969351 A CN 102969351A
Authority
CN
China
Prior art keywords
planar gate
igbt chip
gate type
charge carrier
type igbt
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN2012105210435A
Other languages
English (en)
Other versions
CN102969351B (zh
Inventor
刘国友
覃荣震
黄建伟
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Zhuzhou CRRC Times Semiconductor Co Ltd
Original Assignee
Zhuzhou CSR Times Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Zhuzhou CSR Times Electric Co Ltd filed Critical Zhuzhou CSR Times Electric Co Ltd
Priority to CN201210521043.5A priority Critical patent/CN102969351B/zh
Publication of CN102969351A publication Critical patent/CN102969351A/zh
Application granted granted Critical
Publication of CN102969351B publication Critical patent/CN102969351B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Thin Film Transistor (AREA)

Abstract

本发明公开了一种平面栅型IGBT芯片，包括：依次排列的集电极金属电极、P+集电极区、N-漂移区、P-基区、P+欧姆接触区、N+源极区、栅氧化层、多晶硅栅和栅极金属电极，以及设置在P+欧姆接触区上方的发射极金属电极。平面栅型IGBT芯片的多晶硅栅采用平面栅结构。平面栅型IGBT芯片还包括第一N型载流子埋层和/或第二N型载流子埋层。第一N型载流子埋层位于P-基区的下方。第二N型载流子埋层位于栅氧化层的下方，P-基区的两侧。本发明优化并降低了IGBT芯片的导通压降与关断损耗的折中关系，实现了更低的功耗，从而提高了IGBT芯片的功率密度，工作结温，以及长期可靠性。

Description

一种平面栅型IGBT芯片
技术领域
本发明涉及一种半导体IGBT（Insulted Gate Bipolar Transistor，绝缘栅双极晶体管）芯片结构，尤其是涉及一种具有双重空穴阻挡效应的平面栅型IGBT芯片结构。
背景技术
绝缘栅双极晶体管（IGBT）具有通态压降低、电流容量大、输入阻抗高、响应速度快和控制简单的特点，被广泛用于工业、信息、新能源、医学、交通、军事和航空领域。如附图1所示为一种常规平面栅型IGBT的结构示意图，常规平面栅型IGBT包括门极1、发射极2、集电极3、P-阱4、N漂移区5和N缓冲区6。为了降低IGBT的导通压降，人们采用沟槽栅结构。然而，沟槽刻蚀后表面粗糙，损伤大，会影响载流子的迁移率；槽边缘不光滑的棱角会导致电场集中，影响器件的击穿电压。此外，沟槽栅的栅电容大，减弱了其短路能力。而平面栅型IGBT栅氧化层质量好，且随着各种增强型技术的应用，其性能也得到显著的提高。因此，在各种电压等级，特别是高压IGBT，平面栅结构仍然被广泛采用。
新一代IGBT朝着更高功率密度，更高工作结温，更低功耗的方向发展。而众所周知，IGBT的导通压降Vceon与关断损耗存在矛盾关系。归根到底是因为IGBT的电导调制效应，即大的注入效率能增强器件在导通时的电导调制效应，降低导通压降。然而在关断时，大量的少数载流子需要更长的时间来完成复合，增加了关断损耗。为了改善这一矛盾关系，人们致力于对IGBT的注入效率进行研究，一方面降低IGBT集电极（阳极）的空穴注入效率，另一方面提高发射极（阴极）的电子注入效率。这样可以很好地改善IGBT的导通压降与关断损耗的折中关系。对于平面栅型IGBT，现有技术中主要有以下几种改变发射极（阴极）电子注入效率的方法。
现有技术1是电子科技大学于2011年03月10日申请，并于2011年08月17日公开，公开号为CN102157551A的中国发明专利申请《一种具有载流子存储层和额外空穴通路的IGBT》，该发明专利申请通过局部载流子存储层来提高IGBT发射极附近的电导调制效应，还通过大P+欧姆接触区提高抗闩锁能力。
现有技术2是电子科技大学于2011年03月09日申请，并于2011年08月31日公开，公开号为CN102169892A的中国发明专利申请《一种增强型平面绝缘栅双极型晶体管》，其结构与功能都与前述现有技术1很相似。
现有技术3是电子科技大学于2011年05月09日申请，并于2011年09月14日公开，公开号为CN102184950A的中国发明专利申请《一种具有空穴阻挡层的绝缘栅双极型晶体管》，这是另外一种载流子存储层的结构专利，它与一般的载流子存储层设置在P-基区附近，包围（或部分包围）着P-基区不同，这里的载流子存储层远离P-基区，位于N-漂移区中间位置。
现有技术4是电子科技大学于2011年05月10日申请，并于2011年09月28日公开，公开号为CN102201439A的中国发明专利申请《一种体内电导调制增强的沟槽型绝缘栅双极型晶体管》，该发明专利申请通过介质层对空穴形成物理阻挡作用，使空穴载流子在IGBT发射极附近积聚。一方面提高了空穴载流子的浓度，另一方面也增强了吸引电子的能力，因而也就增强了电子的注入效应。但该专利只是针对沟槽栅IGBT，没有提及平面栅型IGBT结构。此外，该专利不涉及N型载流子埋层结构。
前面所述的各种现有技术均在一定程度上增强了IGBT的电导调制效应，因而降低了导通压降，但是这些方案都是只具有单一空穴阻挡效应（只具有势垒阻挡效应）。前述专利提出一种具有物理阻挡效应的方法，但是只限于沟槽栅IGBT。
发明内容
本发明的目的是提供一种平面栅型IGBT芯片，提高了IGBT芯片的功率密度，工作结温，以及长期工作的可靠性，同时优化并降低了IGBT芯片的导通压降与关断损耗的折中关系，实现了更低的功耗。
为了实现上述发明目的，本发明具体提供了一种平面栅型IGBT芯片的技术实现方案，一种平面栅型IGBT芯片，包括至少一个元胞，元胞包括：依次排列的集电极金属电极、P+集电极区、N-漂移区、P-基区、P+欧姆接触区、N+源极区、栅氧化层、多晶硅栅和栅极金属电极，以及设置在P+欧姆接触区上方的发射极金属电极。平面栅型IGBT芯片的多晶硅栅采用平面栅结构。平面栅型IGBT芯片还包括N型载流子埋层，N型载流子埋层包括第一N型载流子埋层，第一N型载流子埋层位于P-基区的下方。
为了实现上述发明目的，本发明还具体提供了另外一种平面栅型IGBT芯片的技术实现方案，一种平面栅型IGBT芯片，包括至少一个元胞，元胞包括：依次排列的集电极金属电极、P+集电极区、N-漂移区、P-基区、P+欧姆接触区、N+源极区、栅氧化层、多晶硅栅和栅极金属电极，以及设置在P+欧姆接触区上方的发射极金属电极。平面栅型IGBT芯片的多晶硅栅采用平面栅结构。平面栅型IGBT芯片还包括N型载流子埋层，N型载流子埋层包括第二N型载流子埋层，第二N型载流子埋层位于栅氧化层的下方，P-基区的两侧。
作为上述本发明另一种平面栅型IGBT芯片技术方案的进一步改进，N型载流子埋层还包括第一N型载流子埋层，第一N型载流子埋层位于P-基区的下方，第一N型载流子埋层两侧的外边界与第二N型载流子埋层的端部相接触。
作为本发明一种平面栅型IGBT芯片技术方案的进一步改进，平面栅型IGBT芯片还包括介质埋层，介质埋层位于P-基区的下方外围，与第一N型载流子埋层的交界处，紧紧地包围着P-基区。
作为本发明一种平面栅型IGBT芯片技术方案的进一步改进，平面栅型IGBT芯片还包括介质埋层，介质埋层位于第一N型载流子埋层的下方，紧靠着第一N型载流子埋层设置。
作为本发明一种平面栅型IGBT芯片技术方案的进一步改进，介质埋层为一设置在第一N型载流子埋层下方的曲面埋层。
作为本发明一种平面栅型IGBT芯片技术方案的进一步改进，介质埋层为一设置在第一N型载流子埋层下方的平面埋层。
作为本发明一种平面栅型IGBT芯片技术方案的进一步改进，介质埋层的宽度（芯片正面俯视图的宽度）小于或等于第一N型载流子埋层的宽度。
作为本发明一种平面栅型IGBT芯片技术方案的进一步改进，N型载流子埋层的掺杂浓度为8E15/cm3～2E16/cm3。
作为本发明一种平面栅型IGBT芯片技术方案的进一步改进，N型载流子埋层的结深为0.5um～2um。
作为本发明一种平面栅型IGBT芯片技术方案的进一步改进，第一N型载流子埋层在芯片正面俯视方向上的形状与P-基区的形状相似。
作为本发明一种平面栅型IGBT芯片技术方案的进一步改进，第二N型载流子埋层在芯片正面俯视方向上的形状与多晶硅栅的形状相似。
作为本发明一种平面栅型IGBT芯片技术方案的进一步改进，第一N型载流子埋层的宽度大于或小于P-基区的宽度。
作为本发明一种平面栅型IGBT芯片技术方案的进一步改进，第二N型载流子埋层的宽度大于或小于多晶硅栅的宽度。
作为本发明一种平面栅型IGBT芯片技术方案的进一步改进，第一N型载流子埋层在单个元胞范围内从芯片正面俯视方向上的图形为条形或方形或正六边形或圆形或三角形或任意多边形。
作为本发明一种平面栅型IGBT芯片技术方案的进一步改进，第二N型载流子埋层在单个元胞范围内从芯片正面俯视方向上的图形为条形或方形或正六边形或圆形或三角形或任意多边形。
作为本发明一种平面栅型IGBT芯片技术方案的进一步改进，平面栅型IGBT芯片还包括N缓冲层区，N缓冲层区位于N-漂移区和P+集电极区之间。
作为本发明一种平面栅型IGBT芯片技术方案的进一步改进，平面栅型IGBT芯片的衬底材料为包括Si半导体材料或SiC或GaN或金刚石在内的宽禁带半导体材料。
作为本发明一种平面栅型IGBT芯片技术方案的进一步改进，衬底材料的掺杂浓度为8E12/cm3～5E14/cm3。
作为本发明一种平面栅型IGBT芯片技术方案的进一步改进，衬底材料的厚度为60um～750um。
作为本发明一种平面栅型IGBT芯片技术方案的进一步改进，介质埋层的材料为包括SiO2或氮氧化物在内的绝缘材料。
作为本发明一种平面栅型IGBT芯片技术方案的进一步改进，介质埋层位于第一N型载流子埋层内。
作为本发明一种平面栅型IGBT芯片技术方案的进一步改进，介质埋层的厚度为0.1um～1.5um。
作为本发明一种平面栅型IGBT芯片技术方案的进一步改进，介质埋层的两个端部的最上部与栅氧化层非接触。
作为本发明一种平面栅型IGBT芯片技术方案的进一步改进，介质埋层的两个端部的最上部与栅氧化层之间的间距为0.2um～1um。
作为本发明一种平面栅型IGBT芯片技术方案的进一步改进，介质埋层的形状与第一N型载流子埋层的形状相似。
作为本发明一种平面栅型IGBT芯片技术方案的进一步改进，介质埋层的厚度均匀设置。
作为本发明一种平面栅型IGBT芯片技术方案的进一步改进，介质埋层在单个元胞范围内从芯片正面俯视方向上的形状为条形或方形或正六边形或圆形或三角形或任意多边形。
作为本发明一种平面栅型IGBT芯片技术方案的进一步改进，介质埋层在单个元胞内设置为多个在芯片正面俯视方向上的形状为竖条或横条或圆形或任意多边形的图形的组合。
作为本发明一种平面栅型IGBT芯片技术方案的进一步改进，介质埋层在单个元胞内的多个图形为一相同的图形。
作为本发明一种平面栅型IGBT芯片技术方案的进一步改进，介质埋层在单个元胞内的多个图形之间相互接触。
作为本发明一种平面栅型IGBT芯片技术方案的进一步改进，介质埋层两个端部的厚度比中部的厚度厚0.2um～1.5um。
作为本发明一种平面栅型IGBT芯片技术方案的进一步改进，介质埋层的两个端部或其中任意一个端部设置有向下的端头。
作为本发明一种平面栅型IGBT芯片技术方案的进一步改进，介质埋层的中部设置有多个向下的端头。
作为本发明一种平面栅型IGBT芯片技术方案的进一步改进，介质埋层的端头的厚度相同或不相同。
作为本发明一种平面栅型IGBT芯片技术方案的进一步改进，介质埋层的端头的宽度相同或不相同。
作为本发明一种平面栅型IGBT芯片技术方案的进一步改进，介质埋层的端头之间的间距相同或不相同。
作为本发明一种平面栅型IGBT芯片技术方案的进一步改进，当平面栅型IGBT芯片包括两个以上的元胞时，在平面栅型IGBT芯片的所有元胞或部分元胞设置有第一N型载流子埋层。
作为本发明一种平面栅型IGBT芯片技术方案的进一步改进，当平面栅型IGBT芯片包括两个以上的元胞时，在平面栅型IGBT芯片的所有元胞或部分元胞设置有第二N型载流子埋层。
作为本发明一种平面栅型IGBT芯片技术方案的进一步改进，当平面栅型IGBT芯片包括两个以上的元胞时，在平面栅型IGBT芯片的所有元胞或部分元胞设置有介质埋层。
通过实施上述本发明一种平面栅型IGBT芯片的技术方案，具有以下技术效果：
本发明提出了一种具有双重空穴阻挡效应的平面栅型IGBT结构，可以同时对IGBT发射极附近的空穴起到势垒阻挡和物理阻挡的效果。与单重阻挡效应结构相比，该结构可以极大地提高IGBT发射极附近区域的空穴浓度，相应地提高该处的电子注入效率，从而进一步增强了IGBT漂移区的电导调制效应，使IGBT的导通压降更小，最终获得更优的导通压降与关断损耗的折中关系。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是现有技术一种常规平面栅型IGBT的结构示意图。
图2是本发明与现有技术常规平面栅型IGBT的导通压降对比示意图。
图3是本发明平面栅型IGBT芯片一种具体实施方式中单个元胞的纵向剖面结构示意图。
图4是本发明平面栅型IGBT芯片一种具体实施方式单个元胞内N型载流子埋层的俯视结构示意图。
图5是本发明平面栅型IGBT芯片一种具体实施方式多个元胞内N型载流子埋层的俯视结构示意图。
图6是本发明平面栅型IGBT芯片另一种具体实施方式多个元胞内N型载流子埋层的俯视结构示意图。
图7是本发明平面栅型IGBT芯片另一种具体实施方式单个元胞的纵向剖面结构示意图。
图8是本发明平面栅型IGBT芯片一种具体实施方式单个元胞内介质埋层的俯视结构示意图。
图9是本发明平面栅型IGBT芯片一种具体实施方式多个元胞内介质埋层的俯视结构示意图。
图10是本发明平面栅型IGBT芯片另一种具体实施方式多个元胞内介质埋层的俯视结构示意图。
图11是本发明平面栅型IGBT芯片另一种具体实施方式单个元胞中介质埋层的俯视结构示意图。
图12是本发明平面栅型IGBT芯片一种具体实施方式单个元胞中介质埋层的纵向剖面结构示意图。
图13是本发明平面栅型IGBT芯片第三种具体实施方式单个元胞的剖面结构示意图。
图14是本发明平面栅型IGBT芯片第三种具体实施方式多个元胞内N型载流子埋层的俯视结构示意图。
图15是本发明平面栅型IGBT芯片第四种具体实施方式单个元胞的剖面结构示意图。
图中：1-门极，2-发射极，3-集电极，4-P-阱，5-N漂移区，6-N缓冲区，10-N-漂移区，11-N缓冲层区，12-P+集电极区，13-P-基区，14-P+欧姆接触区，15-N+源极区，16-第一N型载流子埋层，17-第二N型载流子埋层，20-栅氧化层，21-介质埋层，30-多晶硅栅，40-集电极金属电极，41-发射极金属电极，42-栅极金属电极。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
如附图2至附图15所示，给出了本发明一种平面栅型IGBT芯片的具体实施例，下面结合附图和具体实施例对本发明作进一步说明。
如附图7所示是本发明平面栅型IGBT芯片一种具体实施方式中单个元胞的剖面结构示意图，平面栅型IGBT芯片通常包括多个元胞，采用这种芯片结构的绝缘栅双极型晶体管具有双重空穴阻挡效应。作为一种较佳的实施方式，附图7所示的具体技术方案是：一种平面栅型IGBT芯片，包括至少一个元胞，元胞包括：集电极金属电极40、P+集电极区12、N-漂移区10、P-基区13、P+欧姆接触区14、N+源极区15、栅氧化层20、多晶硅栅30、发射极金属电极41和栅极金属电极42。集电极金属电极40、P+集电极区12、N-漂移区10、P-基区13、P+欧姆接触区14、N+源极区15、栅氧化层20、多晶硅栅30和栅极金属电极42从下至上依次排列。P+欧姆接触区14的上方设置有发射极金属电极41。绝缘栅双极型晶体管（IGBT）芯片的多晶硅栅30进一步采用平面栅结构。在平面栅型IGBT芯片单个元胞的P-基区13的下方设置第一N型载流子埋层16，该第一N型载流子埋层16包围着P-基区13。并在P-基区13与第一N型载流子埋层16的交界处设置介质埋层21，介质埋层21包围着P-基区13，但介质埋层21与栅氧化层20不接触。在采用这种芯片结构的绝缘栅双极型晶体管导通时，绝缘栅双极型晶体管发射极附近的空穴受到载流子存储层的势垒阻挡及介质层的物理阻挡的双重阻挡作用。因此，大大地提高了绝缘栅双极型晶体管发射极附近区域的空穴浓度。相应地，大大提高了该处的电子注入效率，从而进一步增强了绝缘栅双极型晶体管漂移区的电导调制效应，使绝缘栅双极型晶体管的导通压降更小，最终获得更优的导通压降与关断损耗的折中关系。
本发明平面栅型IGBT芯片采用的双重空穴阻挡原理为：当IGBT正向导通时，从IGBT背部的P+集电极区12注入到N-漂移区10的少数载流子空穴，会通过N-漂移区10向IGBT发射极附近的P-基区13运动（被P-基区13抽取）。当到达N型载流子埋层时，由于势垒的阻挡作用，空穴载流子受到阻挡，在N型载流子埋层附近集聚，相应地增加了电子注入效率。当空穴透过N型载流子埋层后，还继续受到介质埋层21的物理阻挡，继续进行集聚，进一步增加电子注入效率。由于空穴受到双重阻挡，可以形成更多的集聚，电子注入效率就更大，电导调制效应就更强。
在如附图7所示的平面栅型IGBT剖视图中，IGBT从下到上，依次为集电极金属电极40、P+集电极区12、N缓冲层区11（可以有，如果有，则器件的纵向耐压结构为SPT，Soft-Punch Through，软穿通结构，也称FS，field stop，电场截止结构，或者LPT，Low-Punch Through，弱穿通结构，或者TPT，Thin-Punch through，薄穿通结构等。也可以没有，如果没有，则器件的纵向耐压结构为NPT，Non-Punch through，非穿通结构）、N-漂移区10、N型载流子埋层（包括第一N型载流子埋层16和第二N型载流子埋层17）、介质埋层21、P-基区13、P+欧姆接触区14、N+源极区15、栅氧化层20、多晶硅栅30、发射极金属电极41和栅极金属电极42。其中，设置有发射极金属电极41和栅极金属电极42的这一面为本发明平面栅型IGBT芯片的正面，而设置有集电极金属电极40的这一面为平面栅型IGBT芯片的反面。
如附图7所示的具体实施方式，可以对IGBT的每个元胞都设置第一N型载流子埋层16和/或第二N型载流子埋层17，也可以是进行选择性的设置（不是每个元胞都设置），即可以任意选择N（N为整数，1≤N≤IGBT芯片的元胞总数）个元胞来进行设置。还可以是某些元胞只有第一N型载流子埋层16，而没有第二N型载流子埋层17，或者是某些元胞只有第二N型载流子埋层17而没有第一N型载流子埋层16，如附图14所示。
如附图14所示，元胞a只有第一N型载流子埋层16，元胞b没有第一N型载流子埋层16和第二N型载流子埋层17，元胞c只有第二N型载流子埋层17，元胞d中既有第一N型载流子埋层16，又有第二N型载流子埋层17。这里仅以六边形元胞为例，对其他形状的元胞也适用。
IGBT芯片的衬底材料可以为普通的Si半导体材料或者SiC、GaN及金刚石等宽禁带半导体材料；衬底材料的掺杂浓度为8E12/cm3～5E14/cm3；厚度为60um～750um。衬底材料是指除了金属电极之外的所有部分，只是在后来的加工过程中，对衬底的上、下表面都进行了掺杂，改变了衬底的浓度，形成N-漂移区10、N缓冲层区11、P+集电极区12、P-基区13、P+欧姆接触区14、N+源极区15，以及N型载流子埋层等结构。其中，唯有N-漂移区10的浓度没有改变，维持与衬底材料的浓度一致。但是尽管其他区都经过了掺杂，改变了浓度，但是还是Si或其他半导体材料。
IGBT的栅极进一步为平面栅结构。具有双重空穴阻挡效应的平面栅型IGBT结构为N型载流子埋层与介质埋层21的组合。具体如下：
1、N型载流子埋层
（A1）N型载流子埋层包括第一及第二两部分，第一部分（第一N型载流子埋层16）位于P-基区13的下方；在单个元胞中，第二部分（第二N型载流子埋层17）位于栅氧化层20的下方，P-基区13的两侧；当本发明平面栅型IGBT芯片包括多个元胞时，第二N型载流子埋层17位于相邻的两个P-基区13之间，并在栅氧化层20的下方。这两部分可同时有，如附图3所示，也可只有其中之一。
（A2）在A1的基础上，第一N型载流子埋层16和/或第二N型载流子埋层17可以对IGBT的每个元胞都设置，也可以任意选择N（N为整数，1≤N≤IGBT芯片的元胞总数）个元胞来进行设置。
（A3）第一N型载流子埋层16和/或第二N型载流子埋层17的掺杂浓度为8E15/cm3～2E16/cm3，第一N型载流子埋层16和/或第二N型载流子埋层17的浓度可相同，也可不同。
（A4）第一N型载流子埋层16和/或第二N型载流子埋层17的结深为0.5um～2um，第一N型载流子埋层16和/或第二N型载流子埋层17的结深可相同，也可不同。
（A5）第一N型载流子埋层16在P-基区13的外围，紧紧包围着P-基区13（如附图3芯片的纵向剖面图所示）。第二N型载流子埋层17在栅氧化层20的下方，两端与第一N型载流子埋层16的外边界接触。
（A6）如附图4、5和6所示，第一N型载流子埋层16的形状与P-基区13的形状在俯视方向上（俯视方向，从IGBT芯片的正面向下看）相似，第二N型载流子埋层17的形状与多晶硅栅30的形状在俯视方向上相似。具体地，第一N型载流子埋层16和/或第二N型载流子埋层17可为条形或方形或正六边形或圆形或三角形或其他多边形（如附图4、附图5和附图6中示出的条形、方形和正六边形）。如果P-基区13的形状是方形，第一N型载流子埋层16也是方形；如果P-基区13的形状是正六边形，则第一N型载流子埋层16也是正六边形；如果P-基区13的形状是其它形状，第一N型载流子埋层16的形状也与之相同。如附图4和7所示，第一N型载流子埋层16的宽度L2大于或小于P-基区13的宽度L1，第二N型载流子埋层17的宽度L4大于或小于多晶硅栅30的宽度L5。
2、介质埋层21
（B1）介质埋层21的材料进一步采用SiO2，氮氧化物等绝缘材料。
（B2）介质埋层21进一步位于P-基区13的下方与第一N型载流子埋层16的交界处，在P-基区13的外围，紧紧地包围着P-基区13。
（B3）如附图7所示，介质埋层21的厚度为0.1um～1.5um，并进一步位于第一N型载流子埋层16内。
（B4）介质埋层21包围圈的两头最上端与栅氧化层20不接触（如附图13的剖视图所示），间距为0.2um～1um。
（B5）介质埋层21的形状与第一N型载流子埋层16的形状在俯视方向上（俯视方向，从IGBT芯片的正面向下看）相似。具体地，介质埋层21可进一步为条形或方形或正六边形或圆形或三角形或其他多边形（如附图8、附图9和附图10中所示的俯视图，图中示出了条形、方形和正六边形）。
（B6）如附图11所示，介质埋层21的形状还可以是：在单个元胞内为多个竖条或横条或圆形或任意多边形。既可以由一种形状的图形重复设置，也可以是多种形状的图形的组合设置。只要保证介质埋层21的边缘不与栅氧化层20接触（间距为B4中所述的0.2um～1um），介质埋层21在单个元胞内的多个图形与图形之间可以接触，也可以不接触。
（B7）在前述B6的基础上，介质埋层21的厚度可以均匀设置，也可以不均匀设置。具体为：从如附图12所示的剖视图中，两端（端头朝下）的厚度比中间的厚度厚0.2um～1.5um，可以两端设置向下的端头，还可以只在一端设置向下的端头，还可以在中间设置多个向下的端头。每个端头的厚度可以相同，也可以不相同。每个端头的宽度可以相同，也可以不相同。端头之间的间距可以相同，也可以不相同。这样的形状对空穴的阻挡效应更强。
此外，介质埋层21也可以进行选择性设置，即可以对所有的元胞都设置介质埋层21，也可以对部分元胞设置介质埋层21，可参照前述的第一N型载流子埋层16和/或第二N型载流子埋层17选择性地设置。
如附图13所示，作为另一种实施方式，具有双重空穴阻挡效应的结构还可以考虑：N型载流子埋层与介质埋层21的相关形状、浓度、厚度等信息同上（包括前述的所有可能情况），只是在纵向位置设置上将介质埋层21下移至N-漂移区10内，第一N型载流子埋层16的下方，紧靠着第一N型载流子埋层16设置。
如附图13所示，介质埋层21可以为一设置在第一N型载流子埋层16下方的曲面埋层。如附图15所示，介质埋层21也可为一设置在第一N型载流子埋层16下方的平面埋层。即：具有双重空穴阻挡效应的结构还考虑：N型载流子埋层与介质埋层21的相关形状、浓度、厚度等信息同上（包括前述的所有可能情况）。而介质埋层21的相关信息如前述的B1、B3、B5和B6所述，但其在纵剖面方向上设置为一平面，并位于第一N型载流子埋层16的下方，紧靠着第一N型载流子埋层16设置。如附图7和8所示，在单个元胞内，介质埋层21的宽度L3等于或小于第一N型载流子埋层16的宽度L2。
如附图2所示为常规平面栅型IGBT（E线）、只有N型载流子埋层的平面栅型IGBT（D线）、只有介质埋层21的平面栅型IGBT（C线）及具有双重空穴阻挡效应的平面栅型IGBT（B线、A线）的导通压降的对比。可以看出，具有双重空穴阻挡效应的平面栅型IGBT的导通压降得到明显的降低。
本发明提出了一种具有双重空穴阻挡效应的平面栅型IGBT结构，利用N型载流子埋层的势垒阻挡及介质埋层21的物理阻挡。双重空穴阻挡效应使得IGBT发射极附近的空穴浓度大大提高，IGBT的N-漂移区10内电导调制效应大大增强，从而大大降低IGBT的导通压降。同时，从提高IGBT发射极电子注入效率出发来增强电导调制效应，因而在降低IGBT正向压降的同时，对IGBT的关断时间没有什么影响。介质埋层21可以设置在P-基区13与N型载流子埋层之间的PN结处，尽可能地减小了相关的寄生效应。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制。虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案做出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同替换、等效变化及修饰，均仍属于本发明技术方案保护的范围内。 

Claims (41)

1.一种平面栅型IGBT芯片，包括至少一个元胞，其特征在于，所述元胞包括：依次排列的集电极金属电极（40）、P+集电极区（12）、N-漂移区（10）、P-基区（13）、P+欧姆接触区（14）、N+源极区（15）、栅氧化层（20）、多晶硅栅（30）和栅极金属电极（42），以及设置在所述P+欧姆接触区（14）上方的发射极金属电极（41）；所述平面栅型IGBT芯片的多晶硅栅（30）采用平面栅结构；所述平面栅型IGBT芯片还包括N型载流子埋层，所述N型载流子埋层包括第一N型载流子埋层（16），所述第一N型载流子埋层（16）位于P-基区（13）的下方。
2.一种平面栅型IGBT芯片，包括至少一个元胞，其特征在于，所述元胞包括：依次排列的集电极金属电极（40）、P+集电极区（12）、N-漂移区（10）、P-基区（13）、P+欧姆接触区（14）、N+源极区（15）、栅氧化层（20）、多晶硅栅（30）和栅极金属电极（42），以及设置在所述P+欧姆接触区（14）上方的发射极金属电极（41）；所述平面栅型IGBT芯片的多晶硅栅（30）采用平面栅结构；所述平面栅型IGBT芯片还包括N型载流子埋层，所述N型载流子埋层包括第二N型载流子埋层（17），所述第二N型载流子埋层（17）位于栅氧化层（20）的下方，P-基区（13）的两侧。
3.根据权利要求2所述的一种平面栅型IGBT芯片，其特征在于：所述N型载流子埋层还包括第一N型载流子埋层（16），所述第一N型载流子埋层（16）位于P-基区（13）的下方，第一N型载流子埋层（16）两侧的外边界与第二N型载流子埋层（17）的端部相接触。
4.根据权利要求1所述的一种平面栅型IGBT芯片，其特征在于：所述平面栅型IGBT芯片还包括介质埋层（21），所述介质埋层（21）位于P-基区（13）的下方外围，与第一N型载流子埋层（16）的交界处，紧紧地包围着P-基区（13）。
5.根据权利要求3所述的一种平面栅型IGBT芯片，其特征在于：所述平面栅型IGBT芯片还包括介质埋层（21），所述介质埋层（21）位于P-基区（13）的下方外围，与第一N型载流子埋层（16）的交界处，紧紧地包围着P-基区（13）。
6.根据权利要求1或3所述的一种平面栅型IGBT芯片，其特征在于：所述平面栅型IGBT芯片还包括介质埋层（21），所述介质埋层（21）位于第一N型载流子埋层（16）的下方，紧靠着第一N型载流子埋层（16）设置。
7.根据权利要求6所述的一种平面栅型IGBT芯片，其特征在于：所述介质埋层（21）为一设置在第一N型载流子埋层（16）下方的曲面埋层。
8.根据权利要求6所述的一种平面栅型IGBT芯片，其特征在于：所述介质埋层（21）为一设置在第一N型载流子埋层（16）下方的平面埋层。
9.根据权利要求8所述的一种平面栅型IGBT芯片，其特征在于：所述介质埋层（21）的宽度小于或等于第一N型载流子埋层（16）的宽度。
10.根据权利要求1-3、4、5、7-9中任一权利要求所述的一种平面栅型IGBT芯片，其特征在于：所述N型载流子埋层的掺杂浓度为8E15/cm3～2E16/cm3。
11.根据权利要求10所述的一种平面栅型IGBT芯片，其特征在于：所述N型载流子埋层的结深为0.5um～2um。
12.根据权利要求1、3、4、5、7-9中任一权利要求所述的一种平面栅型IGBT芯片，其特征在于：所述第一N型载流子埋层（16）在芯片正面俯视方向上的形状与P-基区（13）的形状相似。
13.根据权利要求2或3所述的一种平面栅型IGBT芯片，其特征在于：所述第二N型载流子埋层（17）在芯片正面俯视方向上的形状与多晶硅栅（30）的形状相似。
14.根据权利要求12所述的一种平面栅型IGBT芯片，其特征在于：所述第一N型载流子埋层（16）在单个元胞范围内从芯片正面俯视方向上的图形为条形或方形或正六边形或圆形或三角形或任意多边形。
15.根据权利要求13所述的一种平面栅型IGBT芯片，其特征在于：所述第二N型载流子埋层（17）在单个元胞范围内从芯片正面俯视方向上的图形为条形或方形或正六边形或圆形或三角形或任意多边形。
16.根据权利要求1-3、4、5、7-9、11、14、15中任一权利要求所述的一种平面栅型IGBT芯片，其特征在于：所述平面栅型IGBT芯片还包括N缓冲层区（11），所述N缓冲层区（11）位于N-漂移区（10）和P+集电极区（12）之间。
17.根据权利要求1-3、4、5、7-9、11、14、15中任一权利要求所述的一种平面栅型IGBT芯片，其特征在于：所述平面栅型IGBT芯片的衬底材料为包括Si半导体材料或SiC或GaN或金刚石在内的宽禁带半导体材料。
18.根据权利要求17所述的一种平面栅型IGBT芯片，其特征在于：所述衬底材料的掺杂浓度为8E12/cm3～5E14/cm3。
19.根据权利要求18所述的一种平面栅型IGBT芯片，其特征在于：所述衬底材料的厚度为60um～750um。
20.根据权利要求4、5、7、8、9中任一权利要求所述的一种平面栅型IGBT芯片，其特征在于：所述介质埋层（21）的材料为包括SiO2或氮氧化物在内的绝缘材料。
21.根据权利要求4或5所述的一种平面栅型IGBT芯片，其特征在于：所述介质埋层（21）位于第一N型载流子埋层（16）内。
22.根据权利要求20所述的一种平面栅型IGBT芯片，其特征在于：所述介质埋层（21）的厚度为0.1um～1.5um。
23.根据权利要求4、5、7、8、9中任一权利要求所述的一种平面栅型IGBT芯片，其特征在于：所述介质埋层（21）的两个端部的最上部与栅氧化层（20）非接触。
24.根据权利要求23所述的一种平面栅型IGBT芯片，其特征在于：所述介质埋层（21）的两个端部的最上部与栅氧化层（20）之间的间距为0.2um～1um。
25.根据权利要求4、5、7、8、9中任一权利要求所述的一种平面栅型IGBT芯片，其特征在于：所述介质埋层（21）的形状与第一N型载流子埋层（16）的形状相似。
26.根据权利要求4、5、7、8、9中任一权利要求所述的一种平面栅型IGBT芯片，其特征在于：所述介质埋层（21）的厚度均匀设置。
27.根据权利要求4、5、7、8、9中任一权利要求所述的一种平面栅型IGBT芯片，其特征在于：所述介质埋层（21）在单个元胞范围内从芯片正面俯视方向上的形状为条形或方形或正六边形或圆形或三角形或任意多边形。
28.根据权利要求27所述的一种平面栅型IGBT芯片，其特征在于：所述介质埋层（21）在单个元胞内设置为多个在芯片正面俯视方向上的形状为竖条或横条或圆形或任意多边形的图形组合。
29.根据权利要求27所述的一种平面栅型IGBT芯片，其特征在于：所述介质埋层（21）在单个元胞内设置为多个在芯片正面俯视方向上的形状相同的图形的组合。
30.根据权利要求28或29所述的一种平面栅型IGBT芯片，其特征在于：所述介质埋层（21）在单个元胞内的多个图形之间相互接触。
31.根据权利要求4、5、7、8、9中任一权利要求所述的一种平面栅型IGBT芯片，其特征在于：所述介质埋层（21）两个端部的厚度比中部的厚度厚0.2um～1.5um。
32.根据权利要求4、5、7、8、9中任一权利要求所述的一种平面栅型IGBT芯片，其特征在于：所述介质埋层（21）的两个端部或其中任意一个端部设置有向下的端头。
33.根据权利要求4、5、7、8、9中任一权利要求所述的一种平面栅型IGBT芯片，其特征在于：所述介质埋层（21）的中部设置有多个向下的端头。
34.根据权利要求33所述的一种平面栅型IGBT芯片，其特征在于：所述介质埋层（21）的端头的厚度相同或不相同。
35.根据权利要求33所述的一种平面栅型IGBT芯片，其特征在于：所述介质埋层（21）的端头的宽度相同或不相同。
36.根据权利要求33所述的一种平面栅型IGBT芯片，其特征在于：所述介质埋层（21）的端头之间的间距相同或不相同。
37.根据权利要求1、3、4、5、7-9、11、14、18、19、22、24、28、29、34-36中任一权利要求所述的一种平面栅型IGBT芯片，其特征在于：当所述平面栅型IGBT芯片包括两个以上的元胞时，在平面栅型IGBT芯片的所有元胞或部分元胞设置有第一N型载流子埋层（16）。
38.根据权利要求2、3、15中任一权利要求所述的一种平面栅型IGBT芯片，其特征在于：当所述平面栅型IGBT芯片包括两个以上的元胞时，在平面栅型IGBT芯片的所有元胞或部分元胞设置有第二N型载流子埋层（17）。
39.根据权利要求4、5、7-9、22、24、28、29、34-36中任一权利要求所述的一种平面栅型IGBT芯片，其特征在于：当所述平面栅型IGBT芯片包括两个以上的元胞时，在平面栅型IGBT芯片的所有元胞或部分元胞设置有介质埋层（21）。
40.根据权利要求1、3、4、5、7-9、11、14、18、19、22、24、28、29、34-36中任一权利要求所述的一种平面栅型IGBT芯片，其特征在于：所述第一N型载流子埋层（16）的宽度大于或小于P-基区（13）的宽度。
41.根据权利要求2、3、15中任一权利要求所述的一种平面栅型IGBT芯片，其特征在于：所述第二N型载流子埋层（17）的宽度大于或小于多晶硅栅（30）的宽度。
CN201210521043.5A 2012-12-07 2012-12-07 一种平面栅型igbt芯片 Active CN102969351B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201210521043.5A CN102969351B (zh) 2012-12-07 2012-12-07 一种平面栅型igbt芯片

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201210521043.5A CN102969351B (zh) 2012-12-07 2012-12-07 一种平面栅型igbt芯片

Publications (2)

Publication Number Publication Date
CN102969351A true CN102969351A (zh) 2013-03-13
CN102969351B CN102969351B (zh) 2015-07-08

Family

ID=47799372

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201210521043.5A Active CN102969351B (zh) 2012-12-07 2012-12-07 一种平面栅型igbt芯片

Country Status (1)

Country Link
CN (1) CN102969351B (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015027878A1 (zh) * 2013-08-27 2015-03-05 无锡华润上华半导体有限公司 绝缘栅双极型晶体管及其制备方法
CN105140279A (zh) * 2015-09-14 2015-12-09 江苏物联网研究发展中心 具备载流子存储的平面栅igbt器件
CN110444586A (zh) * 2019-08-21 2019-11-12 江苏中科君芯科技有限公司 具有分流区的沟槽栅igbt器件及制备方法
CN113130650A (zh) * 2020-01-13 2021-07-16 张清纯 功率半导体器件及其制备工艺

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1115909A (zh) * 1994-07-20 1996-01-31 电子科技大学 一种提供高压器件高耐压的表面区结构
CN101499422A (zh) * 2008-12-12 2009-08-05 北京工业大学 用多晶硅做寿命控制层的内透明集电极igbt制造方法
CN101694850A (zh) * 2009-10-16 2010-04-14 电子科技大学 一种具有p型浮空层的载流子存储槽栅igbt
CN102306657A (zh) * 2011-10-13 2012-01-04 电子科技大学 一种具有浮空埋层的绝缘栅双极型晶体管
CN102683402A (zh) * 2012-04-24 2012-09-19 电子科技大学 一种平面栅电荷存储型igbt

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1115909A (zh) * 1994-07-20 1996-01-31 电子科技大学 一种提供高压器件高耐压的表面区结构
CN101499422A (zh) * 2008-12-12 2009-08-05 北京工业大学 用多晶硅做寿命控制层的内透明集电极igbt制造方法
CN101694850A (zh) * 2009-10-16 2010-04-14 电子科技大学 一种具有p型浮空层的载流子存储槽栅igbt
CN102306657A (zh) * 2011-10-13 2012-01-04 电子科技大学 一种具有浮空埋层的绝缘栅双极型晶体管
CN102683402A (zh) * 2012-04-24 2012-09-19 电子科技大学 一种平面栅电荷存储型igbt

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015027878A1 (zh) * 2013-08-27 2015-03-05 无锡华润上华半导体有限公司 绝缘栅双极型晶体管及其制备方法
EP3043387A4 (en) * 2013-08-27 2017-01-25 CSMC Technologies Fab1 Co., Ltd. Insulated gate bipolar transistor and manufacturing method therefor
US9881994B2 (en) 2013-08-27 2018-01-30 CSMC Technologies Fabl Co., Ltd. Insulated gate bipolar transistor and manufacturing method therefor
US10084036B2 (en) 2013-08-27 2018-09-25 Csmc Technologies Fab1 Co., Ltd. Insulated gate bipolar transistor and manufacturing method therefor
CN105140279A (zh) * 2015-09-14 2015-12-09 江苏物联网研究发展中心 具备载流子存储的平面栅igbt器件
CN105140279B (zh) * 2015-09-14 2018-07-31 江苏物联网研究发展中心 具备载流子存储的平面栅igbt器件
CN110444586A (zh) * 2019-08-21 2019-11-12 江苏中科君芯科技有限公司 具有分流区的沟槽栅igbt器件及制备方法
CN113130650A (zh) * 2020-01-13 2021-07-16 张清纯 功率半导体器件及其制备工艺
CN113130650B (zh) * 2020-01-13 2022-08-09 清纯半导体(上海)有限公司 功率半导体器件及其制备工艺

Also Published As

Publication number Publication date
CN102969351B (zh) 2015-07-08

Similar Documents

Publication Publication Date Title
CN102969350B (zh) 一种沟槽栅型igbt芯片
CN108389901B (zh) 一种载流子存储增强型超结igbt
CN107293579B (zh) 一种具有低导通压降的超结igbt
CN108389902B (zh) 一种含有背面槽栅的逆导型igbt
CN102945804B (zh) 一种沟槽栅型igbt芯片制作方法
CN103441148B (zh) 一种集成肖特基二极管的槽栅vdmos器件
CN109768080B (zh) 一种具有mos控制空穴通路的igbt器件
CN107275383B (zh) 一种含有异质结的超结igbt
CN109920854A (zh) Mosfet器件
CN102456718A (zh) 绝缘栅双极晶体管器件用于提升器件性能的新型上部结构
CN107195678B (zh) 一种载流子存储增强的超结igbt
CN103794647A (zh) 一种双向igbt器件及其制作方法
US20150187877A1 (en) Power semiconductor device
CN102779847A (zh) 一种载流子存储的沟槽双极型晶体管
CN102969243B (zh) 一种平面栅型igbt芯片制作方法
CN107293585B (zh) 一种快关断绝缘体上硅横向绝缘栅双极型晶体管器件
CN102723363A (zh) 一种vdmos器件及其制作方法
CN103956379A (zh) 具有优化嵌入原胞结构的cstbt器件
CN109256427A (zh) 一种集成肖特基二极管的SiC MOSFET器件
CN102969351B (zh) 一种平面栅型igbt芯片
CN111048585A (zh) 一种含有背面槽型介质及浮空区的逆导型igbt
CN103325835B (zh) 一种具有结型场板的soi功率ldmos器件
CN106783990A (zh) 一种槽栅双极型晶体管
CN107425056A (zh) 一种绝缘栅双极型晶体管器件
CN107068742B (zh) 具有不连续p型基区嵌入原胞结构的半导体器件

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CP01 Change in the name or title of a patent holder

Address after: 412001 Hunan Province, Zhuzhou Shifeng District Tian Xin era Road No. 169

Patentee after: ZHUZHOU CRRC TIMES ELECTRIC CO., LTD.

Address before: 412001 Hunan Province, Zhuzhou Shifeng District Tian Xin era Road No. 169

Patentee before: Zhuzhou CSR Times Electric Co., Ltd.

CP01 Change in the name or title of a patent holder
TR01 Transfer of patent right

Effective date of registration: 20201023

Address after: 412001 Room 309, floor 3, semiconductor third line office building, Tianxin hi tech park, Shifeng District, Zhuzhou City, Hunan Province

Patentee after: Zhuzhou CRRC times Semiconductor Co.,Ltd.

Address before: 412001 Hunan Province, Zhuzhou Shifeng District Tian Xin era Road No. 169

Patentee before: ZHUZHOU CRRC TIMES ELECTRIC Co.,Ltd.

TR01 Transfer of patent right