CN101501838B - 微电子组件及其形成方法 - Google Patents

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Abstract

提供一种微电子组件及其形成方法，该方法包括在具有第一(22)和第二(24)相对表面的半导体衬底(20)中形成第一(44)和第二(46)侧面蚀刻阻止壁。在半导体衬底(20)的第一(22)表面上形成电感器(58)，并且穿过衬底的第二表面(24)形成孔(60)以在第一(44)和第二侧面蚀刻阻止壁之间露出衬底(20)。穿过蚀刻孔(60)在第一(44)和第二(46)侧面蚀刻阻止壁之间各向同性地蚀刻衬底(20)以在半导体衬底(20)内产生空腔(66)。在蚀刻孔上方形成密封层(70)以密封空腔。

Description

微电子组件及其形成方法
技术领域
本发明一般涉及微电子组件以及微电子组件的形成方法，特别是涉及用于形成螺旋电感器下面的空腔的方法。
背景技术
集成电路在半导体衬底或晶片上形成。晶片然后被锯成微电子裸片或半导体芯片，各个裸片承载各自的集成电路。各个半导体芯片被安装在封装或载体衬底上，该封装或载体衬底常被安装在母板上。
集成电路的完成包含大量的处理步骤以及半导体衬底上的各种器件的形成。根据半导体芯片的预期用途，在半导体衬底上形成的器件中的一个可以是电感器。螺旋电感器常用于射频(RF)器件中并且一般包含在电介质材料上形成的金属的薄箔。在使用中，电感器常经历与衬底中的半导体材料的感应耦合，这对电感器的“质量因子”或“Q因子”造成不利影响并由此妨碍器件的性能。
为了使这种耦合最小化并增加Q因子，可以增加电感器下面的电介质层的厚度。但是，不管电介质的厚度如何，仍会出现可觉察的量的耦合。已尝试在电感器下面制造空腔，但是，空腔没有被密封，并且，在诸如清洗和锯切的随后的处理步骤中，空腔会被污染。并且，难以控制空腔的尺寸和形状。空腔常大大降低半导体芯片的机械强度，并且，作为结果，半导体芯片会在封装或运送过程中受到损坏。也可增加电感器线圈的厚度以降低电感器的电阻并由此增加Q因子。但是，增加线圈的厚度会增加尺寸并增加器件的制造成本。
因此，希望在没有污染的风险的条件下增加电感器的Q因子。另外，希望在半导体芯片中保持足够的机械强度以经得起随后的处理步骤。并且，从结合附图和上面的技术领域和背景技术给出的随后的详细说明和所附的权利要求，本发明的其它的希望的特征和特性将变得十分明显。
发明内容
提供用于形成微电子组件的方法。该方法包括：在半导体衬底中形成第一和第二侧面蚀刻阻止壁，该衬底具有第一和第二相对表面；在半导体衬底的第一表面上形成电感器；穿过衬底的第二表面形成蚀刻孔以在第一和第二侧面蚀刻阻止壁之间露出衬底；穿过蚀刻孔在第一和第二侧面蚀刻阻止壁之间各向同性地蚀刻衬底以在半导体衬底内产生空腔；和在蚀刻孔之上形成密封层以密封空腔。
提供具有具有改善的Q因子的电感器的装置。微电子组件包括：具有在其上面形成的第一和第二沟槽的半导体衬底；在衬底上并在沟槽中形成第一和第二蚀刻阻止壁的蚀刻阻止层，该衬底和该蚀刻阻止层共同在蚀刻阻止层下面并在第一和第二蚀刻阻止壁之间形成空腔，具有使空腔和半导体衬底的第一表面互连的蚀刻孔，该蚀刻阻止层包含蚀刻阻止材料；半导体衬底的第二表面上的电感器，该电感器的至少一部分位于半导体衬底中的空腔的上方；和在半导体衬底的第一表面上且在蚀刻孔的上方形成的密封层。
附图说明
以下结合下面的附图说明本发明，其中，相同的附图标记表示相同的构件，并且，
图1是半导体衬底的截面侧视图；
图2是图1的半导体衬底在在其上表面上形成多个沟槽之后的截面侧视图；
图3是在上表面上形成场氧化物(field oxide)的图2的半导体衬底的截面侧视图；
图4是从图3的场氧化物层形成的第一和第二侧面蚀刻阻止壁的顶视平面图；
图5是图3的半导体衬底在顶表面上形成包含线圈的电感器之后的截面侧视图；
图6是图5的半导体衬底的顶视平面图，用于解释与第一和第二侧面蚀刻阻止壁相对应的线圈的放置；
图7是图5的半导体衬底的顶视平面图，用于解释电感器；
图8和图9是图5的半导体衬底的截面侧视图，用于解释在衬底上执行的减薄过程；
图10是图9的半导体衬底在在其下表面中形成多个蚀刻孔之后的截面侧视图；
图11是图10的半导体衬底在经过各向同性蚀刻过程之后的截面侧视图；
图12是图11的半导体衬底在在其下表面上形成密封层之后的截面侧视图；
图13是图12的半导体衬底在经过金属化过程之后的截面侧视图；
图14是根据本发明的另一实施例的侧面蚀刻阻止壁结构的顶视平面图；
图15～17是半导体衬底的截面侧视图，用于解释根据本发明的另一实施例的侧面蚀刻阻止壁结构的形成。
具体实施方式
以下的详细说明在本质上仅是解释性的，其意图不在于限制本发明或本发明的应用或用途。并且，没有被在前面的技术领域、背景技术、发明内容或下面的具体实施方式中给出的任何表明或隐含的理论束缚的意图。还应注意，图1～17仅是示意性的并且可能不是按比例绘制。
图1～13示出根据本发明的一个实施例的用于形成包含螺旋电感器的微电子组件的方法。参照图1，示出半导体衬底20。半导体衬底20由诸如硅的半导体材料制成并包含上表面22和下表面24。衬底20可具有约1000微米的厚度26。虽然仅示出半导体衬底20的一部分，但应理解，衬底20可以是具有例如200或300毫米的直径的半导体晶片。
如图2所示，首先在半导体衬底20的上表面22中形成第一沟槽28和第二沟槽30。第一沟槽28和第二沟槽30具有例如8～10微米的宽度32和75～100微米的深度34。第一沟槽28和第二沟槽30是通过使用深反应离子蚀刻(DRIE)形成的，并且如图4所示当从上面观察时呈圆形，并且是关于沟槽或电感器、中心点36同心的。重新参照图2，在示例性实施例中，第一沟槽28具有约300微米的内径38，并且第二沟槽30具有约500微米的内径40。
参照图3，在半导体衬底20的上表面22上形成场氧化物或“蚀刻阻止”层42。场氧化物层42如在本领域中一般理解的那样热生长到例如4～6微米的厚度43。如图所示，场氧化物层42填充第一沟槽28和第二沟槽30以在第一沟槽28内形成第一侧面蚀刻阻止壁44并在第二沟槽30中形成第二侧面蚀刻阻止壁46。如图3和图4两图所示，第一侧面蚀刻阻止壁44和第二侧面蚀刻阻止壁46分别采取第一沟槽28和第二沟槽30的尺寸和形状。因此，虽然没有详细示出，但是，如图2所示，第一侧面蚀刻阻止壁44具有与第一沟槽28大致相同的直径，并且第二侧面蚀刻阻止壁46具有与第二沟槽30大致相同的直径。
然后，如图5所示，在场氧化物层42上方的半导体衬底20上执行多个互补金属氧化物半导体(CMOS)处理步骤。CMOS处理步骤包括例如CMOS器件、多个层间电介质层48、金属层或金属线50和在金属线50和层间电介质层48的上方形成的钝化层52的形成。金属线50可由诸如铝、铜、硅铝合金的材料制成。钝化层52可通过使用等离子增强化学汽相淀积(PECVD)形成并可由诸如氮化硅或氧化硅的材料制成。
如图6和图7所示，金属线50的至少一部分在半导体衬底20的上表面22的上方形成箔片54。特别参照图6，箔片54中的至少一些位于第一侧面蚀刻阻止壁44和第二侧面蚀刻阻止壁46之间。
现在参照图5以及图7，如在本领域中一般理解的那样，场氧化物层42、层间电介质层48、金属线50和形成的箔片54的组合在半导体衬底20的上表面22上或其上方形成螺旋电感器56。虽然没有特别示出，但螺旋电感器56可具有300～500微米的直径和2～5微米的厚度。
如图8和图9所示，衬底20然后如在本领域中一般理解的那样“被减薄”。可以通过磨削、抛光、蚀刻、化学机械抛光(CMP)或它们的任意组合在下表面24或“背面”上进行减薄。如图9特别示出的那样，减薄过程可将衬底20的厚度26减小到75～100微米之间。
然后，图10所示，穿过衬底20的下表面24形成多个蚀刻孔60。蚀刻孔60通过使用DRIE形成，并具有例如4～6微米的宽度62和40～50微米的深度64。蚀刻孔60可延伸到衬底20在第一侧面蚀刻阻止壁44和第二侧面蚀刻阻止壁46之间的多个部分中。虽然没有特别示出，但可以如图6所示的那样在第一侧面蚀刻阻止壁44和第二侧面蚀刻阻止壁46之间形成并以围绕沟槽中心点36的圆形图案配置许多的蚀刻孔60。
如图11所示，半导体衬底20然后经受各向同性蚀刻过程。在优选的实施例中，衬底20暴露于二氟化氙(XeF2)中，该二氟化氙穿过蚀刻孔60并且各向同性地蚀刻衬底20在第一侧面蚀刻阻止壁44和第二侧面蚀刻阻止壁46之间的半导体材料。应当注意，XeF2对于硅具有诸如每分钟0.5微米的非常高的蚀刻速率，并且对于溅射的钛、化学计量比的(stochiometric)氮化硅、热氧化物、PECVD氮化硅和铝具有极低的蚀刻速率。因此，如图7所示，当XeF2穿过蚀刻孔60时，第一侧面蚀刻阻止壁44和第二侧面蚀刻阻止壁46基本上没有经受蚀刻，而第一侧面蚀刻阻止壁44和第二侧面蚀刻阻止壁46之间的硅受到非常迅速的各向同性蚀刻过程。因此，如图所示，在第一侧面蚀刻阻止壁44和第二侧面蚀刻阻止壁46之间形成空腔66，并且该空腔66在螺旋电感器56的箔片54中的至少一个的正下方。由于蚀刻在侧面上被第一侧面蚀刻阻止壁44和第二侧面蚀刻阻止壁46阻挡，因此，空腔66的形成仅在垂直方向上以较高的速率进行。重新参照图6，空腔66是具有与第一侧面蚀刻阻止壁44和第二侧面蚀刻阻止壁46之间的间隔近似的尺寸的环。空腔66的深度可以为30～40微米并由半导体材料暴露于各向同性蚀刻气体中的时间量确定。
如图11所示，当发生蚀刻过程时，聚合物柱体68留在蚀刻孔60所处的位置上。本领域技术人员可以理解，聚合物柱体68是在用于形成蚀刻孔60的DRIE过程中形成的。聚合物柱体68可由非常慢地被各向同性蚀刻气体蚀刻的聚合物制成。因此，邻近聚合物柱体68的衬底20内的硅不被立即蚀刻。在完成蚀刻过程之后，聚合物柱体68可延伸到空腔66内并具有与蚀刻孔60的尺寸近似的尺寸。如在本领域中一般理解的那样，可以通过使用氧气等离子灰化过程去除聚合物柱体68。
然后，如图12所示，在衬底20的背侧24上形成密封或第二钝化层70以完全覆盖蚀刻孔60并由此密封空腔66。密封钝化层70可由例如四乙氧基硅烷(TEOS)、氧化硅或氮化硅制成。密封钝化层70的厚度可以为例如6～8微米根据蚀刻孔60的宽度62来决定。密封钝化层70还可被构图和蚀刻以露出衬底20的背侧24的多个部分。
参照图13，然后可在衬底20的背侧24上执行金属化过程以在密封钝化层70上方形成背侧金属层71。背侧金属层71可例如由铝或铜制成并具有10～15微米的厚度。
在最终的处理步骤之后，半导体衬底20可被锯成各单个的微电子裸片或半导体芯片，每个芯片承载各自的集成电路。然后，半导体芯片可在被安装到计算系统中之前被固定到封装衬底上。参照图7，如在本领域中一般理解的那样，可以穿过导致在电感器56周围产生电磁场的螺旋电感器56的箔片54发送电信号。
该组件具有几种优点。首先，由于空气的绝缘性能，因此线圈和衬底之间的耦合减小，由此增加电感器的Q因子。并且，由于用密封钝化层密封空腔，空腔在随后的处理步骤中被污染的可能性被最小化。另外，蚀刻阻止壁的使用使得可精确控制空腔的尺寸、形状和位置并提高组件的机械强度。因此，组件在随后的处理步骤、封装或运送中被损坏的可能性降低。
图14示出根据本发明的替代性实施例的如图4、图6和图9所示的侧面蚀刻阻止壁的布局。为了构建图13所示的侧面蚀刻阻止壁结构，蚀刻使第一沟槽28和第二沟槽30互连的第三组沟槽72。在场氧化物层42的形成过程中，以与图3所示的方式类似的方式，还用场氧化物层42填充第三组沟槽72以产生分别使第一侧面蚀刻阻止壁44和第二侧面蚀刻阻止壁46互连的多个支撑壁74。在图13所示的例子中，配置蚀刻孔60使得仅有一对蚀刻孔60位于两个连续的支撑壁74之间。因此，当半导体衬底被暴露于各向同性蚀刻气体中时，形成的空腔66被分成多个空腔室76，每个空腔室76被第一侧面蚀刻阻止壁44、第二侧面蚀刻阻止壁46和连续的支撑壁74限定。本实施例提供通过支撑壁74对组件增加附加的结构支撑和机械强度的其他优点。
图15～17示出根据本发明的另一实施例的蚀刻阻止壁结构的形成。如图15所示，以与图2所示的方式类似的方式在半导体衬底20中形成第一沟槽28和第二沟槽30。但是，如图所示，还在半导体衬底在第一沟槽28和第二沟槽30之间的上表面22中形成多个支撑结构形成沟槽78。虽然没有详细示出，但支撑结构形成沟槽78具有例如约2微米的宽度和约10微米的深度。可以在第一沟槽28和第二沟槽30和支撑结构形成沟槽78之间、在半导体衬底20的上表面22中留有例如约8微米的间隙80。
还应注意，支撑结构形成沟槽78可相隔很近以由支撑结构形成沟槽78之间的半导体衬底20的半导体材料形成半导体构件82。如图所示，第一沟槽28和第二沟槽30之间的衬底20上的区域可覆盖有交替的支撑结构形成沟槽78和半导体构件82。半导体构件82可具有与支撑结构形成沟槽78的宽度近似的宽度。
如图16所示，然后可以以与图3所示的方式类似的方式在半导体衬底20的上表面22上形成场氧化物层42。场氧化物层42可通过氧化完全填充第一沟槽28和第二沟槽30并完全氧化支撑结构形成沟槽78。
但是，在场氧化物层42形成或生长到半导体衬底20的半导体材料上时，由于衬底20的半导体材料的氧化，因此如图16和图17所示氧化物变得部分“嵌入”半导体衬底20的最上面的表面中。这种与半导体构件82的微小的宽度组合的氧化导致整个构件82变成场氧化物层42的氧化物材料。因此，衬底20的被支撑结构形成沟槽78和半导体构件82占据的区域变得完全由场氧化物材料制成。作为结果，如图17所示，形成从第一侧面蚀刻阻止壁44和第二侧面蚀刻阻止壁46之间的场氧化物层42向下延伸并与其一体化的环形支撑构件84或硬衬(stiffener)。
在图17所示的例子中，由于环形支撑构件84由氧化物构成，因此，在蚀刻过程中，环形支撑构件84基本上不经受蚀刻，使得在空腔66的截面呈现“U形状”。在这种情况下，环形支撑构件84向整个半导体衬底20提供附加的机械强度。
本发明提供用于形成微电子组件的方法。该方法可包括：在半导体衬底中形成第一和第二侧面蚀刻阻止壁，该衬底具有第一和第二相对表面；在半导体衬底的第一表面上形成电感器；形成穿过衬底的第二表面的蚀刻孔以在第一和第二侧面蚀刻阻止壁之间露出衬底；穿过蚀刻孔在第一和第二侧面蚀刻阻止壁之间各向同性地蚀刻衬底以在半导体衬底内产生空腔；和在蚀刻孔上方形成密封层以密封空腔。
该方法还可包括在空腔上方设置电感器的至少一部分。电感器可包含缠绕在半导体衬底上的电感器中心点周围的线圈。可在电感器中心点周围形成第一和第二侧面蚀刻阻止壁。第一侧面蚀刻阻止壁可位于电感器中心点和第二侧面蚀刻阻止壁之间，并且第一和第二侧面蚀刻阻止壁均可以电感器中心点为中心。可通过使用深反应离子蚀刻(DRIE)进行蚀刻孔的形成。该方法还可包括在半导体衬底的第一表面上形成具有蚀刻阻止材料的蚀刻阻止层以形成第一和第二侧面蚀刻阻止壁。
本发明还提供用于形成微电子组件的方法，该方法可包括：在半导体衬底的第一表面上形成第一和第二沟槽，该半导体衬底包含半导体材料；在半导体衬底的第一表面之上形成蚀刻阻止层，该蚀刻阻止层填充第一和第二沟槽；在半导体衬底的第一表面上形成电感器；形成穿过半导体衬底的第二表面的蚀刻孔以在第一和第二沟槽之间露出半导体材料；穿过蚀刻孔在第一和第二沟槽之间各向同性地蚀刻半导体材料以在半导体衬底内产生空腔；和在半导体衬底的第二表面上方形成密封层以密封空腔。
半导体衬底的第一表面可以是上表面，并且半导体衬底的第二表面可以是下表面。可以在沟槽中心点周围形成第一和第二沟槽，第一沟槽位于沟槽中心点和第二沟槽之间。
电感器可包含缠绕在沟槽中心点周围的线圈，并且线圈的至少一部分可位于空腔上方。第一和第二沟槽可具有基本上为圆形的形状，并且空腔具有圆环形状。
可以通过使用深反应离子蚀刻(DRIE)进行蚀刻孔的形成。该方法还可包括在密封层上方的在半导体衬底的下表面上形成金属层。
本发明还提供微电子组件。微电子组件可包括：具有在其上面形成的第一和第二沟槽的半导体衬底；在衬底上并在沟槽中形成第一和第二蚀刻阻止壁的蚀刻阻止层，该衬底和该蚀刻阻止层共同在蚀刻阻止层下面并在第一和第二蚀刻阻止壁之间形成空腔，有蚀刻孔使空腔和半导体衬底的第一表面互连，该蚀刻阻止层包含蚀刻阻止材料；半导体衬底的第二表面上的电感器，该电感器的至少一部分位于半导体衬底中的空腔上方；和在半导体衬底的第一表面上且在蚀刻孔上方形成的密封层。
半导体衬底的第一表面可与半导体衬底的第二表面相对。电感器可包含缠绕在半导体衬底上的电感器中心点周围的至少一个线圈，并且可以在电感器中心点周围形成第一和第二沟槽。第一沟槽可处于电感器中心点和第二沟槽之间，第一和第二沟槽可具有基本上为圆形的形状，并且空腔可具有圆环形状。
微电子组件还可包括使第一和第二蚀刻阻止壁互连的多个支撑壁。微电子组件还可包括从空腔的内表面延伸的包含蚀刻阻止材料的环形支撑构件和在密封层上方且在半导体衬底的下表面上形成的金属层。
虽然在本发明的以上的详细说明中给出了至少一个示例性实施例，但应理解，存在大量的变形。还应理解，上述示例性实施例仅是例子，其意图不在于以任何方式限制本发明的范围、适用性或结构。而是，以上的详细说明将向本领域技术人员提供用于实现本发明的示例性实施例的方便的路线图，可以理解，在不背离在所附的权利要求和它们的法定等同物中阐述的本发明的范围的条件下，可以在在示例性实施例中说明的构件的功能和配置中进行各种变化。

Claims (19)

1.一种用于形成微电子组件的方法，包括：
在半导体衬底中形成第一和第二侧面蚀刻阻止壁，所述衬底具有第一和第二相对表面；
在所述半导体衬底的所述第一表面上形成电感器；
形成穿过所述衬底的所述第二表面的蚀刻孔，以在所述第一和第二侧面蚀刻阻止壁之间露出所述衬底；
穿过所述蚀刻孔在所述第一和第二侧面蚀刻阻止壁之间各向同性地蚀刻所述衬底，以在所述半导体衬底内产生空腔；
在所述蚀刻孔上方形成密封层以密封所述空腔；以及
把所述电感器的至少一部分设在所述空腔上方。
2.根据权利要求1的方法，其中，所述电感器包含缠绕在所述半导体衬底上的电感器中心点周围的线圈。
3.根据权利要求2的方法，其中，在所述电感器中心点周围形成所述第一和第二侧面蚀刻阻止壁。
4.根据权利要求3的方法，其中，所述第一侧面蚀刻阻止壁位于所述电感器中心点和所述第二侧面蚀刻阻止壁之间，并且所述第一和第二侧面蚀刻阻止壁均以所述电感器中心点为中心。
5.根据权利要求4的方法，其中，通过使用二氟化氙进行所述各向同性蚀刻。
6.根据权利要求5的方法，还包括在所述半导体衬底的所述第一表面上形成包含蚀刻阻止材料的蚀刻阻止层，以形成所述第一和第二侧面蚀刻阻止壁。
7.一种用于形成微电子组件的方法，包括：
在半导体衬底的第一表面上形成第一和第二沟槽，所述半导体衬底包含半导体材料；
在所述半导体衬底的所述第一表面上方形成蚀刻阻止层，所述蚀刻阻止层填充所述第一和第二沟槽；
在所述半导体衬底的所述第一表面上形成电感器；
形成穿过所述半导体衬底的第二表面的蚀刻孔，以在所述第一和第二沟槽之间露出所述半导体材料；
穿过所述蚀刻孔在所述第一和第二沟槽之间各向同性地蚀刻所述半导体材料以在所述半导体衬底内产生空腔；和
在所述半导体衬底的所述第二表面上方形成密封层，以密封所述空腔。
8.根据权利要求7的方法，其中，所述半导体衬底的所述第一表面是上表面，并且所述半导体衬底的所述第二表面是下表面。
9.根据权利要求8的方法，其中，在沟槽中心点周围形成所述第一和第二沟槽，所述第一沟槽位于所述沟槽中心点和所述第二沟槽之间。
10.根据权利要求9的方法，其中，所述电感器包含缠绕在所述沟槽中心点周围的线圈，并且所述线圈的至少一部分位于所述空腔上方。
11.根据权利要求10的方法，其中，所述第一和第二沟槽具有基本上为圆形的形状，并且所述空腔具有圆环形状。
12.根据权利要求11的方法，其中，通过使用深反应离子蚀刻进行所述蚀刻孔的所述形成。
13.根据权利要求12的方法，还包括在所述半导体衬底的所述下表面上且在所述密封层上方形成金属层。
14.一种微电子组件，包括：
具有在其上面形成的第一和第二沟槽的半导体衬底；
在所述衬底上并在所述第一和第二沟槽中形成第一和第二蚀刻阻止壁的蚀刻阻止层，所述衬底和所述蚀刻阻止层共同在所述蚀刻阻止层下面及所述第一和第二蚀刻阻止壁之间形成空腔，且所述空腔和所述半导体衬底的第一表面通过一蚀刻孔互连，所述蚀刻阻止层包含蚀刻阻止材料；
所述半导体衬底的第二表面上的电感器，所述电感器的至少一部分位于所述半导体衬底中的所述空腔上方；和
在所述半导体衬底的所述第一表面上且在所述蚀刻孔上方形成的密封层。
15.根据权利要求14的微电子组件，其中，所述半导体衬底的所述第一表面与所述半导体衬底的所述第二表面相对。
16.根据权利要求15的微电子组件，其中，所述电感器包含缠绕在所述半导体衬底上的电感器中心点周围的至少一个线圈，所述第一和第二沟槽是在所述电感器中心点周围形成的，所述第一沟槽处于所述电感器中心点和所述第二沟槽之间，且所述第一和第二沟槽具有基本上为圆形的形状，所述空腔具有圆环形状。
17.根据权利要求16的微电子组件，还包括互连所述第一和第二蚀刻阻止壁的多个支撑壁。
18.根据权利要求17的微电子组件，还包括从所述空腔的内表面延伸的环形支撑构件，所述环形支撑构件包含所述蚀刻阻止材料。
19.根据权利要求18的微电子组件，还包括在所述半导体衬底的所述第一表面上且在所述密封层上方形成的金属层。
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