KR20080054388A - 마이크로전자 어셈블리 및 그 형성 방법 - Google Patents

마이크로전자 어셈블리 및 그 형성 방법 Download PDF

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Abstract

마이크로전자 어셈블리 및 그 형성 방법이 제공된다. 이 방법은 제1(22) 및 제2(24) 대향 면을 갖는 반도체 기판(20)에 제1(44) 및 제2(46) 측면 에칭 정지 벽을 형성한다. 반도체 기판(20)의 제1(22) 면에 인덕터(58)가 형성되고, 그 기판의 제2(24) 면을 통해 구멍(60)을 형성하여, 제1(44) 및 제2 측면 에칭 정지 벽 사이의 기판(20)을 노출시킨다. 제1(44) 및 제2(46) 측면 에칭 정지 벽 사이의 기판(20)이 에칭 구멍(60)을 통해 이방성으로 에칭되어, 반도체 기판(20) 내에 공동(66)을 형성한다. 에칭 구멍 위에 밀봉층(70)을 형성하여 공동을 밀봉한다.
마이크로전자, 어셈블리, 대향, 기판, 인덕터, 에칭 구멍, 이방성, 밀봉층

Description

마이크로전자 어셈블리 및 그 형성 방법{MICROELECTRONIC ASSEMBLY AND METHOD FOR FORMING THE SAME}
본 발명은 일반적으로 마이크로전자 어셈블리 및 마이크로전자 어셈블리 형성 방법에 관한 것으로, 보다 상세하게는, 나선형 인덕터 아래에 공기 공동을 형성하는 방법에 관한 것이다.
집적 회로는 반도체 기판, 즉, 웨이퍼 상에 형성된다. 그 후, 웨이퍼는 마이크로전자 다이, 즉, 반도체 칩으로 잘라지며, 각 다이에는 각각의 집적 회로가 수반된다. 각각의 반도체 칩은 종종 마더보드에 장착되는 패키지, 즉, 캐리어 기판에 장착된다.
반도체 칩은 반도체 기판 상에 다수의 디바이스를 형성할 뿐만 아니라 다수의 처리 단계를 거쳐 완료된다. 반도체 칩의 사용 의도에 따라, 반도체 기판 상에 형성된 디바이스 중 하나는 인덕터일 수 있다. 나선형 인덕터는 종종 무선 주파수(RF) 디바이스에 사용되고, 전형적으로는 유전체 위에 형성된 금속의 얇은 코일을 포함한다. 사용 중에, 인덕터는 종종 기판의 반도체 재료와의 유도 결합을 경험하게 되고, 이 유도 결합은 인덕터의 "양호도(quality factor)", 즉, "Q 계수"에 유해한 영향을 미치게 되어, 디바이스의 성능을 저해하게 된다.
이 유도 결합을 최소화하고 Q 계수를 증가시키기 위해, 인덕터 아래의 유전층 두께를 늘릴 수 있다. 그러나, 유전층의 두께와는 관계없이, 다소의 유도 결합양이 여전히 발생하게 된다. 인덕터 아래에 공기 공동을 마련하고자 시도했지만, 공기 공동은 밀봉되지 않고, 클리닝 및 자름 단계 등의 후속 처리 공정 중에, 공기 공동이 오염될 수 있다. 또한, 공기 공동의 사이즈 및 형상을 제어하는 데에 어려움이 있다. 공기 공동은 종종 반도체 칩의 기계 강도를 상당히 떨어뜨려, 그 결과, 패키징 또는 선적(shipping) 중에 반도체 칩이 손상될 수 있다. 인덕터 코일의 두께를 늘려 인덕터의 전기 저항을 줄임으로서 Q 계수를 증가시킬 수도 있다. 그러나, 코일의 두께를 늘리게 되면 사이즈가 커지게 되고 디바이스의 제조 원가가 늘어나게 된다.
따라서, 오염의 위험없이 인덕터의 Q 계수를 증가시키는 것이 바람직하다. 또한, 후속 처리 공정을 견딜 수 있도록 반도체 칩의 충분한 기계 강도를 유지하는 것이 바람직하다. 또한, 본 발명의 다른 바람직한 특징 및 특성은 첨부 도면 및 전술한 기술 분야 및 배경 기술을 결합하여, 후속의 상세한 설명 및 첨부의 청구범위로부터 자명해질 것이다.
발명의 개요
마이크로전자 어셈블리를 형성하는 방법이 제공된다. 이 방법은, 제1 및 제2 대향 면을 구비하는 반도체 기판에 제1 및 제2 측면 에칭 정지 벽을 형성하는 단계; 반도체 기판의 제1 표면에 인덕터를 형성하는 단계; 반도체 기판의 제2 표면을 통해 에칭 구멍을 형성하여, 제1 및 제2 측면 에칭 정지 벽 사이의 기판을 노출하 는 단계; 제1 및 제2 측면 에칭 정지 벽 사이의 반도체 기판을 에칭 구멍을 통해 이방성으로 에칭하여, 반도체 기판 내에 공동을 형성하는 단계; 및 에칭 구멍 위에 밀봉층을 형성하여, 공동을 밀봉하는 단계를 포함한다.
Q 계수가 개선된 인덕터를 구비한 장치가 제공된다. 마이크로전자 어셈블리는, 제1 및 제2 트렌치가 위에 형성된 반도체 기판; 반도체 기판 상에 그리고 제1 및 제2 트렌치 내의 에칭 정지층 - 상기 제1 및 제2 트렌치는 제1 및 제2 에칭 정지 벽을 형성하고, 상기 기판과 상기 에칭 정지층은 함께 에칭 정지층 아래에 그리고 제1 및 제2 에칭 정지 벽 사이에 에칭 구멍을 통해 공동을 형성하고, 상기 에칭 구멍은 공동과 반도체 기판의 제1 면을 상호접속하며, 에칭 정지층은 에칭 정지 재료를 포함함 -; 반도체 기판의 제2 면 상의 인덕터 - 상기 인덕터의 적어도 일부는 상기 반도체 기판 내의 상기 공동 위에 위치됨 -; 및 반도체 기판의 상기 제1 면에서 상기 에칭 구멍 위에 형성된 밀봉층을 포함한다.
본 발명은 첨부 도면과 결합하여 이하에 설명되고, 유사한 구성요소에는 유사한 참조 부호를 사용한다.
도 1은 반도체 기판의 측단면도이다.
도 2는 도 1의 반도체 기판의 상면에 복수의 트렌치를 형성한 후의 반도체 기판의 측단면도이다.
도 3은 도 2의 반도체 기판의 상면에 필드 산화물층을 형성한 반도체 기판의 측단면도이다.
도 4는 도 3의 필드 산화물층에 형성된 제1 및 제2 측면 에칭 정지 벽의 평면도이다.
도 5는 도 3의 반도체 기판의 상면에 코일을 포함하는 인덕터를 형성한 후의 반도체 기판의 측단면도이다.
도 6은 도 5의 반도체 기판에서 제1 및 제2 측면 에칭 정지 벽에 비교한 코일의 배열을 나타내는 평면도이다.
도 7은 도 5의 반도체 기판에서 인덕터를 나타내는 평면도이다.
도 8 및 도 9는 도 5의 반도체 기판에 씨닝(thinning) 공정을 수행하는 것을 나타내는 측단면도이다.
도 10은 도 9의 반도체 기판의 하면에 복수의 에칭 구멍을 형성한 후의 측단면도이다.
도 11은 도 10의 반도체 기판에 이방성 에칭 공정을 수행한 후의 측단면도이다.
도 12는 도 11의 반도체 기판의 하면에 밀봉층을 형성한 후의 측단면도이다.
도 13은 도 12의 반도체 기판의 금속화 공정을 수행한 후의 측단면도이다.
도 14는 본 발명의 또 다른 실시예에 따른 측면 에칭 정지 벽 구성을 도시하는 평면도이다.
도 15 내지 도 17은 본 발명의 또 다른 실시예에 따른 측면 에칭 정지 벽 구성의 형성을 도시하는 반도체 기판의 측단면도이다.
후술하는 상세한 설명은 단지 예시적인 것으로, 본 발명 또는 본 발명의 적용예 및 용도를 한정하고자 하는 것은 아니다. 또한, 전술한 기술 분야, 배경 기술, 발명의 개요 또는 후술하는 상세한 설명에 제공되는 임의의 표현 또는 내포의 이론에 의해 구속되는 것을 의도로 하지 않는다. 또한 도 1 내지 도 17은 단지 예시적인 것이고 축적을 맞춘 것은 아니라는 것을 유의하자.
도 1 내지 도 13은 본 발명의 일 실시예에 따라 나선형 인덕터를 포함하는 마이크로전자 어셈블리를 형성하는 방법을 도시한다. 도 1을 참조하면, 반도체 기판(20)이 도시되어 있다. 반도체 기판(20)은 실리콘과 같은 반도체 재료로 이루어지고 상면(22) 및 하면(24)을 포함한다. 기판(20)의 두께(26)는 대략 1,000 마이크론이다. 반도체 기판(20)의 단지 일부만을 도시하였지만, 기판(20)은 직경이, 예를 들면, 200 또는 300 밀리미터인 반도체 웨이퍼일 수 있다는 것을 이해해야 한다.
도 2에 도시된 바와 같이, 반도체 기판(20)의 상면(22)에 제1 트렌치(28)와 제2 트렌치(30)를 우선적으로 형성한다. 제1 트렌치(28)와 제2 트렌치(30)는, 예를 들면, 폭(32)이 8 내지 10 마이크론이고 깊이(34)가 75 내지 100 마이크론일 수 있다. 제1 트렌치(28) 및 제2 트렌치(30)는 DRIE(Deep Reactive Ion Etching)를 사용하여 형성되고, 도 4에 도시된 바와 같이, 위에서 봤을 때 그 형상이 원형이고, 트렌치, 또는 인덕터와 중심점(36)에 대해서 동심이다. 도 2를 다시 참조하면, 예시적인 실시예에서, 제1 트렌치(28)의 내경(38)은 대략 300 마이크론이고, 제2 트렌치(30)의 내경(40)은 대략 500 마이크론이다.
도 3을 참조하면, 반도체 기판(20)의 상면(22)에 필드 산화물, 즉, "에칭 정지"층(42)이 형성된다. 필드 산화물층(42)은, 당해 기술에서 공통으로 이해되는 바와 같이, 그 두께(43)가 4 내지 6 마이크론까지 열적으로 성장된다. 예로서, 필드 산화물층(42)은 제1 트렌치(28)와 제2 트렌치(30)를 충전하여, 제1 트렌치(28) 내에는 제1 측면 에칭 정지 벽(44)을 형성하고, 제2 트렌치(30)에는 제2 측면 에칭 정지 벽(46)을 형성한다. 도 3 및 도 4에 도시된 바와 같이, 제1 측면 에칭 정지 벽(44)과 제2 측면 에칭 정지 벽(46)은 제1 및 제2 트렌치(28 및 30) 각각의 사이즈 및 형상을 책임진다. 따라서, 상세하게 도시하지 않았지만, 도 2에 도시된 바와 같이, 제1 측면 에칭 정지 벽(44)은 제1 트렌치(28)와 직경이 거의 동일하고, 제2 측면 에칭 정지 벽(46)은 제2 트렌치(30)의 직경과 거의 동일하다.
다음에, 도 5에 도시된 바와 같이, 필드 산화물층(42) 위의 반도체 기판(20) 상에 다수의 CMOS 처리 공정이 수행된다. CMOS 처리 공정은, 예를 들면, MOS 디바이스, 다수의 층간 유전층(48), 금속층 또는 금속 배선(50), 및 금속 배선(50) 및 층간 유전층(48) 위에 층간 절연층(48) 위에 형성된 패시베이션층(52) 형성을 포함한다. 금속 배선(50)은 알루미늄, 구리, 또는 알루미늄 실리콘과 같은 재료로 만들어 진다. 패시베이션층(52)은 PECVD(plasma enhanced chemical vapor deposition)을 사용하여 형성디고, 실리콘 질화물 또는 실리콘 산화물과 타은 물질로 이루어질 수 있다.
금속 배선(50)의 적어도 일부는, 도 6 및 도 7에 도시된 바와 같이, 반도체 기판(20)의 상면(22) 위에 코일(54)을 형성한다. 특히, 도 6을 참조하면, 적어도 코일(54)의 일부는 제1 측면 에칭 정지 벽(44)과 제2 측면 에칭 정지 벽(46) 사이에 위치된다.
이제, 도 7과 더불어 도 5를 참조하면, 필드 산화물층(42), 층간 절연층(48), 금속 배선(50)을 조합하고, 코일(54)을 형성함으로써, 종래 기술에서도 공통으로 이해되는 바와 같이, 반도체 기판(20)의 상면 상에 또는 그 위에 나선형 인덕터(56)를 형성한다. 특별히 도시하지는 않았지만, 나선형 인덕터(56)는 그 직경이 300 내지 500 마이크론이고 그 두께는 2 내지 5 마이크론이다.
다음에, 도 8 및 도 9에 도시된 바와 같이, 기판(20)은 종래 기술에서도 공통으로 이해되는 바와 같이 "씨닝(thinning)"된다. 씨닝은 그라인딩, 폴리싱, 에칭, 화학 기상 증착(CMP), 또는 그들의 임의의 조합에 의해 하면(24), 즉, "후부"에서 실행된다. 특히, 도 9에 도시된 바와 같이, 씨닝 공정을 통해 기판(20)의 두께(26)를 75 내지 100 마이크론으로 줄일 수 있다.
다음에, 도 10에 도시된 바와 같이, 기판(20)의 하면(24)을 통해 복수의 에칭 구멍(60)을 형성한다. 에칭 구멍(60)은 DRIE를 사용하여 형성하고, 예를 들면, 4 내지 6 마이크론의 폭(62)과 , 40 내지 50 마이크론의 깊이를 갖는다. 에칭 구멍(60)은 제1 측면 에칭 정지 벽(44)과 제2 측면 에칭 정지 벽(46) 사이의 기판(20) 부분으로 연장될 수 있다. 특별히 도시하지는 않았지만, 다수의 에칭 구멍(60)이 제1 측면 에칭 정지 벽(44)과 제2 측면 에칭 정지 벽(46) 사이에 형성될 수 있고, 도 6에 도시된 바와 같이, 트렌치 중심점(36) 주위에 원형 패턴으로 배열될 수 있다.
다음에, 도 11에 도시된 바와 같이, 반도체 기판(20)에는 이방성 에칭 공정이 수행된다. 바람직한 실시예에서, 기판(20)은 에칭 구멍(60)을 통과하여 제1 측면 에칭 정지 벽(44)과 제2 측면 에칭 정지 벽(46) 사이의 기판(20)의 반도체 재료를 이방성으로 에칭하는 제논 디플루오라이드(XeF2)에 노출된다. XeF2는 실리콘에 대하여는 에칭율이 분당 0.5 마이크론과 같이 매우 높고, 스퍼터링된 티타늄, 스토치오메트릭(stochiometric) 실리콘 질화물, 열 산화물, PECVD 실리콘 질화물, 및 알루미늄에 대하여는 에칭율이 극도로 낮다. 따라서, 도 7에 도시된 바와 같이, XeF2이 에칭 구멍(60)을 통과함에 따라, 제1 측면 에칭 정지 벽(44)과 제2 측면 에칭 정지 벽(46)에는 기본적으로 에칭이 수행되지 않지만, 제1 측면 에칭 정지 벽(44)과 제2 측면 에칭 정지 벽(46) 사이의 실리콘에는 매우 빠른 이방성 에칭 공정이 수행된다. 따라서, 도시된 바와 같이, 제1 측면 에칭 정지 벽(44)과 제2 측면 에칭 정지 벽(46) 사이에 그리고 나선형 인덕터(56)의 코일(54) 중 적어도 하나의 직접 아래에 공기 공동(66)이 형성된다. 제1 측면 에칭 정지 벽(44)과 제2 측면 에칭 정지 벽(46)에 의해 측면에서의 에칭이 블로킹되기 때문에, 공기 공동(66)의 형성은 수직방향으로 고속으로 진행된다. 도 6을 다시 참조하면, 제1 측면 에칭 정지 벽(44)과 제2 측면 에칭 정지 벽(46) 사이의 스페이스와 유사한 치수의 링 형상이다. 공기 공동(66)의 깊이는 30 내지 40 마이크론이고 반도체 재료가 이방성 에칭 가스에 노출되는 시간량에 의해 결정된다.
도 11에 도시된 바와 같이, 에칭 공정이 진행됨에 따라, 에칭 구멍(60)이 위 치한 곳에는 중합(polymeric) 컬럼(68)이 남게 된다. 당해 기술분야에 능숙한 자라면 이해할 수 있는 바와 같이, 중합 컬럼(68)은 에칭 구멍(60)을 형성하는데 사용되는 DRIE 공정 중에 형성된다. 중합 컬럼(68)은 이방성 에칭 가스에 의해 매우 느리게 에칭되는 폴리머로 이루어질 수 있다. 따라서, 중합 컬럼(68)에 인접한 기판(20) 내의 실리콘은 즉시 에칭되지 않는다. 에칭 공정이 완료된 후, 중합 컬럼(68)은 공기 공동(66)으로 연장되고 에칭 구멍(60)의 치수와 유사하게 된다. 중합 컬럼(68)은 종래 기술에서 공통으로 이해되는 바와 같이 산소 플라즈마 애싱(ashing) 공정을 사용하여 제거될 수 있다.
다음에, 기판(20)의 후부(24)에 밀봉, 즉, 제2 패시베이션층(70)을 형성하여 에칭 구멍(60)을 완전히 덮음으로써, 도 12에 도시된 바와 같이, 공기 공동(66)을 밀봉한다. 밀봉 패시베이션층(70)은, 예를 들면, TEOS(tetra-ethyl-ortho-silicate), 실리콘 산화물, 또는 실리콘 질화물로 이루어질 수 있다. 밀봉 패시베이션층(70)의 두께는, 예를 들면, 에칭 구멍(60)의 폭(62)에 따라 6 내지 8 마이크론일 수 있다. 밀봉 패시베이션층(70)은 또한 패터닝되고 에칭되어 기판(20)의 후부(24)의 부분을 노출할 수 있다.
다음에, 도 13을 참조하면, 기판(20)의 후부(24)에 금속화 공정을 수행하여, 밀봉 패시베이션층(70) 위에 후부 금속층(71)을 형성할 수 있다. 후부 금속층(71)은 알루미늄 또는 구리로 이루어지고 그 두께는 대략 10 내지 15 마이크론일 수 있다.
마지막 처리 공정 후에, 반도체 기판(20)을 개별 마이크로전자 다이, 즉, 반 도체 칩으로 자르고, 각 칩은 개별 집적 회로를 수반하게 된다. 다음에, 컴퓨팅 시스템에 설치하기 전에 반도체 칩을 패키지 기판에 부착할 수 있다. 도 7을 참조하면, 당해 기술분야에서 공통으로 이해할 수 있는 바와 같이, 인덕터(56) 주위에 전자기장이 생성되도록 하는 나선형 인덕터(56)의 코일(54)을 통해 전기 신호가 전송될 수 있다.
어셈블리는 몇 가지 이점을 갖는다. 우선, 공기의 절연 특성 때문에, 코일과 기판의 유도 결합이 감소함으로써, 인덕터의 Q 계수를 증가시킬 수 있다. 또한, 공기 공동이 밀봉 패시베이션층으로 밀봉되기 때문에, 후속 공정 동안 공기 공동이 오염될 가능성이 최소화된다. 더불어, 에칭 정지 벽을 사용함으로써, 공기 공동의 사이즈, 형상 및 위치를 정확하게 제어할 수 있을 뿐만 아니라 어셈블리의 기계 강도를 향상시킬 수 있다. 따라서, 후속 처리 공정, 패키징 또는 선적 중에 어셈블리가 손상될 가능성이 줄어든다.
도 14는 도 4, 도 6 및 도 9에 도시된 바와 같이, 본 발명의 대체 실시예에 따른 측면 에칭 정지 층 레이아웃을 도시한다. 도 13에 도시된 바와 같은 측면 에칭 정지 벽 구성을 구성하기 위해, 제1 트렌치(28)와 제2 트렌치(30)를 상호접속하는 제3 트렌치(72) 세트가 에칭된다. 도 3에 도시된 방식과 유사한 방식으로 필드 산화물층(42)의 형성 중에, 제3 트렌치(72) 세트도 필드 산화물층(42)으로 채워져서, 제1 및 제2 측면 에칭 정지 벽(44 및 46)을 상호접속하는 다수의 지지벽(74)을 형성한다. 도 13에 도시된 예에서, 에칭 구멍(60)의 단지 한 쌍만이 두 개의 연속 지지벽(74) 사이에 놓이도록 에칭 구멍(60)이 배치된다. 따라서, 반도체 기판이 이방성 에칭 가스에 노출될 때, 형성된 공기 공동(66)은 다수의 공기 공동 챔버(76)로 분리되고, 각각의 공기 공동(76)은 제1 측면 에칭 정지 벽(44), 제2 측면 에칭 정지 벽(46), 및 연속 지지벽(74)에 의해 구획된다. 이 실시예는 지지벽(74)에 기인하여 부가의 구조 지지 및 기계 강도를 부가하는 추가의 이점을 제공한다.
도 15 내지 도 17은 본 발명의 또 다른 실시예에 따른 에칭 정지 벽 구성을 도시한다. 도 15에 도시된 바와 같이, 제1 트렌치(28)와 제2 트렌치(30)는 도 2에 도시된 것과 유사한 방식으로 반도체 기판(20)에 형성된다. 그러나, 도시된 바와 같이, 다수의 지지 구조 형성 트렌치(78)는 제1 트렌치(28)와 제2 트렌치(30) 사이의 반도체 기판의 상면(22)에도 형성된다. 상세하게 도시하지는 않았지만, 지지 구조 형성 트렌치(78)는, 예를 들면, 폭이 대략 2 마이크론이고 깊이가 대략 10 마이크론이다. 제1 트렌치(28)와 제2 트렌치(30) 및 지지 구조 형성 트렌치(78) 사이에 대략 8 마이크론의 반도체 기판(20)의 상면(22)에 갭(80)이 남게 될 수 있다.
지지 구조 형성 트렌치(78)들은 약간 이격되어 그 지지 구조 형성 트렌치(78)들 사이의 반도체 기판(20)의 반도체 재료로부터 반도체 부재(82)를 형성한다는 것도 유의하자. 도시된 바와 같이, 제1 트렌치(28)와 제2 트렌치(30) 사이의 반도체(20) 상의 영역은 교대의 지지 구조 형성 트렌치(78)와 반도체 부재(82)로 덮여질 수 있다. 반도체 부재(82)는 그 폭이 지지 구조 형성 트렌치(78)의 폭과 유사할 수 있다.
다음에, 도 16에 도시된 바와 같이, 도 3에 도시된 것과 유사한 형식으로, 반도체 기판(20)의 상면(22)에 필드 산화물층(42)이 형성될 수 있다. 필드 산화물 층(42)은 제1 트렌치(28)와 제2 트렌치(30)를 산화에 의해 완전히 채울 수 있을 뿐만 아니라지지 구조 형성 트렌치(78)를 완전히 산화시킬 수 있다.
그러나, 필드 산화물층(42)이 기판(20)의 반도체 재료의 산화에 기인하여 반도체 기판(20)의 반도체 재료 상에 형성되거나 성장됨에 따라, 도 16 및 도 17에 도시된 바와 같이, 산화물이 반도체 기판(20)의 최상면에 부분적으로 "내장(embedded)"된다. 반도체 부재(82)의 미세한 폭과 결합된 이 산화로 인해 부재(82) 전체가 필드 산화물층(42)의 산화 재료로 변경하게 된다. 따라서, 지지 구조 형성 트렌치(78)와 반도체 부재(82)에 의해 점유되는 기판(20)의 영역이 필드 산화 재료로 전체적으로 이루어진다. 결과적으로, 도 17에 도시된 바와 같이, 제1 및 제2 측면 에칭 정지 벽(44 및 46) 사이의 필드 산화물층(42)으로부터 아래 방향으로 연장되고 그 필드 산화물층(42)과 일체로 되는 환상의 지지 부재(84), 즉, 보강재가 형성된다.
도 17에 도시된 예에서, 환상의 지지 부재(84)는 에칭 고정 중에 산화물로 구성되기 때문에, 환상의 지지 부재(84)는 기본적으로 에칭되지 않아, 공기 공동(66)은 그 단면이 "U-형상"을 취하게 된다. 이 경우에, 환상의 지지 부재(84)는 전체의 반도체 기판(20)에 부가의 기계 강도를 제공한다.
본 발명은 마이크로전자 어셈블리를 형성하는 방법을 제공한다. 이 방법은, 제1 및 제2 대향 면을 구비하는 반도체 기판에 제1 및 제2 측면 에칭 정지 벽을 형성하는 단계; 반도체 기판의 제1 면에 인덕터를 형성하는 단계; 반도체 기판의 제2 표면을 통해 에칭 구멍을 형성하여, 제1 및 제2 측면 에칭 정지 벽 사이의 기판을 노출하는 단계; 제1 및 상기 제2 측면 에칭 정지 벽 사이의 반도체 기판을 에칭 구멍을 통해 이방성으로 에칭하여, 반도체 기판 내에 공동을 형성하는 단계; 및 에칭 구멍 위에 밀봉층을 형성하여, 공동을 밀봉하는 단계를 포함한다.
본 발명은 또한 공동 위에 적어도 인덕터의 일부를 위치시키는 것을 포함할 수 있다. 인덕터는 반도체 기판상의 인덕터 중심점 주위를 감싸는(wrapped) 코일을 포함할 수 있다. 제1 및 제2 측면 에칭 정지 벽은 인덕터 중심점 주위에 형성될 수 있다. 제1 측면 에칭 정지 벽은 인덕처 중심점과 제2 측면 에칭 정지 벽 사이에 위치될 수 있고, 제1 및 제2 측면 에칭 정지 벽 모두 인덕터 중심점을 중심으로 할 수 있다. 에칭 구멍은 DRIE(Deep Reactive Ion Etching)을 사용하여 형성할 수 있다. 상기 방법은 또한 반도체 기판의 제1 면 상에 에칭 정지 재료를 갖는 에칭 정지층을 형성하여 제1 및 제2 측면 에칭 정지 벽을 형성하는 것을 포함할 수 있다.
본 발명은 또한, 반도체 재료를 포함하는 반도체 기판의 제1 면에 제1 및 제2 트렌치를 형성하는 단계를 포함하는 마이크로전자 어셈블리 형성 방법을 제공하는 것으로, 이 방법은, 반도체 재료를 포함하는 반도체 기판의 제1 면에 제1 및 제2 트렌치를 형성하는 단계; 반도체 기판의 제1 면 위에, 제1 및 제2 트렌치를 채우는 에칭 정지층을 형성하는 단계; 반도체 기판의 제1 면에 인덕터를 형성하는 단계; 반도체 기판의 제2 면을 통해 에칭 구멍을 형성하여, 제1 및 제2 트렌치 사이의 반도체 재료를 노출시키는 에칭 구멍 형성 단계; 제1 및 제2 트렌치 사이의 반도체 재료를 에칭 구멍을 통해 이방성으로 에칭하여, 반도체 기판 내에 공동을 형 성하는 단계; 및 반도체 기판의 제2 면 위에 밀봉층을 형성하여, 공동을 밀봉하는 단계를 포함한다.
반도체 기판의 제1 면은 상면일 수 있고, 반도체 기판의 제2 면은 하면일 수 있다. 제1 및 제2 트렌치는 트렌치 중심점 주위에 형성되고, 제1 트렌치는 트렌치 중심점과 제2 트렌치 사이에 위치된다.
인덕터는 트렌치 중심점 주위를 감싸는 코일을 포함할 수 있고, 적어도 코일의 일부는 공동 위에 위치될 수 있다. 제1 및 제2 트렌치는 실질적으로 원형일 수 있고, 공동은 환상의 링 형상일 수 있다.
에칭 구멍은 DRIE를 사용하여 형성될 수 있다. 상기 방법은 또한 밀봉층 위에 반도체 기판의 하면 상에 금속층을 형성하는 단계를 포함할 수 있다.
본 발명은 또한 마이크로전자 어셈블리를 제공한다. 이 마이크로전자 어셈블리는 제1 및 제2 트렌치가 형성된 반도체 기판; 반도체 기판 상에 그리고 제1 및 제2 트렌치 내의 에칭 정지층 - 상기 제1 및 제2 트렌치는 제1 및 제2 에칭 정지 벽을 형성하고, 상기 기판과 상기 에칭 정지층은 함께 상기 에칭 정지층 아래에 그리고 상기 제1 및 상기 제2 에칭 정지 벽 사이에 에칭 구멍을 통해 공동을 형성하고, 상기 에칭 구멍은 상기 공동과 상기 반도체 기판의 상기 제1 면을 상호접속하며, 상기 에칭 정지층은 에칭 정지 재료를 포함함 -; 반도체 기판의 제2 면 상의 인덕터 - 상기 인덕터의 적어도 일부는 상기 반도체 기판 내의 상기 공동 위에 위치됨 -; 및 반도체 기판의 제1 면에서 에칭 구멍 위에 형성된 밀봉층을 포함한다.
반도체 기판의 제1 면은 그 반도체 기판의 제2 면에 대향할 수 있다. 인덕 터는 반도체 기판의 인덕터 중심점 주위를 감싸는 적어도 하나의 코일을 포함할 수 있고, 제1 및 제2 트렌치는 인덕터 중심점 주위에 형성될 수 있다. 제1 트렌치는 인덕터 중심점과 제2 트렌치 사이에 있을 수 있고, 제1 및 제2 트렌치는 사실상 원 형상일 수 있고, 공동은 환상의 링 형상일 수 있다.
마이크로전자 어셈블리는 또한 제1 및 제2 에칭 정지 벽을 상호접속하는 복수의 지지벽을 포함할 수 있다. 마이크로전자 어셈블리는 또한 공동의 내면으로부터 연장되는 에칭 정지 재료를 포함하는 환상의 지지 부재 및 밀봉층 위의 반도체 기판의 하면에 형성된 금속층을 포함할 수 있다.
전술한 본 발명의 상세한 설명에 적어도 하나의 예시적 실시예를 제공하였지만, 다수의 변형예가 있을 수 있다는 것을 이해하자. 또한, 예시적 실시예 또는 예시적 실시예들은 단지 예일 뿐, 본 발명의 범위, 적용가능성 또는 구성을 어떤 방식으로든 한정하고자 하는 것은 아니다. 오히려, 전술한 상세한 설명은 당해 분야에 능숙한 자에게, 본 발명의 예시적 실시예를 구현하기 위한 편리한 로드맵을 제공할 것이고, 첨부된 청구범위 및 그의 법적 등가물에서 설명되는 바와 같이 본 발명의 범위를 벗어나지 않으면서 예시적 실시예에 설명된 구성요소의 기능 및 배열에 다양한 변경이 가해질 수 있다는 것을 이해하자.

Claims (20)

  1. 마이크로전자 어셈블리 형성 방법으로서,
    제1 및 제2 대향 면을 구비하는 반도체 기판에 제1 및 제2 측면 에칭 정지 벽을 형성하는 단계;
    상기 반도체 기판의 제1 면에 인덕터를 형성하는 단계;
    상기 반도체 기판의 제2 면을 통해 에칭 구멍을 형성하여, 상기 제1 및 상기 제2 측면 에칭 정지 벽 사이의 상기 기판을 노출하는 단계;
    상기 제1 및 상기 제2 측면 에칭 정지 벽 사이의 상기 반도체 기판을 상기 에칭 구멍을 통해 이방성으로 에칭하여, 상기 반도체 기판 내에 공동을 형성하는 단계; 및
    상기 에칭 구멍 위에 밀봉층을 형성하여, 상기 공동을 밀봉하는 단계
    를 포함하는 마이크로전자 어셈블리 형성 방법.
  2. 제1항에 있어서,
    상기 공동 위에 상기 인덕터의 적어도 일부를 위치시키는 단계를 더 포함하는 마이크로전자 어셈블리 형성 방법.
  3. 제2항에 있어서,
    상기 인덕터는 상기 반도체 기판 상에 인덕터 중심점 주위를 감싸는 코일을 포함하는 마이크로전자 어셈블리 형성 방법.
  4. 제3항에 있어서,
    상기 제1 및 상기 제2 측면 에칭 정지 벽은 상기 인덕터 중심점 주위에 형성되는 마이크로전자 어셈블리 형성 방법.
  5. 제4항에 있어서,
    상기 제1 측면 에칭 정지 벽은 상기 인덕터 중심점과 상기 제2 측면 에칭 정지 벽 사이에 위치되고, 상기 제1 및 상기 제2 측면 에칭 정지 벽 모두 상기 인덕터 중심점에 중심을 두는 마이크로전자 어셈블리 형성 방법.
  6. 제5항에 있어서,
    상기 이방성 에칭은 제논 디플루오라이드(difluoride)를 사용하여 수행되는 마이크로전자 어셈블리 형성 방법.
  7. 제6항에 있어서,
    상기 반도체 기판의 상기 제1 면 상에 에칭 정지 재료를 포함하는 에칭 정지층을 형성하여, 상기 제1 및 상기 제2 측면 에칭 정지 벽을 형성하는 단계를 더 포함하는 마이크로전자 어셈블리 형성 방법.
  8. 마이크로전자 어셈블리 형성 방법으로서,
    반도체 재료를 포함하는 반도체 기판의 제1 면에 제1 및 제2 트렌치를 형성하는 단계;
    상기 반도체 기판의 제1 면 위에, 상기 제1 및 상기 제2 트렌치를 채우는 에칭 정지층을 형성하는 단계;
    상기 반도체 기판의 제1 면에 인덕터를 형성하는 단계;
    상기 반도체 기판의 제2 면을 통해 에칭 구멍을 형성하여, 상기 제1 및 상기 제2 트렌치 사이의 반도체 재료를 노출시키는 에칭 구멍 형성 단계;
    상기 제1 및 상기 제2 트렌치 사이의 반도체 재료를 상기 에칭 구멍을 통해 이방성으로 에칭하여, 상기 반도체 기판 내에 공동을 형성하는 단계; 및
    상기 반도체 기판의 상기 제2 면 위에 밀봉층을 형성하여, 상기 공동을 밀봉하는 단계
    를 포함하는 마이크로전자 어셈블리 형성 방법.
  9. 제8항에 있어서,
    상기 반도체 기판의 상기 제1 면은 상면이고, 상기 반도체 기판의 상기 제2 면은 하면인 마이크로전자 어셈블리 형성 방법.
  10. 제9항에 있어서,
    상기 제1 및 상기 제2 트렌치는 트렌치 중심점 주위에 형성되고, 상기 제1 트렌치는 상기 트렌치 중심점과 상기 제2 트렌치 사이에 위치되는 마이크로전자 어셈블리 형성 방법.
  11. 제10항에 있어서,
    상기 인덕터는 상기 트렌치 중심점 주위를 감싸는 코일을 포함하고, 상기 코일의 적어도 일부는 상기 공동 위에 위치되는 마이크로전자 어셈블리 형성 방법.
  12. 제11항에 있어서,
    상기 제1 및 상기 제2 트렌치는 사실상 우 형상이고, 상기 공동은 환상의 링 형상인 마이크로전자 어셈블리 형성 방법.
  13. 제12항에 있어서,
    상기 에칭 구멍 형성 단계는 DRIE(Deep Reactive Ion Etching)을 사용하여 수행되는 마이크로전자 어셈블리 형성 방법.
  14. 제13항에 있어서,
    상기 밀봉층 위의 상기 반도체 기판의 하면에 금속층을 형성하는 단계를 더 포함하는 마이크로전자 어셈블리 형성 방법.
  15. 마이크로전자 어셈블리로서,
    제1 및 제2 트렌치가 형성된 반도체 기판;
    상기 반도체 기판 상에 그리고 상기 제1 및 상기 제2 트렌치 내의 에칭 정지층 - 상기 제1 및 상기 제2 트렌치는 제1 및 제2 에칭 정지 벽을 형성하고, 상기 기판과 상기 에칭 정지층은 함께 상기 에칭 정지층 아래에 그리고 상기 제1 및 상기 제2 에칭 정지 벽 사이에 에칭 구멍을 통해 공동을 형성하고, 상기 에칭 구멍은 상기 공동과 상기 반도체 기판의 상기 제1 면을 상호접속하며, 상기 에칭 정지층은 에칭 정지 재료를 포함함 -;
    상기 반도체 기판의 제2 면 상의 인덕터 - 상기 인덕터의 적어도 일부는 상기 반도체 기판 내의 상기 공동 위에 위치됨 -; 및
    상기 반도체 기판의 상기 제1 면에서 상기 에칭 구멍 위에 형성된 밀봉층
    을 포함하는 마이크로전자 어셈블리.
  16. 제15항에 있어서,
    상기 반도체 기판의 제1 면은 상기 반도체 기판의 제2 면에 대향하는 마이크로전자 어셈블리.
  17. 제16항에 있어서,
    상기 인덕터는 상기 반도체 기판의 인덕터 중심점 주위를 감싸는 적어도 하나의 코일을 포함하고, 상기 제1 및 상기 제2 트렌치는 상기 인덕터 중심점 주위에 형성되고, 상기 제1 트렌치는 상기 인덕터 중심점과 상기 제2 트렌치 사이에 있으 며, 상기 제1 및 상기 제2 트렌치는 사실상 원 형상이고 상기 공동은 환상의 링 형상인 마이크로전자 어셈블리.
  18. 제17항에 있어서,
    상기 제1 및 상기 제2 에칭 정지 벽을 상호접속하는 복수의 지지벽을 더 포함하는 마이크로전자 어셈블리.
  19. 제18항에 있어서,
    상기 공동의 내면으로부터 연장되는 환상의 지지 부재를 더 포함하고, 상기 환상의 지지 부재는 상기 에칭 정지 재료를 포함하는 마이크로전자 어셈블리.
  20. 제19항에 있어서,
    상기 밀봉층 위에 상기 반도체 기판의 제1 면 상에 형성된 금속층을 더 포함하는 마이크로전자 어셈블리.
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