CN101471341B - 半导体芯片 - Google Patents

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Abstract

本发明提供一种半导体芯片，在外围部锯齿状配置了3列以上的外部连接用焊盘，其可以抑制芯片面积，同时稳定提供电源或接地。其解决方案是将最外列配置的外部连接用焊盘(11)用作内部核心电路的电源用或接地用焊盘。从外侧起第2列上配置的外部连接用焊盘(12)通过与焊盘用金属同层的金属(15)来与该外部连接用焊盘(11)连接。对内部核心电路的电源供给布线的电阻为来自焊盘(11)的电阻R2与来自焊盘(12)的电阻(R3’+R3”)的并联电阻，其值比电阻R2小很多。由此，可以防止由内部核心电路的电源的电压降引起的电路的误动作。且需要的I/O单元(9a，9b)仅为2个。

Description

半导体芯片
技术领域
本发明涉及在外围部配置了外部连接用焊盘(pad)的半导体芯片。
背景技术
现有技术中，作为半导体芯片，采用如下所述的结构：在中央部设置形成了内部核心(core)电路的内部核心区域，在其外侧设置形成了接口电路的外围I/O区域，且在外围部锯齿状配置外部连接用焊盘。
专利文献1中公开了如下所述的结构：在两列按锯齿状配置外部连接用焊盘的半导体芯片中，将外侧的焊盘用作电源用或接地用，而将内侧的焊盘用作信号输入输出用。由此，连接电源用或接地用焊盘和电源环路或接地环路的接合线、与连接信号用焊盘和内部引线的接合线不相交，避免了引线接合的困难。
专利文献2中公开了为了兼顾接合的容易性与电源的稳定提供性，集中多个IO单元，而配置为电源用或接地用的IO单元的结构。
【专利文献1】日本特开平11-87399号公报(第8页、图1)
【专利文献2】日本特开2006-339335号公报(第9页、图1)
【专利文献3】日本特开2005-277392号公报(第11页、图1)
【专利文献4】日本特开2005-303279号公报(第17项、图4)
这里，考察3列以上，按锯齿状配置外部连接用焊盘的半导体芯片。
若基于从专利文献1得到的知识，为了避免引线接合的困难，作为电源用和接地用的焊盘，最好在所配置的焊盘中选用配置在最外侧的列上的焊盘。
但是，在配置3列以上的焊盘的结构中，由于焊盘列所占的区域变大，所以从芯片端到内部核心区域的距离变长。另外，由于与各焊盘对应设置的I/O单元的个数增加，则各I/O单元的宽度要相应地变窄。因此，在从最外列的焊盘向内部核心电路提供电源和接地的情况下，I/O单元内的电源供给布线的电阻变大，结果，有可能产生由内部核心电路的电源的电压降(IR drop)引起的电路误动作。
首先，使用图12，来说明2列配置焊盘的结构中的电源供给布线的电阻。图12中，(a)是平面图，(b)是表示图12(a)的L1-L1’截面、U1-U1’截面的图。如图12(a)所示，2列锯齿状配置外部连接用焊盘81，与各外部连接用焊盘81相对应配置I/O单元82。并且，外侧配置的外部连接用焊盘83用作内部核心电路的电源用或接地用焊盘。
这里，设I/O单元82的宽度为X、高度为Y。在从外部连接用焊盘83经I/O单元82内的电源供给布线向内部核心电路提供电源或接地的情况下，这时的电源供给布线的电阻为R1。具有电阻R1的电源供给布线形成在焊盘下金属层，长度为从芯片端到内部核心区域的距离(＝Y)的1/2。因此，若设用于电源供给布线的金属的片电阻为Rs，设根据工艺所规定的面积率为A，则变为
R1＝1/2×(Y/X)×(Rs/A)
＝1/2×Z
(其中，Z＝Y/X×(Rs/A))。
接着，使用图13来说明3列配置了焊盘的结构中的电源供给布线的电阻。图13中，(a)是平面图，(b)是表示图13(a)的L1-L1’截面、M1-M1’截面、U1-U1’截面的图。如图13(a)所示，3列锯齿状配置外部连接用焊盘91，与各外部连接用焊盘91对应配置I/O单元92。并且，将最外列配置的外部连接用焊盘93用作内部核心电路的电源用或接地用焊盘。
这里，设I/O单元92的宽度为X’、高度为Y’。若设3列配置的焊盘的间距与2列配置的焊盘的间距相同(I/O单元的宽度方向、高度方向)，则3列配置的I/O单元与2列配置的I/O单元相比，间距为2/3、高度为3/2。即，X’＝(2/3)×X，Y’＝(3/2)×Y这样的关系成立。
在从外部连接用焊盘93经I/O单元92内的电源供给布线向内部核心电路提供电源或接地的情况下，这时的电源供给布线的电阻变为R2。具有电阻R2的电源供给布线在焊盘下金属层上构成，长度为芯片端到内部核心区域的距离(＝Y’)的2/3。由此，变为
R2＝2/3×(Y’/X’)×(Rs/A)
＝2/3×((3/2)×Y/(2/3)×X)×(Rs/A)
＝3/2×Z。
这样，3列配置情况下的电源供给布线的电阻R2比2列配置的情况下的电源供给布线的电阻R1大很多。通过上面的计算变为3倍。若电源供给布线的电阻增大，则内部核心电路的电源的电压降(IR DROP)变大，由此产生电路的误动作的可能性提高。另一方面，在3列配置的情况下，为了将电源供给布线的电阻抑制为与2列配置的情形相同的程度，所以需要将2列配置的情况下的3倍个数的外部连接用焊盘用作电源或接地用焊盘。其带来了芯片面积的增大，所以不理想。
在专利文献2中，为了减小I/O单元内的电源供给布线的电阻，在2列配置了焊盘的结构中，集中至少3个I/O单元来配置为电源用或接地用I/O单元，并将与此对应的电源用或接地用的外部连接用焊盘配置在半导体芯片的最外列。
但是，专利文献2中，有最好集中(焊盘列数+1)的I/O单元来作为一个电源用I/O单元(在段落[0049])的记载，基于此，在3列配置了焊盘的结构中，需要集中4个以上的I/O单元来配置为电源用或接地用的I/O单元。这时，认为可以减少电源供给布线的电阻，但是作为电源用或接地用I/O单元使用的区域要变大到需要以上，进而带来了半导体芯片的面积增大。
发明内容
基于上述问题，本发明的目的是在外围部按锯齿状配置3列以上的外部连接用焊盘的半导体芯片中，抑制芯片面积的增大，同时，防止由内部核心电路的电源电压降引起的电路误动作。
本发明的半导体芯片，装载了半导体集成电路，其包括：内部核心区域，其设置在所述半导体芯片的中央部，且形成了内部核心电路；外围I/O区域，其设置在所述内部核心区域的外侧，且形成了接口电路；以及多个外部连接用焊盘，其在所述半导体芯片的外围部配置了3列以上并配置成锯齿状；所述多个外部连接用焊盘包括：第1外部连接用焊盘，其配置在最外列，且用作所述内部核心电路的电源用或接地用焊盘；以及第2外部连接用焊盘，其配置在从外侧起第2列上，且相邻于所述第1外部连接用焊盘，通过与焊盘用金属同层的金属与所述第1外部连接用焊盘连接。
根据本发明，将在最外列配置的第1外部连接用焊盘用作内部核心电路的电源用或接地用焊盘。并且，将从外侧起第2列上配置的第2外部连接用焊盘通过与焊盘用金属同层的金属与该第1外部连接用焊盘连接。由此，对内部核心电路的电源供给布线的电阻为来自第1外部连接用焊盘的电阻与来自第2外部连接用焊盘的电阻并联电阻，其电阻值格外小。由此，可以防止由内部核心电路的电源的电压降引起的电路的误动作。且，由于与电源用或接地用焊盘对应的I/O单元仅为2个，所以不会引起芯片面积的增大。
本发明的半导体芯片，装载了半导体集成电路，其包括：内部核心区域，其设置在所述半导体芯片的中央部，形成了内部核心电路；外围I/O区域，其设置在所述内部核心区域的外侧，形成了接口电路；以及多个外部连接用焊盘，其在所述半导体芯片的外围部配置了3列以上并配置成锯齿状；将最内列配置的所述外部连接用焊盘中至少一个用作所述内部核心电路的电源用或接地用焊盘；将最外列配置的所述外部连接用焊盘中至少一个用作所述接口电路的电源用或接地用焊盘。
根据本发明，由于将在最内列配置的外部连接用焊盘中至少一个用作内部核心电路的电源用或接地用焊盘，所以可以减小对内部核心电路的电源供给布线的电阻。由此，可以防止由内部核心电路的电源的电压降引起的电路的误动作。且不会引起芯片面积的增大。另外，由于将最外列上配置的外部连接用焊盘中的至少一个用作接口电路的电源或接地用芯片，所以可以缩短连接该外部连接用芯片和半导体芯片周围的电源环路和接地环路的接合线的长度。结果，由于减小了接合线的电感，所以可以减少由从内部核心电路经接口电路的信号的同时输出引起的在接口电路的电源和接地上产生的输出同时变化噪声，由此，可以防止电路误动作。
【发明的效果】
根据本发明，由于在外围部按锯齿状配置了3列以上的外部连接用焊盘的半导体芯片中，可以减小对内部核心电路的电源供给布线的电阻，所以可以抑制芯片面积的增大，同时，可以防止由内部核心电路的电源电压降引起的电路误动作。
附图说明
图1是在本发明的实施方式1～4中作为前提的半导体芯片的结构示意图；
图2是将图1的半导体芯片安装在BGA封装中的状态的图；
图3是表示本发明的实施方式1的半导体芯片的外部连接用焊盘的结构的一部分的图；(a)是平面图、(b)是截面图；
图4是表示本发明的实施方式2的半导体芯片的外部连接用焊盘的结构的一部分的平面图；
图5是表示本发明的实施方式3的半导体芯片的外部连接用焊盘的结构的一部分的平面图；
图6是表示本发明的实施方式4的半导体芯片的外部连接用焊盘的结构的一部分的图，(a)是平面图、(b)是截面图；
图7是表示用第2层的金属连接由2层金属层形成的焊盘的状态的截面图；
图8是表示用第1层和第2层的金属连接由2层金属层形成的焊盘的状态的截面图；
图9是表示用第1层金属连接由2层金属层形成的焊盘的状态的截面图；
图10是本发明的实施方式5的半导体芯片的结构示意图；
图11是本发明的实施方式6的半导体芯片的结构示意图；
图12是用于说明2列配置了焊盘的半导体芯片的电源供给布线的电阻的图；(a)是平面图、(b)是截面图；
图13是用于说明3列配置了焊盘的半导体芯片的电源供给布线的电阻的图；(a)是平面图、(b)是截面图。
图中：
1半导体芯片
2内部核心区域
3外围I/O区域
4外部连接用焊盘
11第1外部连接用焊盘
12第2外部连接用焊盘
15金属
21第3外部连接用焊盘
22金属
31第3外部连接用焊盘
32金属
41第3外部连接用焊盘
42金属
61半导体芯片
62内部核心区域
63外围I/O区域
64外部连接用焊盘
64a在最内列配置的外部连接用焊盘
64b最外列和从外侧数第2列配置的外部连接用焊盘
71半导体芯片
72内部核心区域
73外围I/O区域
74外部连接用焊盘
75内部核心电路的电源用或接地用焊盘
76接口电路的电源用或接地用焊盘
具体实施方式
下面参考附图来详细说明本发明的实施方式。
(实施方式1)
图1是在本发明的实施方式1～4中作为前提的半导体芯片的结构示意图。图1所示的半导体芯片包括：设置在中央部，并形成内部核心电路的的内部核心区域2；设置在内部核心区域2的外侧，并形成了接口电路(I/O电路)的外围I/O区域3。另外，在半导体芯片1的外围部，按锯齿状配置了3列的多个外部连接用焊盘4。将接口电路内的I/O单元分别连接到各外部连接用焊盘4。
图2是表示将图1的半导体芯片1安装在BGA(球栅格阵列：Ball GridArray)封装上的状态的图。在BGA封装中，设置了电源用和接地用的专用平面上，在该专用平面上配置公共的电源环路5和接地环路6，使其包围半导体芯片1的周围。进一步在其外侧配置信号用的内部引线7。各外部连接用焊盘4中，分别通过接合线8将电源用的焊盘与电源环路5相连，接地用的焊盘与接地环路6相连，信号用的焊盘与内部引线7相连。
这里，如在背景技术部分所说明的，在配置了3列以上的连接用焊盘的结构中，芯片端到内部核心区域的距离变长，同时各I/O单元的宽度变窄。因此，在从最外列的外部连接用焊盘向内部核心电路提供电源和接地的情况下，I/O单元内的电源供给布线的电阻变大，结果，有可能产生由内部核心电路的电源的电压降引起的电路误动作。本实施方式为了处理该问题，在从最外列的外部连接用焊盘向内部核心电路提供电源和接地的情况下，使电源供给布线的电阻充分小。
图3是表示本发明的实施方式1的半导体芯片的外部连接用焊盘的结构的一部分的图。该图中，(a)是平面图，(b)是表示图3(a)的L1-L1’截面、M1-M1’截面、U1-U1’截面的图。如图3(a)所示，3列锯齿状配置外部连接用焊盘4，与各外部连接用焊盘4对应地配置I/O单元9。图3(b)的截面图中，仅表示了焊盘用金属层与焊盘下金属层这2层，对于更下面的金属层和扩散层省略了图示。
如图3所示，本实施方式中，将多个外部连接用焊盘4中，在最外列配置的第1外部连接用焊盘11用作内部核心电路的电源用或接地用焊盘。并且，将第1外部连接用焊盘11配置在外侧起第2列(本实施方式中为中央列)，且通过与焊盘用金属同层的金属15，和与第1外部连接用焊盘11相邻的第2外部连接用焊盘连接。通过这种结构，可以减少电源供给布线的电阻值，抑制内部核心电路的电源的电压降。
这里，说明本实施方式的内部核心电路的电源的电压降的抑制效果。设I/O单元9的宽度为X’，高度为Y’。若设配置了2列外部连接用焊盘的情况下的I/O单元的宽度为X、高度为Y，则如在背景技术部分中所说明的，变为
X’＝(2/3)×X，Y’＝(3/2)×Y。
现在，在从第1和第2外部连接用焊盘11，12经I/O单元9内的电源供给布线向内部核心电路供给电源或接地的情况下，这时的电源供给布线的电阻变为R3。R3为R2与(R3’+R3”)的合成电阻，为
R3＝R2//(R3’+R3”)。
其中，R2是包含截面L1-L1’的I/O单元9a内的电源供给布线的电阻(背景技术部分中所说明的)、R3’是包含截面M1-M1’的I/O单元9b内的电源供给布线中第2外部连接用焊盘12下的电阻，R3”同样是I/O单元9b内的电源供给布线中第3列的外部连接用焊盘13下的电阻。
具有电阻R3”的电源供给布线由焊盘用金属层与焊盘下金属层这2层构成，长度是从芯片端到内部核心区域2的距离(＝Y’)的1/3。具有电阻R3”的电源供给布线由焊盘下金属层这1层构成，长度是距离Y’的1/3。由此，若将用于电源供给布线的金属(用于焊盘用金属层与焊盘下金属层的金属)的片电阻设作Rs，将根据工艺规定的面积率设作A，则
R3’＝1/2×(1/3×Y’/X’)×(Rs/A)
R3”＝(1/3×Y’/X’)×(Rs/A)
∴R3’+R3”
＝1/2×(1/3×Y’/X’)×(Rs/A)+(1/3×Y’/X’)×(Rs/A)
＝(1/2×(3/2)×Y)/((2/3)×X)×(Rs/A)
＝9/8×Z
(其中，Z＝Y/X×(Rs/A))
因此，变为
R3＝R2//(R3’+R”)
＝(3/2×Z)//(9/8×Z)
＝9/14×Z。
Figure G2008101902089D00081
即，电阻R3是仅将最外列的外部连接用焊盘用作电源用或接地用焊盘的情况下的电阻R2的40％左右的值，与通过2列配置而仅将外侧的外部连接用焊盘用作电源用或接地用的情况下的电阻R1相比，为稍大的程度。
如上所述，根据本实施方式，通过与焊盘用金属同层的金属15来将在最外列配置的第1外部连接用焊盘11与从外侧起第2列配置的第2外部连接用焊盘12连接，并将其用作内部核心电路的电源用或接地用焊盘，从而可以充分低地抑制电源供给布线的电阻。由此，可以防止由内部核心电路的电源的电压降引起的电路的误动作。而且，由于与电源用或接地用焊盘对应的I/O单元仅为2个，所以还不会引起芯片面积的增大。
(实施方式2)
图4是表示本发明的实施方式2的半导体芯片的外部连接用焊盘的结构的一部分的平面图。在图4中也与图3(a)同样，3列锯齿状配置外部连接用焊盘4，对应于各外部连接用焊盘4来配置I/O单元9。
如图4所示，本实施方式中，将多个外部连接用焊盘4中最外列配置的第1外部连接用焊盘11用作内部核心电路的电源用或接地用焊盘。并且，该第1外部连接用焊盘11通过与焊盘用金属同层的金属15来与配置在从外侧起第2列且和第1外部连接用焊盘11相邻的第2外部连接用焊盘12连接。对于该方面与实施方式1相同。
进一步，本实施方式中，第1外部连接用焊盘11通过与焊盘用金属同层的金属22，与配置在从外侧起第2列上且和第1外部连接用焊盘11相邻的不同于第2外部连接用焊盘12的第3外部连接用焊盘21连接。通过这种结构，进一步降低了电源供给布线的电阻值，抑制了内部核心电路的电源的电压降。
现在，在从第1、第2和第3外部连接用焊盘11，12，21经I/O单元9内的电源供给布线向内部核心电路提供电源或接地的情况下，设这时的电源供给布线的电阻为R4。R4为图3所示的R3与(R4’+R4”)的合成电阻，为
R4＝R3//(R4’+R4”)。
其中，R4’是I/O单元9c内的电源供给布线中第3外部连接用焊盘21的电阻(焊盘用金属层)、R4”同样是I/O单元9c内的电源供给布线中第3列外部连接用焊盘23下的电阻(焊盘下金属层)。由此，电阻R4为比实施方式1的电阻R3更低的值。
如上所述，根据本实施方式，通过与焊盘用金属同层的金属15、22将最外列配置的第1外部连接用焊盘11与从外侧起在第2列上配置的第2和第3外部连接用焊盘12、21连接，并将其用作内部核心电路的电源用或接地用的焊盘，从而可以进一步抑制电源供给布线的电阻。因此，可以防止由内部核心电路的电源的电压降引起的电路的误动作。且，由于与电源用或接地用焊盘对应的I/O单元仅为3个，所以不会引起芯片面积的增大。
(实施方式3)
图5是表示本发明的实施方式3的半导体芯片的外部连接用焊盘的结构的一部分的平面图.图5也与图3(a)同样，3列锯齿状配置外部连接用焊盘4，对应于各外部连接用焊盘4配置I/O单元9。
如图5所示，本实施方式中，将多个外部连接用焊盘4中在最外列上配置的第1外部连接用焊盘11用作内部核心电路的电源用或接地用焊盘。并且，该第1外部连接用焊盘11通过与焊盘用金属同层的金属15与从外侧起在第2列上配置，且与第1外部连接用焊盘11相连的第2外部连接用焊盘12相连。该方面与实施方式1同样。
进一步，本实施方式中，第2外部连接用焊盘12通过与焊盘用金属同层的金属32与配置在从外侧起第2列上且与第2外部连接用焊盘12相连的第3外部连接用焊盘31相连。通过这种结构，可以进一步降低电源供给布线的电阻值，抑制内部核心电路的电源的电压降。
从第1、第2和第3的外部连接用焊盘11、12、31经I/O单元9内的电源供给布线向内部核心电路供给电源或接地的情况下，将这时的电源供给布线的电阻设作R5。R5为图3所示的R3与(R5’+R5”)的合成电阻，为
R5＝R3//(R5’+R5”)。
其中，R5’是第2外部连接用焊盘12与第3外部连接用焊盘31间的电阻(焊盘用金属层)、R5”是I/O单元9d内的电源供给布线中第3列的外部连接用焊盘33下的电阻(焊盘下金属层)。由此，电阻R5是比实施方式1中的电阻R3更低的值。
如上所述，根据本实施方式，通过与焊盘用金属同层的金属，将最外列配置的第1外部连接用焊盘11与配置在从外侧起第2列上的第2外部连接用焊盘12相连，进一步，通过与焊盘用金属同层的金属32将第2外部连接用焊盘12与配置在从外侧起第2列上的第3外部连接用焊盘31相连，并通过将其用作内部核心电路的电源用或接地用焊盘，可以进一步更低抑制电源供给布线的电阻。因此，可以防止由内部核心电路的电源的电压降造成的电路的误动作。且，由于与电源用或接地用焊盘对应的I/O单元仅为3个，所以不会引起芯片面积的增大。
(实施方式4)
图6是表示本发明的实施方式4的半导体芯片的外部连接用焊盘的结构的一部分的图。该图中，(a)是平面图，(b)是表示图6(a)的L1-L1’截面、M1-M1’截面、U1-U1’截面的图。如图6(a)所示，3列锯齿状配置外部连接用焊盘4，对应于各外部连接用焊盘4来配置I/O单元9。另外，在图6(b)的截面图中，仅表示了焊盘用金属层与焊盘下金属层的2层，对于更下的金属层和扩散层省略图示。
如图6所示，本实施方式中，将多个外部连接用焊盘4中，在最外列配置的第1外部连接用焊盘11用作内部核心电路的电源用或接地用焊盘。并且，通过与焊盘用金属同层的金属15来将该第1外部连接用焊盘11与配置在从外侧起第2列且与第1外部连接用焊盘11相邻的第2外部连接用焊盘12连接。对于该方面与实施方式1相同。
进一步，本实施方式中，第2外部连接用焊盘12通过与焊盘用金属同层的金属42，与配置在从外侧起第3列(本实施方式中最里列)且与第2外部连接用焊盘12相邻的第3外部连接用焊盘41相连。通过这种结构，进一步降低了电源供给布线的电阻值，抑制了内部核心电路的电源的电压降。
首先，在从第1、第2和第3外部连接用焊盘11，12，41经I/O单元9内的电源供给布线向内部核心电路提供电源或接地的情况下，设这时的电源供给布线的电阻为R6。R6为图3所示的R3与R6’的合成电阻，为R4＝R3//R6’。
其中，R6’是包含截面U1-U1’的I/O单元9e内的电源供给布线的电阻。
具有电阻R6’的电源供给布线由焊盘用金属层和焊盘下金属层的2层构成，长度是从芯片端到内部核心区域2的距离(＝Y’)的1/3。由此，
R6’＝1/2×(1/3×Y’/X’)×(Rs/A)
＝(1/6×(3/2)×Y)/((2/3)×X)×(Rs/A)
＝3/8×Z
因此，为
R6＝R3//R6’
＝(9/14×Z)//(3/8×Z)
＝9/38×Z。
即，电阻R6与电阻R3相比低很多。另外，
Figure G2008101902089D00121
Figure G2008101902089D00122
即，电阻R6是仅将最外列的外部连接用焊盘用作电源用或接地用焊盘的情况下的电阻R2的10％左右的值，与2列配置仅将外侧的外部连接用焊盘用作电源用或接地用的情况下的电阻R1相比，充分小。
如上所述，根据本实施方式，通过用与焊盘用金属同层的金属15来将最外列配置的第1外部连接用焊盘11与配置在从外侧起第2列上的第2外部连接用焊盘12相连，进一步，通过与焊盘用金属同层的金属43来将第2外部连接用焊盘12与配置在从外侧起第3列上的第3外部连接用焊盘41相连，并将其用作内部核心电路的电源用或接地用焊盘，可以进一步更低抑制电源供给布线的电阻。因此，可以防止由内部核心电路的电源的电压降造成的电路的误动作。且，由于与电源用或接地用焊盘对应的I/O单元仅为3个，所以不会引起芯片面积的增大。
在上述的实施方式1～4中，对焊盘用金属为1层进行了说明，但是当然也可通过2层或其以上的金属层来形成焊盘。这时，在用金属来连接焊盘彼此时，当然可以使用所有金属层，当然也可使用一部分的金属层。
图7～图9是表示由2层的金属层来形成的焊盘的金属连接状态的截面图。图7表示用与第2层焊盘金属同层的金属51来连接焊盘彼此的状态。图8表示用与第1层焊盘金属同层的金属52、和与第2层焊盘金属同层的金属53来连接焊盘彼此的状态。图9表示通过与第1层焊盘金属同层的金属54来连接焊盘彼此的状态。
(实施方式5)
图10是本发明的实施方式5的半导体芯片的结构示意图。上述的实施方式1～4还可适用于图10所示这种半导体芯片。
图10所示的半导体芯片61包括：设置在中央部，且形成了内部核心电路的内部核心区域62；与设置在内部核心区域62的外侧，且形成了接口电路的外围I/O区域63。在半导体芯片61的外围部上锯齿状配置3列多个外部连接用焊盘64。接口电路内的I/O单元分别与各外部连接用焊盘64相连。
另外，外部连接用焊盘64中，在最内列配置的外部连接用焊盘64a的大小比最外列和从外侧起第2列上配置的外部连接用焊盘64b的大小小。并且，最外列和从外侧起第2列上配置的外部连接用焊盘64b是兼用作引线接合和探测检查的兼用焊盘。另外，在最内列配置的外部连接用焊盘64a是引线接合专用焊盘。进一步，内部核心区域62扩展到最内列配置的外部连接用焊盘64a下，并在外部连接用焊盘64a的下层配置内部核心电路。
一般，根据接合和检查探测时的应力，在焊盘下配置的晶体管的特性(饱和电流、阈值电压)变化。并且众所周知，基于接合的应力的特性变化比基于检查探测时的应力的特性变化小。因此，可以仅在焊盘下配置可抗基于各个应力的特性变化的元件。
内部核心电路容易受到晶体管的特性变化的影响。因此，将不抗检查探测的应力引起的特性变化、但是抗接合的应力引起的特性变化的内部核心电路，配置在最内列的外部连接用焊盘64a下面。并且，该最内列的外部连接用焊盘64a为引线接合专用焊盘。另一方面，由于接口电路难以受到晶体管的特性变化的影响，所以配置在最外列和从外侧起第2列的外部连接用焊盘64b下。并且，该最外列和从外侧起第2列的外部连接用焊盘64b为引线接合和探测检查的兼用焊盘。
引线接合和探测检查的兼用焊盘在检查时与探针相碰，之后，在封装组装时进行引线接合。若在探针的痕迹上进行引线接合，则不能顺利取得连接，所以通常需要探测和引线接合的焊盘上的位置偏移。但是，由于引线接合专用焊盘不需要进行探测，所以可以相应地减小焊盘的大小。
根据图10的结构，由于在最内列的外部连接用焊盘的下层还配置了内部核心电路，所以对应最内列的外部连接用焊盘的部分，可以相应减少芯片面积。另外，可以缩短从最外列的外部连接用焊盘到内部核心区域的距离(与配置2列的情况下相同)，可以减小I/O单元内的电源布线电阻(＝R1)，所以在将最外列的外部连接用焊盘用作内部核心电路的电源用或接地用焊盘的情况下，可以抑制电源的电压降。由此，可以减少采用实施方式1～4所示这种结构的电源用或接地用焊盘的个数，结果，可以减少芯片面积。
(实施方式6)
上述的实施方式1～4中，将最外列的外部连接用焊盘用作内部核心电路的电源用或接地用焊盘，这时，为了更低抑制电源供给布线的电阻，而连接比其位于更内侧的列的其他外部连接用焊盘。其中，为了更低抑制电源供给布线的电阻，最好将位于最内列的外部连接用焊盘更多地用作电源用或接地用焊盘。
图11是本发明的实施方式6的半导体芯片的结构示意图。图11所示的半导体芯片71包括：设置在中央部，且形成了内部核心电路的内部核心区域72；与设置在内部核心区域72的外侧，且形成了接口电路的外围I/O区域73。在半导体芯片71的外围部锯齿状配置3列的多个外部连接用焊盘74。接口电路内的I/O单元分别与各外部连接用焊盘74相连。
电源用或接地用焊盘根据面向内部核心电路还是面向接口电路，分开配置位置。即，将最内列的外部连接用焊盘、例如外部连接用焊盘75用作内部核心电路的电源用或接地用焊盘，另一方面，将最外列的外部连接用焊盘、例如外部连接用焊盘76用作接口电路的电源用或接地用焊盘。另外，可以将最内列配置的外部连接用焊盘中至少1个用作内部核心电路的电源或接地用焊盘，将最外列配置的外部连接用焊盘中至少1个用作接口电路的电源或接地用焊盘。其中，最好最内列配置的外部连接用焊盘全部用作内部核心电路的电源或接地用焊盘。或最好接口电路的电源或接地用焊盘全部是最外列配置的外部连接用焊盘。
在从最内列配置的外部连接用焊盘向内部核心电路提供电源或接地的情况下，I/O单元内的电源供给布线的电阻非常小(大致为零，且比来自2级配置的外侧焊盘的电源供给布线的电阻R1充分小)。因此，通过将最内列的外部连接用焊盘用作内部核心电路的电源用或接地用焊盘，可以防止由内部核心电路的电源的电压降引起的电路误动作。
另一方面，在从最外列配置的外部连接用焊盘向接口电路提供电源或接地的情况下，可以缩短连接外部连接用焊盘与半导体芯片周围的电源环路和接地环路的接合线的长度。结果，由于减小了接合线的电感，所以可以减小由从内部核心电路经接口电路的信号的同时输出引起的在接口电路的电源和接地上产生的输出同时变化噪声。由此，可以防止电路误动作。另外，输出同时变化噪声的大小通过电源或接地的的电感、与电源或接地的电流波形的斜率的积来表示。
即，在3列锯齿状配置的焊盘中，通过根据面向内部核心电路还是面向接口电路，来区分使用电源用或接地用焊盘的位置，而可抑制芯片面积，同时稳定提供电源或接地。
另外，由于与电源用或接地用焊盘连接的接合线与和信号用焊盘连接的接合线相交，所以全部通过最内列的外部连接用焊盘来提供内部核心电路的电源用或接地用焊盘有困难。因此，本实施方式最好与实施方式1～4相组合来加以实施。即，除了最内列的外部连接用焊盘之外，通过焊盘用的金属将最外列配置的外部连接用焊盘与其他外部连接用焊盘相连的焊盘，用作内部核心电路的电源用或接地用焊盘。当然，本实施方式也可不与实施方式1～4相组合来实施。
上述各实施方式中，形成外部连接用焊盘的金属通常是Cu或Al，但是当然可以是其他种类的金属。
上述各实施方式中，半导体芯片被安装在BGA封装中，但也可以安装在除此之外的封装中。
上述各实施方式中，在半导体芯片的外围部配置了3列外部连接用焊盘3，但是即使是配置4列以上的外部连接用焊盘的结构，也可同样实施。即，在配置4列以上的外部连接用焊盘的结构中，在实施方式1～3的情况下，可以连接在最外列配置的外部连接用焊盘与从外侧起第2列上配置的外部连接用焊盘。在实施方式4的情况下，可以连接在最外列配置的外部连接用焊盘、从外侧起在第二列上配置的外部连接用焊盘与从外侧起在第三列上配置的外部连接用焊盘。在实施方式5的情况下，在最内列配置的外部连接用焊盘是引线接合专用焊盘，在最外列和从外侧起第2列上配置的外部连接用焊盘可以是引线接合和探测检测的兼用焊盘。在实施方式6的情况下，可以将最内列配置的外部连接用焊盘用作内部核心电路的电源或接地用焊盘，将最外列配置的外部连接用焊盘用作接口电路的电源或接地用焊盘。
产业上的可用性
本发明中，由于在外围部锯齿状配置了3列以上的外部连接用焊盘的半导体芯片中，抑制了芯片面积的增大，同时，可以防止由内部核心电路的电源的电压降引起的电路误动作，所以例如对半导体芯片的面积减小有用。

Claims (12)

1.一种半导体芯片，装载了半导体集成电路，其包括：
内部核心区域，其设置在所述半导体芯片的中央部，且形成了内部核心电路；
外围I/O区域，其设置在所述内部核心区域的外侧，且形成了接口电路；以及
多个外部连接用焊盘，其在所述半导体芯片的外围部配置了3列以上并配置成锯齿状；
所述多个外部连接用焊盘包括：
第1外部连接用焊盘，其配置在最外列，且用作所述内部核心电路的电源用或接地用焊盘；以及
第2外部连接用焊盘，其配置在从外侧起第2列上，且相邻于所述第1外部连接用焊盘，通过与焊盘用金属同层的金属与所述第1外部连接用焊盘连接。
2.根据权利要求1所述的半导体芯片，其特征在于：
所述多个外部连接用焊盘包括第3外部连接用焊盘，其配置在从外侧起第2列上，且与所述第1外部连接用焊盘相邻，通过与焊盘用金属同层的金属与所述第1外部连接用焊盘连接。
3.根据权利要求1所述的半导体芯片，其特征在于：
所述多个外部连接用焊盘包括第3外部连接用焊盘，其配置在从外侧起第2列上，且与所述第2外部连接用焊盘相邻，通过与焊盘用金属同层的金属与所述第2外部连接用焊盘连接。
4.根据权利要求1所述的半导体芯片，其特征在于：
所述多个外部连接用焊盘包括第3外部连接用焊盘，其配置在从外侧起第3列上，且与所述第2外部连接用焊盘相邻，通过与焊盘用金属同层的金属与所述第2外部连接用焊盘连接。
5.根据权利要求1～4的其中之一所述的半导体芯片，其特征在于：
在最内列配置的所述外部连接用焊盘的大小小于最外列和从外侧起第2列上配置的所述外部连接用焊盘的大小。
6.根据权利要求5所述的半导体芯片，其特征在于：
最外列和从外侧起第2列上配置的所述外部连接用焊盘是引线接合与探测检查的兼用焊盘。
7.根据权利要求6所述的半导体芯片，其特征在于：
在最内列配置的所述外部连接用焊盘是引线接合专用焊盘，且在下层配置所述内部核心电路。
8.根据权利要求1～4的其中之一所述的半导体芯片，其特征在于：
在最内列配置的所述外部连接用焊盘中至少一个用作所述内部核心电路的电源用或接地用焊盘；
在最外列配置的所述外部连接用焊盘中至少一个用作所述接口电路的电源用或接地用焊盘。
9.根据权利要求8所述的半导体芯片，其特征在于：
在最内列配置的所述外部连接用焊盘全部用作所述内部核心电路的电源用或接地用焊盘。
10.根据权利要求8所述的半导体芯片，其特征在于：
所述接口电路的电源用或接地用焊盘全部是在最外列配置的所述外部连接用焊盘。
11.根据权利要求1所述的半导体芯片，其特征在于：
形成所述外部连接用焊盘的金属是Cu或Al。
12.根据权利要求1所述的半导体芯片，其特征在于：
所述半导体芯片被安装于BGA封装。
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