KR20060093156A - 반도체 장치에서의 패드 배치 구조 및 방법 - Google Patents

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Abstract

반도체 장치의 동작 테스트 또는 와이어 본딩에 사용되기 위해 상기 반도체 장치 상에 형성되는 패드의 배치 구조가 개시된다. 그러한 패드의 배치 구조는 상기 반도체 장치 상에서 와이어 본딩되어질 하나 이상의 패드의 싸이즈에 비해 와이어 본딩되어지지 않을 하나 이상의 패드의 싸이즈가 작도록 형성된다. 그리하여 본 발명은 개선된 반도체 장치에서의 패드 배치 구조를 제공함으로써, 제한된 영역 내에서 패드 피치를 증가시킴으로써 종래에 패드가 형성된 영역에 주변 회로를 더 형성할 수 있어 반도체 장치의 고집적화를 구현할 수 있는 효과를 갖는다.
패드(pad), 패키지, 프로브, 테스트

Description

반도체 장치에서의 패드 배치 구조 및 방법{Layout structure and method of pad in semiconductor device}
도 1은 종래의 패드들을 구비한 반도체 메모리 장치를 나타낸 개략도.
도 2는 도 1에서의 패드들을 확대하여 나타낸 개략도.
도 3은 본 발명의 일 실시예에 따른 반도체 장치에서의 패드 배치 구조를 보인 개략도.
도 4는 본 발명의 다른 실시예에 따른 반도체 장치에서의 패드 배치 구조를 보인 개략도.
도 5는 도 3에 따른 패드 배치 구조를 갖는 반도체 장치를 보인 개략도.
<도면의 주요부분에 대한 부호의 설명>
PD311, PD313, PD411, PD413, PD501, PD503 : 제1 패드
PD312, PD314, PD412, PD414, PD502 : 제2 패드
301, 305, 401, 405 : 테스트 영역 302, 306, 402, 406 : 본딩 영역
311, 313, 315, 317, 411, 413, 415, 417 : 프로브 마크
MW : 연결부분의 폭
PAD_PIT1, PAD_PIT2, PAD_PIT3, PAD_PIT4, PAD_PIT5 : 패드 피치
511, 512, 513, 514 : 패드 그룹
본 발명은 반도체 장치에 관한 것으로, 보다 상세하게는 반도체 장치에서의 패드 배치 구조 및 패드 배치 방법에 관한 것이다.
통상적으로, 반도체 메모리 장치 등과 같은 반도체 장치에는 상기 반도체 메모리 장치와 상기 반도체 메모리 장치의 외부와의 전기적 접속을 가능하게 하기 위한 패드들이 구비된다. 상기 패드들을 통하여 커맨드 입력(command input), 데이터 리드(data read) 및 데이터 라이트(data write) 동작에 관련된 신호들이 상기 반도체 메모리 장치의 내부로 입력되거나, 상기 반도체 메모리 장치의 외부로 출력된다.
최근 반도체 메모리 장치 제조 기술은 디자인 룰(design rule)의 감소로 고집적화의 추세에 있다. 이러한 고집적화는 반도체 메모리 장치의 크기를 감소시켜 반도체 웨이퍼(wafer)에서 생산되어지는 넷 다이(net die)의 수를 증가시켜 원가를 절감하게 한다.
그러나, 예를 들어 반도체 메모리 장치 내에 탑재되는 소자들의 집적도가 두 배 증가하더라도 상기 패드들의 개수는 1개 정도가 증가되거나 심지어 1개 조차도 증가되지 않는다. 반대로 집적도가 절반으로 감소하는 경우를 고려해 보면, 상기 패드들의 개수는 1개 정도가 감소되거나 심지어 1개 조차도 감소되지 않는다. 그러므로, 고집적 메모리 등에서는 상기 패드들이 점유하는 면적이 큰 이슈(isue)가 되지 않지만 상기 고집적 메모리와 비교시 집적도가 낮은 저집적 메모리에서는 상기 패드들이 점유하는 면적이 상당히 큰 이슈가 된다. 이는 반도체 소자 제조 공정이 진보되면서 칩 사이즈는 계속적으로 감소되었으나 패드의 크기는 그다지 감소되지 않기 때문이다. 즉, 상기 칩의 전체 사이즈가 감소되더라도 상기 패드들을 이용하는 본딩(bonding) 장비 또는 테스트 장비 등에 대한 재투자 문제에 기인하여 상기 패드들의 크기는 쉽게 감소될 수 없었다.
도 1은 종래의 패드들을 구비한 반도체 메모리 장치를 나타낸 개략도이다.
도 1을 참조하면, 메모리 셀 어레이(15), 상기 메모리 셀 어레이(15)의 주변 영역 중 패드 영역에 형성된 패드 그룹(11, 12, 13, 14)을 갖는 반도체 메모리 장치(10)가 도시되어 있다.
상기 메모리 셀 어레이(15)는 비트라인 및 워드라인이 직교하는 형태로 배치되고, 상기 비트라인 및 워드라인의 교차점에 단위 메모리 셀이 매트릭스 형태로 형성되어져 있다.
상기 패드 그룹(13)은 패드들(PD1, PD2, PD3, ..., PDn-2, PDn-1, PDn)을 포함한다. 상기 패드 그룹(14)은 패드들(PD11, PD12, PD13, PD14, ..., PDm-2, PDm-1, PDm)을 포함한다.
상기 패드들(PD1, PD2, PD3, ..., PDn-2, PDn-1, PDn, PD11, PD12, PD13, PD14, PDm-2, PDm-1, PDm)은 상기 반도체 메모리 장치(10)와 상기 반도체 메모리 장치(10)의 외부와의 전기적 접속을 가능하게 한다.
보다 구체적으로는, 상기 패드들(PD1, PD2, PD3, PD11, PD12, PD13, PD14)은 상기 반도체 메모리 장치(10)의 테스트 및 외부와의 와이어 본딩(wire bonding)될 패드들과, 상기 반도체 메모리 장치(10)의 동작 테스트에는 사용되어지지만 와이어 본딩에는 사용되지 않는 패드들로 분류될 수 있다. 여기서, 상기 동작 테스트는 프로브 팁(probe tip)으로 상기 패드들에 콘택한 후 상기 테스트를 위한 장비에서 커맨드 입력, 데이터 리드 및 데이터 라이트 등의 동작에 관련된 신호들이 상기 반도체 메모리 장치(10)의 내부로 입력되거나, 상기 반도체 메모리 장치(10)의 외부로 출력되는 과정으로 수행된다. 그리고, 상기 와이어 본딩될 패드들에는 패키지 공정시 패키지(예를 들면, 플라스틱 패키지)의 플라스틱(plastic)상의 리드 프레임(lead frame)이 금속선(예를 들면, gold wire)에 의하여 서로 연결된다.
그리고, 상기 패드 영역에 인접한 주변 영역에는 상기 반도체 메모리 장치의 동작을 위한 주변 회로 소자들(예를 들면, 버퍼, 딜레이 소자, 모스 트랜지스터등)이 형성된다.
도 2는 도 1에서의 패드들을 확대하여 나타낸 개략도이다.
도 2를 참조하면, 패드들(PD11, PD12, PD13, PD14)과 패드 피치(PAD_PIT)가 도시되어 있다.
상기 패드들은 반도체 메모리 장치의 동작 테스트 및 외부와의 와이어 본딩(wire bonding)에 사용되는 패드들과, 상기 반도체 메모리 장치의 와이어 본딩 에 사용되지 않는 패드들로 구별된다. 예를 들어, 상기 패드(PD11)는 와이어 본딩될 패드, 상기 패드(PD12)는 와이어 본딩되어지지 않을 패드, 상기 패드(PD13)는 와이어 본딩될 패드, 상기 패드(PD14)는 와이어 본딩되어지지 않을 패드일 수 있다. 또는 상기 패드(PD11)는 와이어 본딩될 패드, 상기 패드(PD12)는 와이어 본딩될 패드, 상기 패드(PD13)는 와이어 본딩될 패드, 상기 패드(PD14)는 와이어 본딩되어지지 않을 패드일 수 있다. 여기서, 상기 본딩될 패드 및 상기 본딩되어지지 않을 패드는 양자 모두 그 크기가 일정하게 형성된다. 즉, 상기 패드(PD11, PD12,...)들은 그 크기에 있어서는 본딩될 패드와 본딩되어지지 않을 패드가 구별되지 않는다.
상기 패드 피치(PAD_PIT)는 인접한 패드간의 거리, 즉 하나의 패드가 형성될 수 있는 폭의 마진을 의미한다. 예를 들면, 상기 패드(PD11)과 패드(PD22)간의 패드 피치(PAD_PIT)는 상기 패드(PD11)의 좌측 끝에서 상기 패드(PD12)의 좌측 끝까지이다. 일반적으로, 상기 패드들(PD11, PD12, PD13)의 크기 및 패드 피치는 대체적으로 일정하다.
그리고, 와이어 본딩시에 프로브 핀에 의하여 함몰된 부분인 프로브 마크(probe mark)를 회피하여 본딩된다. 그렇지 않은 경우에는 패드와 본딩 와이어(bonding wire)사이에 접착력이 약해져 패키지의 수율이 저하된다.
도 1 및 도 2에서의 패드들은 본딩될 패드는 테스트도 수행되어지므로 프로빙(probing)을 위한 영역과 와이어 본딩을 위한 영역을 보장하기 위한 최소한의 크기는 보장되어야 한다. 그리고, 본딩되어지지 않을 패드는 프로빙을 위한 영역이 최소한 보장되면 된다.
상술한 바와 같이 종래의 반도체 메모리 장치에 있어서는 동작 테스트에는 사용되어지고 와이어 본딩되어지지 않을 패드와 동작 테스트 및 와이어 본딩을 위한 패드의 크기가 대체로 일정하게 형성되어 있어 일정한 영역 내에서 패드의 피치를 증가시키기 어려운 문제점이 있다.
또한, 동작 테스트에는 사용되어지고 와이어 본딩에는 사용되지 않는 패드가 동작 테스트 및 와이어 본딩을 위한 패드의 크기와 대체로 일정하게 형성됨으로써, 상기 패드들이 형성되어져야 할 패드 영역을 감소시키기 어려워 반도체 메모리 장치의 사이즈 감소에 한계가 있다. 따라서, 반도체 메모리 장치의 고집적화를 구현하기 어려운 문제점이 있다. 그리고, 반도체 메모리 장치 뿐만 아니라 패드들이 형성되는 반도체 장치(예를 들면, 마이크로 프로세서, 씨씨디(CCD) 장치 등)에서도 상기 문제점들이 있다.
따라서, 본 발명의 목적은 제한된 영역 내에서 패드 피치를 증가시킴으로써 종래에 패드가 형성되었던 영역에 주변 회로를 더 형성할 수 있어 고집적화를 구현할 수 있는 반도체 장치의 패드 배치 구조를 제공함에 있다.
본 발명의 다른 목적은 동작 테스트에는 사용되어지고 와이어 본딩에는 사용되지 않는 패드와 동작 테스트 및 와이어 본딩을 위한 패드의 크기를 다르게 형성함으로써, 상기 패드들이 형성되어져야 할 영역을 감소시킬 수 있는 반도체 장치의 패드 배치 구조 및 패드 배치 방법을 제공함에 있다.
본 발명의 또 다른 목적은 종래 테스트와 와이어 본딩을 위한 패드의 구조를 다양한 형태로 변형하여 패드들이 형성되어져야 할 영역을 감소시킬 수 있는 반도체 장치의 패드 배치 구조 및 패드 배치 방법을 제공함에 있다.
상기의 목적들을 달성하기 위하여 본 발명의 일 양상에 따라 반도체 장치의 동작 테스트 또는 와이어 본딩에 사용되기 위해 상기 반도체 장치 상에 형성되는 패드의 배치 구조는 상기 반도체 장치 상에서 와이어 본딩되어질 하나 이상의 패드의 싸이즈에 비해 와이어 본딩되어지지 않을 하나 이상의 패드의 싸이즈가 작도록 형성된 것을 특징으로 한다.
여기서, 상기 와이어 본딩되어질 하나 이상의 패드와 상기 와이어 본딩되어지지 않을 하나 이상의 패드가 혼재되어 하나의 행 또는 하나의 열로 배치될 수 있다.
또한, 상기 와이어 본딩되어지지 않을 하나 이상의 패드는 상기 동작 테스트시 프로브 카드의 프로브 팁과 콘택되어 전기적으로 연결될 수 있다.
또한, 상기 와이어 본딩되어질 하나 이상의 패드는 상기 동작 테스트시 사용되는 테스트 영역과, 상기 와이어 본딩에 사용되는 본딩 영역을 구비할 수 있다.
또한, 상기 테스트 영역은 상기 동작 테스트시 프로브 카드의 프로브 팁과 콘택되어 전기적으로 연결될 수 있다.
또한, 상기 본딩 영역은 패키지 공정시 상기 반도체 장치의 외부와의 전기적 연결을 위한 와이어가 본딩될 수 있다.
상기의 목적들을 달성하기 위하여 본 발명의 일 양상에 따라 동작 테스트 또는 와이어 본딩에 사용되기 위한 패드가 형성되는 반도체 장치는 상기 반도체 장치의 동작 테스트와 상기 와이어 본딩 모두에 사용되어질 하나 이상의 제1 패드; 및 상기 제1 패드보다 싸이즈가 작으며 상기 와이어 본딩에는 사용되지 않을 하나 이상의 제2 패드를 구비함을 특징으로 한다.
여기서, 상기 제1 패드 및 상기 제2 패드가 혼재되어 하나의 행 또는 하나의 열로 배치될 수 있다.
또한, 상기 제2 패드는 상기 동작 테스트시 프로브 카드의 프로브 팁과 콘택되어 전기적으로 연결될 수 있다.
또한, 상기 제1 패드는 상기 동작 테스트시 사용되는 테스트 영역과, 상기 와이어 본딩에 사용되는 본딩 영역을 구비할 수 있다.
또한, 상기 제2 패드의 싸이즈는 상기 테스트 영역의 싸이즈와 대체로 동일할 수 있다.
또한, 상기 제1 패드는 상기 테스트 영역과 상기 본딩 영역의 폭이 대체로 일치하게 형성되어 하나의 직사각형 형상을 이루는 라인형 패드일 수 있다.
또한, 상기 제1 패드는 상기 본딩 영역의 폭이 상기 테스트 영역의 폭과 대체로 일치하며 상기 본딩 영역과 상기 테스트 영역의 연결 부분이 상기 본딩 영역의 폭보다는 좁은 스텝형 패드일 수 있다.
상기 제1 패드는 상기 테스트 영역과 상기 본딩 영역의 폭이 대체로 일치하게 형성되어 하나의 직사각형 형상을 이루는 라인형 패드와, 상기 본딩 영역의 폭 이 상기 테스트 영역의 폭과 대체로 일치하며 상기 본딩 영역과 상기 테스트 영역의 연결 부분이 상기 본딩 영역의 폭보다는 좁은 스텝형 패드 중 선택된 어느 하나의 패드일 수 있다.
상기의 목적들을 달성하기 위하여 본 발명의 일 양상에 따라 반도체 장치의 동작 테스트 또는 와이어 본딩에 사용되기 위해 상기 반도체 장치 상에 형성되는 패드의 배치 방법은 하나의 행 또는 하나의 열로 상기 반도체 장치의 동작 테스트 및 와이어 본딩 모두에 사용될 제1 패드들을 배치하는 단계; 및 상기 반도체 장치의 와이어 본딩에는 사용되지 않으며 상기 제1 패드들보다 싸이즈가 작은 제2 패드들을 상기 제1 패드들 사이에 배치하는 단계를 포함하는 것을 특징으로 한다.
여기서, 상기 제1 패드들 각각은 상기 동작 테스트시 사용되는 테스트 영역과, 상기 와이어 본딩에 사용되는 본딩 영역으로 형성될 수 있다.
또한, 상기 제1 패드들 각각은 상기 테스트 영역과 상기 본딩 영역의 폭이 대체로 일치하게 형성되어 하나의 직사각형 형상을 이루는 라인형 패드와, 상기 본딩 영역의 폭이 상기 테스트 영역의 폭과 대체로 일치하며 상기 본딩 영역과 상기 테스트 영역의 연결 부분이 상기 본딩 영역의 폭보다는 좁은 스텝형 패드 중 선택된 어느 하나의 패드일 수 있다.
이하 첨부한 도면들을 참조하여 본 발명의 실시예를 상세히 설명한다. 이하의 실시예에서의 설명들은 본 발명이 속하는 기술분야에서 통상의 지식을 가지는 자에게 본 발명에 대한 보다 철저한 이해를 돕기 위한 의도 이외에는 다른 의도없이 예를 들어 도시되고 한정된 것에 불과하므로, 본 발명의 범위를 제한하는 것으로 사용되어서는 아니 될 것이다.
도 3은 본 발명의 일 실시예에 따른 반도체 장치에서의 패드 배치 구조를 보인 개략도이다.
도 3을 참조하면, 패드(PD311, PD312, PD313, PD314) 및 패드 피치(PAD_PIT1, PAD_PIT2)가 도시되어 있다.
반도체 장치 중 특히 반도체 메모리 장치를 예로 들면, 상기 반도체 메모리 장치 내의 패드 영역에 형성된 패드들은 상기 반도체 메모리 장치와 상기 반도체 메모리 장치의 외부와의 전기적 접속을 가능하게 한다. 상기 패드들을 통하여 커맨드 입력(command input), 데이터 리드(data read) 및 데이터 라이트(data write) 동작에 관련된 신호들이 상기 반도체 메모리 장치의 내부로 입력되거나, 상기 반도체 메모리 장치의 외부로 출력된다. 상기 커맨드 입력, 데이터 리드 및 데이터 라이트 동작은 패키징(packaging)된 상태에서 수행될 수도 있고, 패키지(package) 공정 전에 상기 반도체 메모리 장치의 동작 테스트를 위한 테스트 장비(예를 들면, 프로빙 장비)에 의해 수행될 수도 있다.
본 발명의 일 실시예에 따라 반도체 장치의 동작 테스트 또는 와이어 본딩에 사용되기 위해 상기 반도체 장치 상에 형성되는 패드의 배치 구조는 상기 반도체 장치 상에서 와이어 본딩되어질 하나 이상의 패드(PD311, PD313)의 싸이즈에 비해 와이어 본딩되어지지 않을 하나 이상의 패드(PD312, PD314)의 싸이즈가 크도록 형 성된다.
여기서, 상기 반도체 장치 상에서 와이어 본딩되어질 하나 이상의 패드(PD311, PD313)는 상기 반도체 장치의 동작 테스트에도 사용된다. 즉, 상기 와이어 본딩되어질 하나 이상의 패드(PD311, PD313)는 상기 동작 테스트시 사용되는 테스트 영역(301, 305)과, 상기 와이어 본딩에 사용되는 본딩 영역(302, 306)을 구비한다.
상기 테스트 영역(301, 305)은 상기 반도체 장치의 동작 테스트시 프로브 카드의 프로브 팁과 콘택되어 전기적으로 연결되는 영역이다. 즉, 프로브 카드의 프로브 팁이 상기 테스트 영역(301, 305)에 콘택되어져 상기 반도체 장치의 동작의 양호 불량 여부가 테스트된다. 따라서, 상기 동작 테스트 후에는 테스트 영역(301, 305) 상에는 프로브 마크(311, 315)가 발생하게 된다.
상기 본딩 영역(302, 306)은 패키지 공정시 상기 반도체 장치의 외부와의 전기적 연결을 위한 와이어가 본딩되는 영역이다.
상기 테스트 영역(301, 305)과 상기 본딩 영역(302, 306)은 도 3에서 점선으로 구별되게 표시 하였으나, 상기 동작 테스트의 횟수 또는 상기 프로브 팁의 콘택 위치 등을 고려할 때 명확하게 구별되지 않을 수도 있다. 그리고, 패키지 공정시, 와이어 본딩시에 상기 프로브 마크(311, 315)를 회피하여 본딩되어지는 것이 바람직하다. 그렇지 않은 경우에는 패드와 본딩 와이어(bonding wire)사이에 접착력이 약해져 패키지 수율 저하의 주요 원인이 된다.
상기 와이어 본딩되어지지 않을 하나 이상의 패드(PD312, PD314)는 상기 동 작 테스트시 프로브 카드의 프로브 팁과 콘택되어 전기적으로 연결된다. 즉, 상기 프로브 카드의 프로브 팁이 상기 패드(PD312, PD314)에 콘택되어져 상기 반도체 장치의 동작의 양호 불량 여부가 테스트 된다. 따라서, 상기 동작 테스트 후에는 패드(PD312, PD314)상에는 프로브 마크(313, 317)가 발생하게 된다.
그리고, 상기 패드들(PD311, PD312, PD313, PD314)은 상기 와이어 본딩되어질 하나 이상의 패드(PD311, PD313)와 상기 와이어 본딩되어지지 않을 하나 이상의 패드(PD312, PD314)가 혼재되어 하나의 행 또는 하나의 열로 배치될 수 있다. 즉, 즉, 상기 패드의 배치 구조는 상기 패드(PD311, PD313)와 상기 패드(PD312, PD314)가 하나씩 교대로(도 3에 도시된 바와 같이) 배치될 수 있다. 또한 본딩될 패드, 본딩될 패드, 본딩되어지지 않을 패드 및 본딩될 패드의 순서로 배치되는 구조를 가질 수도 있다. 또한, 본딩되어지지 않을 패드, 본딩될 패드, 본딩되어지지 않을 패드 및 본딩될 패드의 순서일 수도 있고, 본딩될 패드, 본딩되어지지 않을 패드 본딩되어지지 않을 패드 및 본딩될 패드의 순서일 수도 있다. 상기 배치 순서는 반도체 장치의 패드 영역에 배치되는 몇 가지 예를 든 것에 불과하다.
상기 패드 피치(PAD_PIT1, PAD_PIT2)는 패드와 패드 간의 간격(도 3에서 패드(PD311)의 상부에서 패드(PD312)의 상부, 또는 패드(PD311)의 상부에서 패드(PD313)의 상부까지의 간격)을 의미한다.
그리고, 상기 패드들(PD311, PD313, PD312, PD314)을 갖는 반도체 장치는 상기 반도체 장치 상에서 와이어 본딩되어질 하나 이상의 패드(PD311, PD313) 즉, 제1 패드와, 상기 제1 패드보다 싸이즈가 작으며 상기 와이어 본딩에는 사용되지 않을 하나 이상의 패드(PD312, PD314) 즉, 제2 패드를 구비한다.
여기서, 상기 제1 패드 및 상기 제2 패드가 혼재되어 하나의 행 또는 하나의 열로 배치될 수 있다.
또한, 상기 제2 패드는 상기 동작 테스트시 프로브 카드의 프로브 팁과 콘택되어 전기적으로 연결된다.
상기 제1 패드는 상기 동작 테스트시 사용되는 테스트 영역과, 상기 와이어 본딩에 사용되는 본딩 영역을 구비할 수 있다. 상기 제1 패드 중 패드(PD311)와 상기 제2 패드 중 패드(PD312)를 예로 들어 설명하면, 상기 패드(PD311)는 테스트 영역(301) 및 본딩 영역(302)을 구비할 수 있다. 그리고, 상기 테스트 영역(301)에는 동작 테스트후에는 프로브 카드의 프로브 팁이 콘택되어 함몰된 부위인 프로브 마크가 발생하게 된다.
상기 패드(PD312)의 싸이즈는 상기 테스트 영역의 싸이즈와 대체로(substantially) 동일할 수 있다.
여기서, 상기 패드 피치(PAD_PIT2) 사이 즉 상기 패드(PD311)와 패드(PD313)의 사이이면서 상기 패드(PD313)의 측면 영역은 종래에 패드가 형성된 영역이었으나 본 발명의 일 실시예에 따른 패드 배치 구조에서는 패드가 형성되지 않는다. 즉, 패드 피치(PAD_PIT2)는 종래의 패드 배치 구조에 따른다면, 패드 피치(PAD_PIT1)과 대체로 동일하였을 것이나, 본 발명의 일 실시예에 따른 패드 배치 구조에서는 도 3에서 보여지는 바와 같이 그 간격이 넓어졌다. 따라서 상기 패드가 형성되지 않은 영역에 상기 반도체 장치의 동작에 필요한 주변 회로(예를 들 면 버퍼, 모스 트랜지스터, 커패시터, 딜레이 소자등)가 더 형성될 수 있다. 그리하여 상기 반도체 장치에서 패드 영역 및 주변 회로 영역이 감소되어 반도체 장치의 집적화에 이점이 있다.
도 4는 본 발명의 다른 실시예에 따른 반도체 장치에서의 패드 배치 구조를 보인 개략도이다.
도 4를 참조하면, 패드들(PD411, PD412, PD413, PD414) 및 패드 피치(PAD_PIT3, PAD_PIT4, PAD_PIT5)가 도시되어 있다.
본 발명의 다른 실시예에 따른 반도체 장치에서의 패드 배치 구조는 와이어 본딩되어질 제1 패드(PD411, PD413) 및 와이어 본딩되어지지 않을 제2 패드(PD312, PD414)가 구비된 구조를 갖는다.
상기 제1 패드(PD411, PD414)는 라인형 패드(PD411) 및 스텝형 패드(PD413)로 구별된다. 그리고, 상기 제1 패드(PD411, PD414) 각각은 테스트 영역(401, 405) 및 본딩 영역(402, 406)을 갖는다. 상기 테스트 영역(401, 405)은 상기 반도체 장치의 동작 테스트후에는 프로브 카드의 프로브 팁이 콘택되어 함몰되는 부분인 프로브 마크가 생성된다.
상기 라인형 패드(PD411)는 상기 테스트 영역과 상기 본딩 영역의 폭이 대체로 일치하게 형성되어 그 단면이 하나의 직사각형 형상을 이루는 패드이다.
상기 스텝형 패드(PD413)는 상기 본딩 영역(406)의 폭이 상기 테스트 영역(405)의 폭과 대체로 일치하며 상기 본딩 영역(406)과 상기 테스트 영역(405)의 연결 부분의 폭(MW)이 상기 본딩 영역(406)의 폭보다는 좁은 패드이다. 즉 그 단면이 스텝(step) 형상과 유사하다. 상기 스텝형 패드(PD413)에서 상기 본딩 영역(406)과 상기 테스트 영역(405)의 연결 부분은 그 폭(MW)이 디자인 룰(design rule)이 허용하는 최소한의 폭 이상만 되면 족하다. .
여기서, 도 4에 도시되지는 않았지만, 상기 제1 패드가 상기 라인형 패드와 상기 스텝형 패드 중 선택된 어느 하나의 패드일 수 있다.
상기 패드 피치(PAD_PIT3, PAD_PIT4, PAD_PIT5)는 패드들 간의 간격이다. 특히 패드 피치(PAD_PIT4)가 종래의 패드 피치로 볼 수 있는 패드 피치(PAD_PIT3)보다 넓어졌다. 특히, 스텝형 패드(PAD413)이 형성됨으로써, 패드 피치(PAD_PIT5)가 넓어졌다. 따라서 상기 패드가 형성되지 않은 영역에 상기 반도체 장치의 동작에 필요한 주변 회로(예를 들면 버퍼, 모스 트랜지스터, 커패시터, 딜레이 소자등)가 더 형성될 수 있다. 그리하여 상기 반도체 장치에서 패드 영역 및 주변 회로 영역이 감소되어 반도체 장치의 집적화에 이점이 있다.
도 3 및 도 4를 참조하면 반도체 장치의 동작 테스트 또는 와이어 본딩에 사용되기 위해 상기 반도체 장치 상에 형성되는 패드의 배치 방법은 이하와 같다.
본 발명의 일 실시예에 따른 반도체 장치에서의 패드의 배치 방법은 제1 패드들(도 4의 PD411, PD413)을 배치하는 단계 및 제2 패드들(PD412, PD414)을 상기 제1 패드들 사이에 배치하는 단계를 포함한다.
상기 제1 패드들(PD411, PD413)은 상기 반도체 장치의 동작 테스트 및 와이어 본딩 모두에 사용될 패드들로서, 하나의 행 또는 하나의 열로 배치된다.
상기 제2 패드들(PD412, PD414)은 상기 반도체 장치의 와이어 본딩에는 사용 되지 않으며 상기 제1 패드들보다 싸이즈가 작다.
여기서, 상기 제1 패드들(PD411, PD413) 각각은 상기 동작 테스트시 사용되는 테스트 영역(401, 405)과, 상기 와이어 본딩에 사용되는 본딩 영역(402, 406)으로 형성된다.
그리고, 상기 제1 패드는 상기 테스트 영역(401)과 상기 본딩 영역(402)의 폭이 대체로 일치하게 형성되어 하나의 직사각형 형상을 이루는 라인형 패드(PD411)와, 상기 본딩 영역(406)의 폭이 상기 테스트 영역(405)의 폭과 대체로 일치하며 상기 본딩 영역(406)과 상기 테스트 영역(405)의 연결 부분의 폭(MW)이 상기 본딩 영역의 폭보다는 좁은 스텝형 패드(PD413) 중 선택된 어느 하나의 패드일 수 있다.
도 5는 도 3에 따른 패드 배치 구조를 갖는 반도체 장치를 보인 개략도이다. 반도체 장치 중 특히 반도체 메모리 장치를 예로써 설명하기 위한 도면이다.
도 5를 참조하면, 상기 반도체 메모리 장치(500)는 메모리 셀 어레이(515), 상기 메모리 셀 어레이(515)의 주변 영역 중 패드 영역에 형성된 패드 그룹들(511, 512, 513, 514)이 도시되어 있다.
상기 메모리 셀 어레이(515)는 복수 개의 서브 메모리 셀 어레이들을 더 구비할 수 있다. 그리고, 상기 서브 메모리 셀 어레이들 사이에는 센터 패드 영역이 더 구비되어져, 상기 센터 패드 영역에 상기 패드 그룹들이 형성되어질 수 있다. 즉, 상기 반도체 메모리 장치의 메모리 셀 어레이의 에지 부분에만 패드가 형성되는 에지 패드 방식에서 뿐만 아니라 복수 개의 서브 메모리 셀 어레이들의 사이에 도 패드가 형성되는 센터 패드 방식에도 본 발명의 일 실시예에 따른 패드 배치 구조가 적용된다.
예를 들어, 하나의 패드 그룹(711)을 살펴 보면, 상기 패드 그룹(711)은 와이어 본딩되어질 패드(PD501, PD503, ..., PDn-2, PDn)과 본딩되어지지 않을 패드(PD502, PDn-1)을 구비한다. 도 3 또는 도 4를 참조하여 설명한 바와 같이, 상기 본딩되어질 패드인 제1 패드는 동작 테스트 및 와이어 본딩 모두에 사용되어지는 패드이고, 상기 본딩되어지지 않을 패드인 제2 패드는 본딩에는 사용되어지지 않고 동작 테스트에 사용되는 패드이다.
반도체 메모리 장치가 상기와 같은 패드 배치 구조를 가짐으로써, 상기 패드가 형성되지 않은 영역에 상기 반도체 메모리 장치의 동작에 필요한 주변 회로(예를 들면 버퍼, 모스 트랜지스터, 커패시터, 딜레이 소자등)가 더 형성될 수 있다. 그리하여 상기 반도체 장치에서 패드 영역 및 주변 회로 영역이 감소되어 반도체 장치의 집적화에 이점이 있다.
상기한 바와 같이 본 발명의 실시예에 따른 패드 배치 구조는 반도체 메모리 장치에 적용될 수 있으며, 더 나아가 중앙 처리 장치(CPU), 마이크로 프로세서, 씨씨디(CCD) 및 LCD 구동 장치 등 패드들이 형성되는 반도체 장치에 다양하게 적용될 수 있다.
상술한 바와 같이 본 발명은 개선된 반도체 메모리 장치의 패드 배치 구조 및 배치 방법을 제공함으로써, 제한된 영역 내에서 패드 피치를 증가시킴으로써 종래에 패드가 형성된 영역에 주변 회로를 더 형성할 수 있어 반도체 메모리 장치의 고집적화를 구현할 수 있는 효과가 있다
또한, 본 발명은 동작 테스트에는 사용되어지고 와이어 본딩에는 사용되어지지 않는 패드와 동작 테스트 및 와이어 본딩을 위한 패드의 크기가 다른 반도체 메모리 장치의 패드 배치 구조 및 패드 배치 방법을 제공함으로써, 상기 패드들이 형성되어져야 할 패드 영역을 감소시킬 수 있는 효과가 있다.
또한, 본 발명은 다양한 형태로 형성되는 동작 테스트 및 와이어 본딩에 사용되는 패드를 구비한 반도체 메모리 장치의 패드 배치 구조 및 패드 배치 방법을 제공함으로써, 패드들이 형성되어져야 할 패드 영역이 감소되어 반도체 메모리 장치의 고집적화에 기여할 수 있다.
본 발명의 또 다른 목적은 종래 테스트와 와이어 본딩을 위한 패드의 구조를 다양한 형태로 변형하여 패드들이 형성되어져야 할 영역을 감소시킬 수 있는 반도체 메모리 장치의 패드 배치 구조 및 패드 배치 방법을 제공함에 있다.

Claims (19)

  1. 반도체 장치의 동작 테스트 또는 와이어 본딩에 사용되기 위해 상기 반도체 장치 상에 형성되는 패드의 배치 구조에 있어서:
    상기 반도체 장치 상에서 와이어 본딩되어질 하나 이상의 패드의 싸이즈에 비해 와이어 본딩되어지지 않을 하나 이상의 패드의 싸이즈가 작도록 형성된 것을 특징으로 하는 반도체 장치에서의 패드 배치 구조.
  2. 제1항에 있어서,
    상기 와이어 본딩되어질 하나 이상의 패드와 상기 와이어 본딩되어지지 않을 하나 이상의 패드가 혼재되어 하나의 행 또는 하나의 열로 배치됨을 특징으로 하는 패드 배치 구조.
  3. 제1항에 있어서,
    상기 와이어 본딩되어지지 않을 하나 이상의 패드는 상기 동작 테스트시 프로브 카드의 프로브 팁과 콘택되어 전기적으로 연결됨을 특징으로 하는 패드 배치 구조.
  4. 제3항에 있어서,
    상기 와이어 본딩되어질 하나 이상의 패드는 상기 동작 테스트시 사용되는 테스트 영역과, 상기 와이어 본딩에 사용되는 본딩 영역을 구비함을 특징으로 하는 패드 배치 구조.
  5. 제4항에 있어서,
    상기 테스트 영역은 상기 동작 테스트시 프로브 카드의 프로브 팁과 콘택되어 전기적으로 연결되는 영역임을 특징으로 하는 패드 배치 구조.
  6. 제5항에 있어서,
    상기 본딩 영역은 패키지 공정시 상기 반도체 장치의 외부와의 전기적 연결을 위한 와이어가 본딩되는 영역임을 특징으로 하는 패드 배치 구조.
  7. 동작 테스트 또는 와이어 본딩에 사용되기 위한 패드가 형성되는 반도체 장치에 있어서:
    상기 반도체 장치의 동작 테스트와 상기 와이어 본딩 모두에 사용되어질 하 나 이상의 제1 패드; 및
    상기 제1 패드보다 싸이즈가 작으며 상기 와이어 본딩에는 사용되지 않을 하나 이상의 제2 패드를 구비함을 특징으로 하는 반도체 장치.
  8. 제7항에 있어서,
    상기 제1 패드 및 상기 제2 패드가 혼재되어 하나의 행 또는 하나의 열로 배치됨을 특징으로 하는 반도체 장치.
  9. 제7항에 있어서,
    상기 제2 패드는 상기 동작 테스트시 프로브 카드의 프로브 팁과 콘택되어 전기적으로 연결됨을 특징으로 하는 반도체 장치.
  10. 제9항에 있어서,
    상기 제1 패드는 상기 동작 테스트시 사용되는 테스트 영역과, 상기 와이어 본딩에 사용되는 본딩 영역을 구비함을 특징으로 하는 반도체 장치.
  11. 제10항에 있어서,
    상기 제2 패드의 싸이즈는 상기 테스트 영역의 싸이즈와 대체로 동일함을 특징으로 하는 반도체 장치.
  12. 제10항에 있어서,
    상기 테스트 영역은 상기 동작 테스트시 프로브 카드의 프로브 팁과 콘택되어 전기적으로 연결되는 영역임을 특징으로 하는 반도체 장치.
  13. 제12항에 있어서,
    상기 본딩 영역은 패키지 공정시 상기 반도체 장치를 상기 반도체 장치의 외부와 전기적으로 연결하기 위한 와이어가 본딩되는 영역임을 특징으로 하는 반도체 장치.
  14. 제13항에 있어서,
    상기 제1 패드는 상기 테스트 영역과 상기 본딩 영역의 폭이 대체로 일치하게 형성되어 하나의 직사각형 형상을 이루는 라인형 패드임을 특징으로 하는 반도체 장치.
  15. 제13항에 있어서,
    상기 제1 패드는 상기 본딩 영역의 폭이 상기 테스트 영역의 폭과 대체로 일치하며 상기 본딩 영역과 상기 테스트 영역의 연결 부분이 상기 본딩 영역의 폭보다는 좁은 스텝형 패드임을 특징으로 하는 반도체 장치.
  16. 제13항에 있어서,
    상기 제1 패드는 상기 테스트 영역과 상기 본딩 영역의 폭이 대체로 일치하게 형성되어 하나의 직사각형 형상을 이루는 라인형 패드와, 상기 본딩 영역의 폭이 상기 테스트 영역의 폭과 대체로 일치하며 상기 본딩 영역과 상기 테스트 영역의 연결 부분이 상기 본딩 영역의 폭보다는 좁은 스텝형 패드 중 선택된 어느 하나의 패드임을 특징으로 하는 반도체 장치.
  17. 반도체 장치의 동작 테스트 또는 와이어 본딩에 사용되기 위해 상기 반도체 장치 상에 형성되는 패드의 배치 방법에 있어서:
    하나의 행 또는 하나의 열로 상기 반도체 장치의 동작 테스트 및 와이어 본딩 모두에 사용될 제1 패드들을 배치하는 단계; 및
    상기 반도체 장치의 와이어 본딩에는 사용되지 않으며 상기 제1 패드들보다 싸이즈가 작은 제2 패드들을 상기 제1 패드들 사이에 배치하는 단계를 포함하는 것을 특징으로 하는 패드 배치 방법.
  18. 제17항에 있어서,
    상기 제1 패드들 각각은 상기 동작 테스트시 사용되는 테스트 영역과, 상기 와이어 본딩에 사용되는 본딩 영역으로 형성됨을 특징으로 하는 패드 배치 방법.
  19. 제18항에 있어서,
    상기 제1 패드들 각각은 상기 테스트 영역과 상기 본딩 영역의 폭이 대체로 일치하게 형성되어 하나의 직사각형 형상을 이루는 라인형 패드와, 상기 본딩 영역의 폭이 상기 테스트 영역의 폭과 대체로 일치하며 상기 본딩 영역과 상기 테스트 영역의 연결 부분이 상기 본딩 영역의 폭보다는 좁은 스텝형 패드 중 선택된 어느 하나의 패드임을 특징으로 하는 패드 배치 방법.
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