CN101465297A - 布线板的制造方法、布线板以及半导体器件 - Google Patents

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Abstract

本发明提供一种布线板的制造方法、布线板以及半导体器件。在布线板的一个表面形成多个安装端子、在多个安装端子的周围形成的平面电极、以及多个用于电镀的互连，其中，所述多个用于电镀的互连中的每一个分别连接到平面电极和相互不同的多个安装端子。制造布线板的方法包括在绝缘基底形成用于电镀的掩模膜，并在从掩模膜暴露出来的安装端子和用于电镀的互连上形成电镀膜；在用于电镀的掩模膜上布置用于移除互连的掩模以便覆盖在具有形成在其中的电镀膜的区域的之外的用于安装端子的多个开口；以及通过用于移除互连的掩模，移除从用于移除互连的掩模暴露出来的电镀膜和用于电镀的互连。

Description

布线板的制造方法、布线板以及半导体器件
相关申请的交叉引用
该申请基于日本专利申请No.2007-325816，其内容通过引用全部合并于此。
技术领域
本发明涉及一种布线板的制造方法、布线板以及半导体器件。
背景技术
为了在布线板的安装端子部分上通过电解电镀来沉积Ni、Au等，需要通过从目标安装端子引出一般由铜组成的馈电互连将电流提供给安装端子，并需要将该互连连接到布线板外面的面板部分上的馈电导体。
日本特开专利公开No.2001-68588描述了一种在安装端子上电解电镀的技术，其通过将分别连接到多个安装端子的多个馈电导体集中到集中区，来将它们连接到公共平面接地导体，并且通过平面接地导体提供电流。在完成电解电镀之后，在集中区中通过使用硬模来打孔封装基底以断开多个馈电导体。多个馈电导体的这种集中装置和在集中区的断开有助于减少断开位置的数目。另外，电流通过平面接地导体提供，使得不再需要将馈电导体引出到封装区域外部，因此防止了由于馈电导体引起的封装区域的分离。其还描述了可以将分离的馈电导体用作短截线(stub)或屏蔽线。
当前半导体芯片向更高集成度和更快操作速度的发展，需要半导体芯片的安装端子和互连图案的更高空间收缩度，其中，更优选的是对图案布局的更小的约束。然而，如日本特开专利公开No.2001-68588所描述的，将多个馈电导体的断开位置集中在一起的任何尝试都会扩大对图案布局的约束，并且会增加空间收缩的难度。另外，在改善了操作速度的当前半导体芯片中，断开之后在附近未移除的任何残余互连都会产生大噪声，且该噪声会不利地影响输入到安装端子和从安装端子输出的信号。
发明内容
根据本发明，提供一种布线板的制造方法，其包括，
绝缘基底，其包括在其一个表面的预定安装区域；
多个安装端子，其布置在绝缘基底的一个表面的安装区域中；
平面电极，其形成在绝缘基底的一个表面上的安装区域中的多个安装端子周围；
用于多个用于电镀的互连，其中的每一个分别连接到平面电极和相互不同的多个安装端子上；以及
用于电镀的掩模膜，其形成在绝缘基底的一个表面上，以便覆盖绝缘基底，用于电镀的掩模膜具有在对应于多个安装端子的位置处分别提供的多个用于安装端子的开口同时允许安装端子暴露在其中，并且用于电镀的掩模膜具有用于断开的开口同时允许用于电镀的互连暴露在其中，其中用于断开的开口提供在允许在平面电极和连接到各个用于电镀的互连的每一个安装端子之间断开的位置处的每一个多个用于电镀的互连上，该方法包括：
在从布线板上的用于电镀的掩模膜暴露出来的安装端子和用于电镀的互连的表面上形成电镀膜；
在用于电镀的掩模膜上，布置用于移除互连的掩模，其覆盖多个用于安装端子的开口并且在对应于每一个多个用于电镀的互连上的至少一个用于断开的开口的位置处具有开口；以及
通过用于移除互连的掩模，移除从用于移除互连的掩模暴露出来的电镀膜和用于电镀的互连。
根据本发明，还提供了一种布线板，其包括：
绝缘基底，其包括在其一个表面的预定安装区域；
多个安装端子，其布置在绝缘基底的一个表面的安装区域中；
平面电极，其形成在绝缘基底的一个表面上的安装区域中的多个安装端子周围；
多个用于电镀的互连，其中的每一个分别连接到平面电极和相互不同的多个安装端子。
根据本发明，还提供了一种布线板，包括：
绝缘基底，其包括在其一个表面的预定安装区域；
多个安装端子，其布置在绝缘基底的一个表面的安装区域中；
平面电极，其形成在绝缘基底的一个表面上的安装区域中的多个安装端子周围；
多个用于电镀的互连，其中的每一个分别连接到平面电极并且沿着连接到相互不同的多个安装端子的多个路径形成；以及
用于电镀的掩模膜，其形成在绝缘基底的一个表面上，以便覆盖绝缘基底，用于电镀的掩模膜具有在对应于多个安装端子的位置处分别提供的多个用于安装端子的开口同时允许安装端子暴露在其中，并且用于电镀的掩模膜具有用于断开的开口同时允许用于电镀的互连暴露在其中，其中用于断开的开口提供在允许在平面电极和连接到各个路径的每一个安装端子之间断开的位置处的每一个多个路径上，
其中用于电镀的互连形成在对应除了多个路径中的每一个上的用于断开的开口之外的位置处。
根据本发明，还提供了一种包括布线板的半导体器件，包括，
绝缘基底，其包括在其一个表面的预定安装区域；
多个安装端子，其布置在绝缘基底的一个表面的安装区域中；
平面电极，其形成在绝缘基底的一个表面上的安装区域中的多个安装端子周围；
多个用于电镀的互连，其中的每一个分别连接到平面电极且沿着连接到相互不同的多个安装端子的多个路径形成；以及
用于电镀的掩模膜，其形成在绝缘基底的一个表面上，以便覆盖绝缘基底，用于电镀的掩模膜具有在对应于多个安装端子的位置处分别提供的多个用于安装端子的开口同时允许安装端子暴露在其中，并且用于电镀的掩模膜具有用于断开的开口同时允许用于电镀的互连暴露在其中，其中用于断开的开口提供在允许在平面电极和连接到各个路径的每一个安装端子之间允许断开的位置处的每一个多个路径上；以及
布置在布线板上的且电连接到至少一个安装端子的半导体芯片；
其中用于电镀的互连形成在对应除了在多个路径中的每一个上的用于断开的开口之外的位置处。
根据上述结构，多个用于电镀的互连，连接到形成在安装端子周围的平面电极，其中，该多个用于电镀的互连中的每一个具有连接到其上的多个安装端子。依靠这种结构，当在图案版图设计中保证大自由度时，即使需要密集地布置大量安装端子，电流也会从平面电极流过用于电镀的互连中的任一个。例如，在常规密集互连图案中，很难将用于电镀的互连连接到深入布置在安装区域内部的安装端子。然而，根据上述结构，通过分支用于电镀的互连，或通过在之间布置其它安装端子，可以将这种安装端子连接到平面电极。因此，不再需要延伸长的用于电镀的互连，从而可以防止将随后将不再需要的用于电镀的互连不必要地伸长。依靠这种结构，可以根据几乎和在化学镀中一样的设计自由度来布置安装端子，其中，所述化学镀本质上不需要用于电镀的互连的化学镀。
电镀之后，通过断开用于电镀的互连可以使安装端子与平面电极以及与其它安装端子断开。因此，可以减少输入到安装端子的和从安装端子输出的可能污染信号的噪声，且可以改善电源或信号的电特性。在此的布线板的一个表面指允许在其上安装半导体芯片的表面，或在安装状态下面向母板的表面。
在该方法中改变的上述要素的任何组合和本发明的任何表达、器件等仍可以有效地作为本发明的实施例。
根据本发明，可以改善图案版图设计的自由度，并且可以减少污染至安装端子的输入和从安装端子的输出的噪声。
附图说明
结合附图，根据某些优选实施例的以下描述，本发明的上述和其它目的、优势和特征将变得更加明显，其中：
图1是示出本发明一个实施例中的处理工序的流程图；
图2A和2B是示出根据本发明一个实施例的布线板顶表面的示范性结构的示意平面图；
图3和图4是示出根据本发明一个实施例的布线板的表面的特定结构的实例的平面图；
图5是示出根据本发明的一个实施例的，用于移除互连的掩模结构的平面图；
图6和图7是示出在本发明一个实施例中的布线板顶表面的示范性结构的平面图；
图8和图9是示出在本发明另一个实施例中的布线板背表面的示范性结构的平面图；
图10是示出根据本发明的另一个实施例的，用于移除互连的掩模结构的平面图；
图11和图12是示出在本发明另一个实施例中的布线板背表面的特定结构的实例的平面图；
图13A、13B、14A、14B和15是示出在本发明一个实施例中的处理工序的截面图；以及
图16到18是示出在本发明布线板的其他实施例中布线板顶表面的特定结构的其他实例的平面图。
具体实施方式
现在将参考示例性实施例在此描述本发明。本领域的技术人员将意识到，利用本发明的教导可以实现许多替代的实施例，且本发明不限于作为说明目的而示例的实施例。
参考附图，下面的段落将说明本发明的实施例。在所有附图中，任何相似要素将用同样的附图标记表示，以避免重复说明。
图1是示出在该实施例中制造布线板的工序的流程图。
在下面的实施例中，将根据下面描述的工序制造在其上形成有多个安装端子的布线板。下面的说明将涉及提供到布线板顶表面的处理，其中，处理也可以类似地提供到布线板的背表面。在此的布线板可以具有多层结构。下面的说明将涉及在布线板的顶表面上安装半导体芯片，并且将布线板的背表面侧安装到母板上的情况。
在此的布线板可以包括绝缘基底，且可以允许绝缘基底的表面暴露到布线板的顶表面和背表面，其中，所述绝缘基底包括预定的安装区域。绝缘基底顶表面上的安装区域可以构造成具有形成在其上的互连图案，其中互连图案包括多个安装端子；形成在多个安装端子周围的平面电极；以及分别连接到平面电极和连接到相互不同的多个平面电极安装端子的多个用于电镀的互连。即，用于电镀的互连中的每一个连接到平面电极和没有连接到用于电镀的其它互连的多个平面电极安装端子上。
在如此构造的布线板的绝缘基底上，形成阻焊膜(用于电镀的掩模)以便覆盖绝缘基底的整个表面，然后在阻焊膜中形成开口(S102)。在此的开口可以包括，当允许安装端子暴露在其处时，分别提供在对应于多个安装端子的位置处的用于安装端子的多个开口；以及具有，当允许用于电镀的互连暴露在其处时，在允许在其处断开的位置处的、在用于电镀的互连的每一个上提供的用于断开的开口，其中，所述用于断开的开口提供在平面电极和连接到各个用于电镀的互连的每一个安装端子之间。
接下来，从电镀掩模暴露出来的安装端子和用于电镀的互连的表面上形成电镀膜(S104)。
接下来，在阻焊膜上布置掩模，该掩模用于移除互连、覆盖用于安装端子的多个开口、且在对应于每一个用于电镀的互连上的断开的至少一个开口的位置处具有开口(S106)。
之后，通过用于移除互连的掩模，移除从用于移除互连的掩模暴露出来的电镀膜和用于电镀的互连，从而断开用于电镀的互连(S108)。
接下来，移除用于移除互连的掩模(S110)。
图2A和2B是示出该实施例的布线板的顶表面的示范性结构的示意平面图。图2A是示出在断开用于电镀的互连120之前的状态的图。
如图2A所示，多个预定安装区域138提供在绝缘基底110的顶表面。在每个安装区域138中，提供多个安装端子112，形成在多个安装端子112周围的平面电极140，以及分别连接到平面电极140和连接到相互不同的多个安装端子112的多个用于电镀的互连120。每个平面电极140延伸到每个安装区域138的外围。每个平面电极140经由外延互连142连接到提供到布线板100外部的馈电导体(feeder conductor)500。
当在这种结构中对每一个安装端子进行电镀时，电流会从馈电导体500和外延互连142通过平面电极140流到用于电镀的互连120，且进一步流过安装端子112中的每一个。图2A示出了具有为每一个平面电极140提供多个外延互连142的示范性结构，然而，单个外延互连142仅可以提供到一个平面电极140上。提供多个外延互连142可以减少电阻率或可以提供高功率电流，但是提供的方式不限制于此。
图2B是示出在断开用于电镀的互连120之后的状态的图。在该实例中，在每一个用于电镀的互连120上提供断开的多个部分，以便分别将每一个安装端子112从各个平面电极140断开。
图3和图4是示出在该实施例中的布线板100的特定结构的实例的平面图。该图示出了图2A中示出的安装区域138的部分。
图3示出了在断开用于电镀的互连之前绝缘基底110的顶表面的结构。为方便说明，多个用于电镀的互连和安装端子在下文中将用不同的参考标记表示。
用于电镀的互连，例如用于电镀的互连120，用于电镀的互连122等电连接到平面电极140。位于安装端子和平面电极140之间的用于电镀的互连120具有分支点，并被构造为将其分支成互连120a、120b和120c。安装端子112、安装端子114和安装端子116可以被构造为通过互连120a、120b和120c分别连接到内部孔端子等(未示出)。安装端子112、安装端子114和安装端子116通过用于电镀的互连120连接到平面电极140。在由用于电镀的互连120的分支点引起的分支目的地处，这些安装端子112、114、116中的安装端子112和114分别连接到用于电镀的互连120。将用于电镀的互连120从平面电极140引出连接到安装端子116，进一步将其从安装端子116引出并分别连接到安装端子112和安装端子114。如上所述，该实施例允许提供层级连接(第一到第n层级)，例如提供从平面电极140引出到邻近安装端子116的第一级互连，并且当使用安装端子116作为媒介时，提供到平面电极140的第二级互连。依靠这种结构，甚至在具有大互连密度因此增加了从平面电极140分别引出用于电镀的互连的难度的绝缘基底110上，也可以充分利用最小空间地将安装端子连接到平面电极140。
在绝缘基底110的顶表面上，还提供了类似于用于电镀的互连120的多个互连。在此的用于电镀的互连122仅连接到单个安装端子118。如上所述，该实施例允许在绝缘基底110上提供用于电镀的互连和安装端子的组合的各种图案。一般可以通过将由蚀刻或由电镀形成在绝缘基底110的顶表面上的铜箔图案化来形成这些互连图案。平面电极140通过外延互连142连接到馈电导体500(见图2A和2B)。
断开部分130和断开部分132是在电镀之后在该处由选择性蚀刻移除了用于电镀的互连的部分。依靠用于电镀的互连120的这种结构，在安装端子上的电镀处理中，通过单个用于电镀的互连120，电流可以流入多个安装端子(112、114和116)。另外，在电镀之后通过断开这些安装端子，可以在任意位置并以任意长度断开可能会引起不利电磁感应的天线图案(未终止的互连)、短截线互连、和没有连接到任何端子的保持浮动的用于电镀的互连。另外，在电镀之后断开在每一个安装端子之间的、及平面电极和安装端子之间的用于电镀的互连，使得还可以在总体上最小化电镀导体(区域、线数)的密度。
图4示出了在断开用于电镀的互连之前阻焊膜200的表面的结构。
在绝缘基底110上形成阻焊膜200，以便覆盖绝缘基底110。在对应图3示出的每一个断开部分130的位置处阻焊膜200具有多个用于断开的开口202，在对应断开部分132的位置处提供的用于断开的开口204，和在对应每一个安装端子的位置处提供的多个用于安装端子的开口206。在用于安装端子的开口206的底部，暴露了包括安装端子112、安装端子114、安装端子116和安装端子118的安装端子。在用于断开的开口202的底部，暴露了包括用于电镀的互连120的用于电镀的互连。在用于断开的开口204的底部，暴露了包括用于电镀的互连120和用于电镀的互连122、以及部分平面电极140的用于电镀的互连。注意，为便于理解，用虚线表示包括用于电镀的互连120和用于电镀的互连122的用于电镀的互连，其中实际上这些互连被构造为用阻焊膜200覆盖。
图5是示出用于移除互连的掩模结构的平面图，用于移除在绝缘基底110的顶表面上形成的用于电镀的互连的断开部分130和断开部分132。
提供用于移除互连的掩模300以便覆盖多个用于安装端子的开口206，且在对应用于断开的开口中的至少一个的位置处该掩模300具有在每一个用于电镀的互连上提供的用于断开的开口302和用于断开的开口304。
在该实施例中，利用图4示出的阻焊膜200在绝缘基底110上形成电镀膜，然后在阻焊膜200上布置图5示出的用于移除互连的掩模300，并利用这种部件作为掩模，移除绝缘基底110上的用于电镀的互连的不需要部分，例如部分用于电镀的互连120。通过这些处理，图3示出的断开部分130和断开部分132被断开。
图6和图7是示出在利用移除互连的掩模300移除了图3和图4示出的绝缘基底110的顶表面上的用于电镀的互连之后得到的结构的平面图。
图6示出了在断开用于电镀的互连之后绝缘基底110的顶表面的结构。图7示出了在断开用于电镀的互连之后，阻焊膜200的表面的结构。注意，与图4类似，为了便于理解，用虚线表示包括用于电镀的互连120和用于电镀的互连122的用于电镀的互连，其中实际上这些互连被构造为用阻焊膜200覆盖。如图所示，在对应断开部分130和断开部分132的部分中选择性地移除用于电镀的互连和平面电极140。在该实例中，安装端子112、安装端子114和安装端子116可以被构造为通过互连120a、120b和120c将其分别连接到内部孔端子(未示出)，甚至在通过断开部分130断开之后。依靠这种结构，在平面电极140的电镀处理中通过用于电镀的互连120将电流供给安装端子，且甚至在电镀之后可以允许传输信号到内部孔端子或从内部孔端子输出信号。
接下来，将说明互连图案的另一实例。
图8和图9是示出该实施例的布线板100的背表面的特定结构的实例的平面图。虽然图中没有示出，但是在布线板100的背表面上还提供了对应顶表面侧上的安装端子138的安装区域，如图2A所示。在这里示出了安装区域中的一个的一部分。
图8示出了在断开用于电镀的互连之前绝缘基底150的背表面的结构。
对于每个安装区域，提供包括安装端子152、安装端子154和安装端子156的多个安装端子，形成多个安装端子周围的平面电极180，以及分别连接到平面电极180、和连接到相互不同的多个安装端子的多个用于电镀的互连158。平面电极180延伸至每个安装区域的外围。平面电极180通过外延互连182连接到提供到布线板100外部的馈电导体(未示出)。
当对在这种结构中的每一个安装端子进行电镀时，电流会从馈电导体和外延互连182通过平面电极180流到用于电镀的互连158，且进一步流过每一个安装端子。图8示出了具有为每一个平面电极180提供多个外延互连182的示范性结构，然而单个外延互连182仅可以提供到一个平面电极180上。提供多个外延互连182可以减少电阻率或可以允许供给高功率电流，但是提供的方式不限制于此。
用于电镀的互连158中的每一个具有分支点，且其构造为从分支点分支。在该实例中，每个用于电镀的互连158具有在其上提供的多个分支点。在由最靠近平面电极180的分支点产生的分支的目的地处，安装端子152和安装端子154连接到用于电镀的互连158。在由第二靠近平面电极180的分支点产生的分支的目的地处，安装端子156连接到用于电镀的互连158。在绝缘基底150的背表面，还提供了类似于用于电镀的互连158的多个互连。虽然在此仅示出类似图案，但是绝缘基底150还可以提供有用于电镀的互连和安装端子的组合的各种图案。一般可以通过将由蚀刻或由电镀形成在绝缘基底150的背表面上的铜箔图案化来形成这些互连图案。
断开部分170是在电镀之后通过选择性蚀刻移除了用于电镀的互连的部分。在该实例中，断开部分170形成在用于电镀的互连158上的分支点上。因此，在单个断开部分处可以将多个安装端子相互断开，并与平面电极断开。依靠用于电镀的互连158的这种结构，在安装端子上的电镀处理中，电流通过单个用于电镀的互连158可以供给到多个安装端子(152、154和156)，然而可以减小输入到安装端子的和从安装端子输出的污染信号的噪声，且在电镀之后通过将安装端子相互断开，可以改善电源或信号的电特性。
图9示出了在断开用于电镀的互连之前阻焊膜210的表面的结构。
在绝缘基底150上形成阻焊膜210，以便覆盖绝缘基底150。阻焊膜210在对应图8示出的每一个断开部分170的位置处具有多个用于断开的开口212，并且具有在对应每一个安装端子的位置处提供的多个用于安装端子的开口214。在用于安装端子的开口214的底部，暴露了包括安装端子152、安装端子154和安装端子156的安装端子。在用于断开的开口212的底部，暴露了包括用于电镀的互连158和用于电镀的互连。注意，为便于理解，用虚线表示包括用于电镀的互连158的用于电镀的互连，其中，实际上这些互连被构造为用阻焊膜210覆盖。
图10是示出用于移除互连的掩模结构的平面图，用于移除在绝缘基底150上形成的用于电镀的互连的断开部分170。
提供用于移除互连的掩模310以便覆盖多个用于安装端子的开口214，且所述掩模310在对应用于断开的开口212中的至少一个的位置处具有在每一个用于电镀的互连上提供的用于断开的开口312。
在该实施例中，利用图9示出的阻焊膜210在绝缘基底150上形成电镀膜，然后在阻焊膜210上布置图10示出的用于移除互连的掩模310，并利用这些部件作为掩模，移除绝缘基底150上的用于电镀的互连的不需要部分，例如部分用于电镀的互连158。通过这些处理，图8示出的断开部分170被断开。
图11和图12是示出在利用用于移除互连的掩模310移除了图8和图9示出的绝缘基底150的背表面上的用于电镀的互连之后得到的结构的平面图。
图11示出了在断开用于电镀的互连158之后，绝缘基底150的背表面的结构。图12示出了在断开用于电镀的互连158之后，阻焊膜220的背表面的结构。注意，与图9类似，为了便于理解，用虚线表示用于电镀的互连158，其中，实际上这些互连被构造为用阻焊膜210覆盖。如图所示，在对应断开部分170的部分中选择性移除用于电镀的互连158。
接下来，将参考处理方法截面图说明上述处理。
图13A、13B、14A、14B和15是示出通过使用用于电镀的互连，在绝缘基底110(150)的表面上的安装端子上电解电镀的工序；以及在电解电镀之后，用于断开用于电镀的互连的选择性蚀刻的工序的处理方法的截面图。
虽然出于简单，在此的这些图仅示出了单层的绝缘基底110，但是布线板100可以被构造为具有多个绝缘基底。下面的说明假设参考图3到图7说明的绝缘基底110的顶表面上给出的处理分别在绝缘基底110的顶表面侧上进行，且参考图8至图12说明的绝缘基底150的背表面上给出的处理分别在绝缘基底110的背表面上进行。适当地参考包括图1的上述其它任何图，将进行下面的说明。
图13A是示出对应图1中的步骤S102的状态的图。在绝缘基底110的顶表面上，形成了包括用于电镀的互连120、安装端子112、安装端子114等的互连图案121。在绝缘基底110上，形成了阻焊膜200。阻焊膜200具有在对应安装端子112和安装端子114的位置处形成的用于安装端子的开口206。阻焊膜200还具有在对应用于电镀的互连120的断开部分的位置处形成的用于断开的开口202。注意，在绝缘基底110(绝缘基底150)的背表面上，还形成了包括安装端子152和用于电镀的互连(未示出)的互连图案，并在上面进一步形成了阻焊膜210。阻焊膜210具有用于断开的开口(未示出)和在其中形成的用于安装端子的开口214。
在这种状态下，对安装端子进行电镀。在这种处理中，通过允许电流经由馈电导体500、外延互连142、平面电极140、用于电镀的互连120和用于电镀的互连122流入每一个安装端子中来进行电解电镀。通过这些处理，在阻焊膜200中形成的用于断开的开口202和用于安装端子的开口206的底部暴露的用于电镀的互连和安装端子的表面上，形成电镀膜124(图13B)。电镀膜124可以用Ni、Au等构造。类似地，通过使电流经由馈电导体、外延互连182、平面电极180、和用于电镀的互连158流入到每一个安装端子中，还可以在绝缘基底110上背表面上的安装端子152上，提供电解电镀。此处，该图示出了同样在安装端子152上形成电镀膜124的状态。
其后，在阻焊膜200上布置用于移除互连的掩模300。在绝缘基底110的背表面侧上的阻焊膜210上，布置用于移除互连的掩模310(图14A)。
在这种状态下，通过使用蚀刻溶液来移除从用于移除互连的掩模300和用于移除互连的掩模310暴露出来的部分电镀膜124和用于电镀的互连120。因此，用于电镀的互连被断开。随后移除用于移除互连的掩模300和用于移除互连的掩模310。通过这些处理，可以得到图14B示出的结构。
然后在布线板100上安装半导体芯片402，且将布线板100上的焊盘404和安装端子114等通过接合线406连接。因此可以形成半导体器件400(图15)。
图16示出了在断开用于电镀的互连之前，绝缘基底110的顶表面的结构的另一实例。
除了在平面电极140和每一个安装端子之间提供多个断开部分130之外，该实例与图3示出的实例类似。在电镀之后，将不再需要断开包括用于电镀的互连120的用于电镀的互连，其中，该用于电镀的互连的断开在多个断开部分处可以增强输入到安装端子的和从安装端子输出的可能污染信号的噪声的减小效果，并且可以改善电源和信号的电特性。
图17示出了在断开用于电镀的互连之后，绝缘基底110的顶表面的结构的另一实例。
除了在电镀之后将不再需要的在每个平面电极140和每一个安装端子之间的用于电镀的互连，在它的整个部分上方被移除之外，该实例与图6示出的实例类似。注意，为了便于理解，在附图中用虚线表示如此剔除掉的互连，其中，实际上这些互连已经被移除。
图18是示出布线板100的顶表面的结构的另一实例的平面图。在该实例中，由用于电镀的互连120和安装端子112组成的个别网络与形成的平面电极140相连。在该图中，附图标记144表示通孔区(vialand)。该结构可以进一步改善设计的自由度。
如上所述，根据该实施例的结构，外延馈电导体和平面电极电连接，且多个用于电镀的互连连接到平面电极。依靠这种结构，可以减少连接到馈电导体的多个外延互连，且因此可以增加用于电镀的互连的版图设计的自由度。
另外，使用阻焊膜和用于移除互连的掩模，在用于电镀的互连的需要位置，移除并因此断开用于电镀的互连。换句话说，根据本发明的实施例，对于单个用于电镀的互连，在不限制数量和位置的情况下，在电镀之后将不再需要的用于该电镀的互连的断开部分可以任意地确定。依靠这种结构，可以断开和移除不必要的互连，并因此可以减小输入到安装端子的和从安装端子输出的可能污染信号的噪声，并可以改善电源和信号的电特性。通过移除不必要的互连，还可以避免用于电镀的互连之间的短路。
参考附图，以上描述了本发明的实施例，其仅作为本发明的实例，其中可以采用不同于上述的任何其它结构。
很明显，本发明不受限于上述实施例，在不偏离本发明的范围和精神的情况下可以对其更改和变更。

Claims (15)

1.一种制造布线板的方法，包括：
绝缘基底，所述绝缘基底包含在其一个表面的预定安装区域；
多个安装端子，所述多个安装端子布置在所述绝缘基底的所述一个表面的所述安装区域中；
平面电极，所述平面电极形成在所述绝缘基底的所述一个表面上的所述安装区域中的所述多个安装端子周围；
多个用于电镀的互连，所述多个用于电镀的互连中的每一个分别连接到所述平面电极和相互不同的多个所述安装端子；以及
用于电镀的掩模膜，所述用于电镀的掩模膜形成在所述绝缘基底的所述一个表面上，以便覆盖所述绝缘基底，所述用于电镀的掩模膜具有在对应于所述多个安装端子的位置处分别提供的多个用于安装端子的开口同时允许所述安装端子暴露在其中，并且所述用于电镀的掩模膜具有用于断开的开口同时允许所述用于电镀的互连暴露在其中，其中所述用于断开的开口提供在允许在所述平面电极和连接到各个所述用于电镀的互连的每一个所述安装端子之间断开的位置处的每一个所述多个所述用于电镀的互连上，所述方法包括：
在从所述布线板上的所述用于电镀的掩模膜暴露出来的所述安装端子和所述用于电镀的互连的表面上形成电镀膜；
在所述用于电镀的掩模膜上，布置用于移除互连的掩模，其覆盖所述多个用于安装端子的开口并且在对应于每一个所述多个用于电镀的互连上的至少一个所述用于断开的开口的位置处具有开口；以及
通过所述用于移除互连的掩模，移除从所述用于移除互连的掩模暴露出来的所述电镀膜和所述用于电镀的互连。
2.根据权利要求1所述的制造布线板的方法，
其中在所述布置所述用于移除互连的掩模中，布置在所述多个用于电镀的互连中的所述每一个上具有至少多个所述开口的所述用于移除互连的掩模，以及
在所述移除所述用于电镀的互连中，在多个位置断开所述多个用于电镀的互连中的每一个。
3.一种布线板，包括：
绝缘基底，所述绝缘基底包含在其一个表面的预定安装区域；
多个安装端子，所述多个安装端子布置在所述绝缘基底的所述一个表面的所述安装区域中；
平面电极，所述平面电极形成在所述绝缘基底的所述一个表面上的所述安装区域中的所述多个安装端子周围；
多个用于电镀的互连，所述多个用于电镀的互连中的每一个分别连接到所述平面电极和相互不同的多个所述安装端子。
4.如权利要求3所述的布线板，还包括：
用于电镀的掩模膜，所述用于电镀的掩模膜形成在所述绝缘基底的所述一个表面上，以便覆盖所述绝缘基底，所述用于电镀的掩模膜具有在对应于所述多个安装端子的位置处分别提供的多个用于安装端子的开口同时允许所述安装端子暴露在其中，并且所述用于电镀的掩模膜具有用于断开的开口同时允许所述用于电镀的互连暴露在其中，其中所述用于断开的开口提供在允许在所述平面电极和连接到各个所述用于电镀的互连的每一个所述安装端子之间断开的位置处的每一个所述多个所述用于电镀的互连上。
5.如权利要求4所述的布线板，
其中在所述多个用于电镀的互连中的每一个上，所述用于电镀的掩模膜具有多个所述用于断开的开口。
6.如权利要求3所述的布线板，
其中所述多个用于电镀的互连中的每一个具有分支点，并且从所述分支点分支出的每一个互连在分支目的地处连接到至少一个所述安装端子。
7.如权利要求4所述的布线板，
其中所述多个用于电镀的互连中的每一个具有分支点，并且从所述分支点分支出的每一个互连在分支目的地处连接到至少一个所述安装端子，以及
在每一个所述用于电镀的互连上，所述用于电镀的掩模膜在所述分支点上具有至少一个所述用于断开的开口。
8.如权利要求3所述的布线板，
其中每一个所述用于电镀的互连连接到所述安装端子中的一个，并且进一步从所述安装端子中的一个连接到所述安装端子中的另一个。
9.一种布线板，包括：
绝缘基底，所述绝缘基底包含在其一个表面的预定安装区域；
多个安装端子，所述多个安装端子布置在所述绝缘基底的所述一个表面的所述安装区域中；
平面电极，所述平面电极形成在所述绝缘基底的所述一个表面上的所述安装区域中的所述多个安装端子周围；
多个用于电镀的互连，所述多个用于电镀的互连中的每一个分别连接到所述平面电极，并且沿着连接到相互不同的所述多个安装端子的多个路径形成；以及
用于电镀的掩模膜，所述用于电镀的掩模膜形成在所述绝缘基底的所述一个表面上，以便覆盖所述绝缘基底，所述用于电镀的掩模膜具有在对应于所述多个安装端子的位置处分别提供的多个用于安装端子的开口同时允许所述安装端子暴露在其中，并且所述用于电镀的掩模膜具有用于断开的开口同时允许所述用于电镀的互连暴露在其中，其中所述用于断开的开口提供在允许在所述平面电极和连接到各个所述路径的每一个所述安装端子之间断开的位置处的所述每一个所述多个路径上，
其中所述用于电镀的互连形成在对应于除了在所述多个路径中的每一个上的所述用于断开的开口之外的位置处。
10.如权利要求9所述的布线板，
其中在所述多个路径中的每一个上，所述用于电镀的掩模膜具有多个所述用于断开的开口。
11.如权利要求9所述的布线板，
其中每一个所述路径具有分支点，并且从所述分支点分支出的每一个路径在分支目的地处连接到至少一个所述安装端子。
12.如权利要求11所述的布线板，
其中在所述多个路径中的每一个上，所述用于电镀的掩模膜在所述分支点上具有至少一个所述用于断开的开口。
13.如权利要求9所述的布线板，
每一个所述路径连接到所述安装端子中的一个，并且进一步从所述安装端子中的一个连接到所述安装端子中的另一个。
14.如权利要求9所述的布线板，
其中所述用于电镀的掩模膜是阻焊膜。
15.一种半导体器件，包括：
布线板，所述布线板包括：
绝缘基底，所述绝缘基底包含在其一个表面的预定安装区域；
多个安装端子，所述多个安装端子布置在所述绝缘基底的所述一个表面的所述安装区域中；
平面电极，所述平面电极形成在所述绝缘基底的所述一个表面上的所述安装区域中的所述多个安装端子周围；
多个用于电镀的互连，所述多个用于电镀的互连中的每一个分别连接到所述平面电极，并且沿着连接到相互不同的所述多个安装端子的多个路径形成；以及
用于电镀的掩模膜，所述用于电镀的掩模膜形成在所述绝缘基底的所述一个表面上，以便覆盖所述绝缘基底，所述用于电镀的掩模膜具有在对应于所述多个安装端子的位置处分别提供的多个用于安装端子的开口同时允许所述安装端子暴露在其中，并且所述用于电镀的掩模膜具有用于断开的开口同时允许所述用于电镀的互连暴露在其中，其中所述用于断开的开口提供在允许在所述平面电极和连接到各个所述路径的每一个所述安装端子之间允许断开的位置处的所述每一个所述多个路径上；以及
半导体芯片，所述半导体芯片布置在所述布线板上并且电连接到至少一个所述安装端子；
其中所述用于电镀的互连形成在对应于除了在所述多个路径中的每一个上的所述用于断开的开口之外的位置处。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013030712A (ja) 2011-07-29 2013-02-07 Toshiba Corp 半導体モジュールおよび半導体モジュールの製造方法
JP2016122802A (ja) * 2014-12-25 2016-07-07 ルネサスエレクトロニクス株式会社 半導体装置
JP6816046B2 (ja) 2018-02-06 2021-01-20 アオイ電子株式会社 半導体装置の製造方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01260886A (ja) * 1988-04-11 1989-10-18 Minolta Camera Co Ltd プリント基板の製造方法
JPH10233563A (ja) * 1997-02-20 1998-09-02 Sony Corp プリント配線基板及びその製造方法
JP2000353760A (ja) * 1999-06-10 2000-12-19 Sony Chem Corp 半導体素子搭載用中継基板の製造方法
JP3339473B2 (ja) * 1999-08-26 2002-10-28 日本電気株式会社 パッケージ基板、該パッケージ基板を備える半導体装置及びそれらの製造方法
JP3721299B2 (ja) * 2000-08-03 2005-11-30 新光電気工業株式会社 半導体パッケージの製造方法
US6632343B1 (en) * 2000-08-30 2003-10-14 Micron Technology, Inc. Method and apparatus for electrolytic plating of surface metals
TW479334B (en) * 2001-03-06 2002-03-11 Siliconware Precision Industries Co Ltd Electroplated circuit process in the ball grid array chip package structure
US6660559B1 (en) * 2001-06-25 2003-12-09 Amkor Technology, Inc. Method of making a chip carrier package using laser ablation
TWI237534B (en) * 2004-05-07 2005-08-01 Advanced Semiconductor Eng Fabrication method of a printed circuit board
JP2006100300A (ja) 2004-09-28 2006-04-13 Shindo Denshi Kogyo Kk プリント配線板の製造方法、およびプリント配線板
JP2006253574A (ja) * 2005-03-14 2006-09-21 Matsushita Electric Ind Co Ltd 配線基板の製造方法
US20070235848A1 (en) * 2006-03-29 2007-10-11 Chih-Chin Liao Substrate having conductive traces isolated by laser to allow electrical inspection
KR100891334B1 (ko) * 2007-05-25 2009-03-31 삼성전자주식회사 회로기판, 이를 구비하는 반도체 패키지, 회로기판의제조방법 및 반도체 패키지 제조방법

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