CN101443903B - 双面集成电路芯片 - Google Patents

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Abstract

半导体结构及该结构的制作方法。该方法包括将背面硅(110A和110B)分别从两个绝缘体上硅晶片(110A和100B)移除并采用掩埋氧化物层(115)将它们背对背结合，该两个绝缘体上硅晶片(110A和100B)分别具有形成在其中的器件(130A和130B)。然后至下晶片(100A)中的器件(130A)的接触(210)形成在上晶片(100B)中，并且布线级(170)形成在上晶片(100B)上。下晶片(100A)可以包括布线级(170)。下晶片(100A)可以包括接触的焊盘垫(230)。至下晶片(100A)的硅层(120)的接触可以被硅化。

Description

双面集成电路芯片
技术领域
本发明涉及集成电路领域，更具体地，其涉及双面集成电路芯片及双面集成电路芯片的制作方法。 
背景技术
为了最大化集成电路的性能，调整制作工艺以提高集成电路芯片的不同区域中的不同器件和电路的性能。这可能难以实现并且成本很高，例如，当一组器件所需要的热循环可以不利地影响在同一集成电路芯片上的其它器件的时候。此外，通常难以将制造工艺同时以不同的类型器件的器件规格为中心。因此，对集成电路芯片和集成电路芯片的制作方法存在需求，其中可以以高成本效率的方式调整制作工艺以提高不同类型器件的性能。 
发明内容
本发明的第一方面是一种半导体结构的制作方法，该方法包括：在绝缘体上硅的第一晶片中制作一个或多个第一器件，第一晶片包括在第一上硅层和第一下硅层之间的第一掩埋氧化物层和在第一上硅层上的第一最低电介质层；在绝缘体上硅的第二晶片中制作一个或多个第二器件，第二晶片包括在第二上硅层和第二下硅层之间的第二掩埋氧化物层和在第二上硅层上的第二最低电介质层；从第一晶片移除第一下硅层以露出第一掩埋氧化物层的表面并且从第二晶片移除第二下硅层以露出第二掩埋氧化物层的表面；结合第一掩埋氧化物层的表面和第二掩埋氧化物层的表面；形成至第二器件的导电的第一接触，第一接触从第二最低电介质层的上表面经由第二最低电介质层延伸至第一器件；形成至第一器件的导电的第二接触，第二接触从第二最低电介质层的上表面经由第二最低电介质层、经由第一和第二掩埋氧化物层延伸至形成在第二上硅层中的第二器件的那些部分；在第二最低电介质层上方形成一个或多个第二布线级，第二布线级的每个布线级都包括在相应电介质层中的导电布线，第二布线级的最低布线级的一条或多条布线与第一和第 二接触物理及电接触。 
本发明的第二方面是第一方面，还包括：相互连接第一器件和形成在第一上硅层上方的一个或多个第一布线级，第一布线级的每个布线级都包括在相应电介质层中的导电布线，一个或多个第一布线级包括形成在第一最低电介质层中的导电布线。 
本发明的第三方面是第二方面，还包括：形成导电的第三接触至第一最低电介质层中的一条或多条布线，第三接触从第二最低电介质层的上表面经由第二最低电介质层、经由第一和第二掩埋氧化物层、并经由第一上硅层延伸至第一最低电介质层中的一条或多条布线，第三接触与第一上硅层电隔离。 
本发明的第四方面是第一方面，还包括：在移除第一下硅层之前，将第一处理晶片粘结至离第一上硅层最远的第一晶片的最高电介质层；在移除第二下硅层之前，将第二处理晶片粘结至第一最低电介质层；在结合之后，移除第二处理晶片。 
本发明的第五方面是第一方面，还包括：在移除第一和第二下硅层之后并在结合之前，对准第一晶片和第二晶片。 
本发明的第六方面是第一方面，还包括：将结合的第一和第二晶片切割成一个或多个集成电路芯片。 
本发明的第七方面是第一方面，其中第一器件是N-沟道场效应晶体管且第二器件是P-沟道场效应晶体管。 
本发明的第八方面是第一方面，其中第一上硅层是具有<100>晶体取向(crystal orientation)的单晶硅层，第一器件是N-沟道场效应晶体管并且N-沟道场效应晶体管的沟道长度沿着第一上硅层的[100]晶向(crystaldirection)，以及其中第二上硅层是具有<110>晶体取向的单晶硅层，第二器件是P-沟道场效应晶体管并且P-沟道场效应晶体管的沟道长度沿着第二上硅层的[110]晶向。 
本发明的第九方面是第一方面，其中第一器件是N-沟道场效应晶体管，其源极和漏极受到拉伸，第二器件是P-沟道场效应晶体管，其源极和漏极受到压缩。 
本发明的第十方面是第一方面，其中第一和第二器件是场效应晶体管，第一器件具有比第二器件更高的阈值电压，或者其中第一和第二器件是场效 应晶体管，第一器件具有比第二器件更厚的栅极电介质。 
附图说明
本发明的特征在所附权利要求中阐述。然而，当结合附图阅读时，本发明自身通过参考下面示例性实施例的详细描述将被更好地理解。 
图1A到1J是示出根据本发明第一实施例的集成电路芯片的制作的横截面图； 
图2是示出本发明第一实施例的第一修改的横截面图； 
图3A到3C是示出本发明第一实施例的第二修改的横截面图； 
图4A到4E是示出根据本发明第二实施例的集成电路芯片的制作的横截面图； 
图5是示出本发明第二实施例的修改的横截面图； 
图6A是示出根据本发明各实施例的接触器件栅极的替代方法的取向图，及图6B到6D是其横截面视图； 
图7是在根据本发明实施例的集成电路芯片的制作过程中两个晶片可选的对准的立体图； 
图8是在根据本发明实施例的集成电路芯片的制作过程中可选的制作步骤的横截面视图；和 
图9是根据本发明实施例的集成电路芯片的制作方法的流程图。 
具体实施方式
应该知道的是，本发明实施例的集成电路芯片有利地形成在称作晶片的集成电路衬底上，并且多个集成电路可以在同一晶片上同时制作并在制作完成之后可以通过切割工艺分开。 
图1A到1J是示出根据本发明第一实施例的集成电路芯片的制作的横截面图。在图1A中，第一晶片100A经由焊垫级(pad level)制造。晶片100A包括绝缘体上硅(SOI)衬底105A，该绝缘体上硅(SOI)衬底105A包括：硅衬底110A、形成在硅衬底上的掩埋氧化物层(BOX)115、和形成在BOX上的单晶硅层120。形成在硅层120中的是沟槽隔离125和场效应晶体管(FET)130A的源极/漏极135和沟道区域140。在硅层120中还形成可选的硅区域150。形成在沟道区域140上的是栅极电介质(未示出)和在一个实 例中的FET130A的多晶硅栅极145。在一个实例中，硅区域150是高掺杂的N型或P型(在大约1E19atm/cm3到大约1E21atm/cm3之间)以将接触电阻降低至小于约0.5微欧。在形成预金属电介质(pre-metal dielectric，PMD)层155之前，可选的金属硅化物层152可以形成在源极/漏极135、栅极145和扩散接触150的露出的硅表面上。金属硅化物的形成是通过在硅表面上沉积金属层，加热硅表面至足够高的温度以引起金属层和硅反应，然后溶解掉任何未反应的金属。此时，完成FET130A制作所需的高温退火或快速热退火(RTA)就完成了。 
形成在硅层120上面的是PMD层155。形成在PMD层155中的是接触160。接触160是导电的并电接触源极/漏极135、栅极145和硅接触150或者在硅上/中的其它有源或无源元件，例如双极结型晶体管、薄膜晶体管、结型电容器、栅极多晶硅电容器等。PMD层155和接触160可以看作赝布线级(pseudo wiring level)，其将硅上的器件连接至第一布线级。在一个实例中，接触160通过金属镶嵌工艺形成。形成在PMD层155上的是包含第一布线级的导电金属镶嵌布线170的第一级间电介质(inter-level dielectric)ILD165，导电金属镶嵌布线170可以与接触160电接触。形成在第一ILD165上的是包括导电双金属镶嵌(dual-damascene)布线180的第二ILD175，导电双金属镶嵌布线180与布线170电接触。形成在第二ILD175上的是包括导电双金属镶嵌I/O垫(I/O pad)190的第三ILD185，导电双金属镶嵌I/O垫190与布线180电接触。替代地，布线170、180和垫190可以是与单金属镶嵌通路孔(single damascene via)结合的单金属镶嵌布线或垫。 
金属镶嵌工艺是这样一种工艺，其中布线沟槽或通路孔开口形成在电介质层中，填充沟槽的足够厚的导电体沉积在电介质的上表面上，并进行化学机械抛光(CMP)移除多余的导体，使得导体的表面与电介质层的表面共面以形成金属镶嵌布线(或者金属镶嵌通路孔)。当仅形成一个沟槽和一条布线(或者一个通路孔开口和一个通路孔)时，则工艺被称作单金属镶嵌。 
双金属镶嵌工艺是这样的一种工艺，其中在任意给出的横截面视图中，贯穿电介质层的全部厚度形成通路孔开口，接着部分贯穿电介质层形成沟槽。所有通路孔开口与上面的一体的布线沟槽和下面的布线沟槽交叉，但并不是所有的沟槽都要与通路孔开口交叉。填充沟槽和通路孔开口的足够厚的导电体沉积在电介质的上表面并进行CMP工艺，使得沟槽中的导体表面与 电介质层的表面共面以形成双金属镶嵌布线和具有一体双金属镶嵌通路孔的双金属镶嵌布线。 
有利地，在单金属镶嵌和双金属镶嵌工艺中使用以形成沟槽的蚀刻可以是反应离子蚀刻(RIE)。 
在一个实例中，PMD层155包括硼磷硅酸盐玻璃(BPSG)。在一个实例中，接触160包括钛/氮化钛的双层衬层和钨芯。在一个实例中，ILD165、175和185包括一层或多层二氧化硅或掺碳氧化物，可选地形成在氮化硅、氮化硅碳、或氮氧化硅碳层上。在一个实例中，布线170和180以及I/O垫190包括钽/氮化钽衬层和铜芯。 
在一个实例中，第一ILD165、第二ILD175和第三ILD185独立地包括二氧化硅(SiO2)、氮化硅(Si3N4)、碳化硅(SiC)、氮氧化硅(SiON)、碳氧化硅(SiOC)、有机硅酸盐玻璃(SiCOH)、等离子体增强氮化硅(PSiNx)或NBLok(SiC(N，H))。 
在一个实例中，第一ILD165、第二ILD175和第三ILD185独立地包括低K(介电常数)材料，低K材料的实例包括但不局限于氢硅倍半氧烷聚合物(hydrogen silsesquioxane polymer)(HSQ)、甲基硅倍半氧烷聚合物(methyl silsesquioxane polymer)(MSQ)、由德克萨斯州米德兰市的DOWChemical制造的SiLK TM(聚亚苯低聚物(polyphenylene oligomer))、由加州圣克拉拉市的Applied Materials制造的Black Diamond TM(甲基掺杂氧化硅(methyl doped silica)或者SiOx(CH3)y或者SiCxOyHy或者SiOCH)、有机硅酸盐玻璃(SiCOH)和多孔SiCOH。在一个实例中，低K电介质材料具有约2.4或更低的相对介电常数。 
在图1B中，钝化层195形成在第三ILD185上，并使用粘结剂(未示出)或本领域熟知的其它方法将I/O垫190和处理晶片200A粘结至钝化层195。处理晶片足够厚(例如，200-1000微米)以致于可以在后续加工中支撑硅晶片。 
在图1C中，体衬底110A被移除(见图1B)以露出BOX115。在一个实例中，体衬底110A的移除是通过研磨操作到显著减薄体衬底的操作，接着通过在例如含水氢氧化钾的强碱中的化学蚀刻以移除剩余的体衬底。 
在图1D中，第二晶片100B通过PMD制造。晶片100B包括绝缘体上硅(SOI)衬底105B，该绝缘体上硅(SOI)衬底105B包括：硅衬底110B；掩埋氧化物层(BOX)115，形成在硅衬底上；和单晶硅层120，形成在BOX上。形成在硅层120中的是沟槽隔离125和场效应晶体管(FET)130B的源极/漏极136及沟道区域141。形成在沟道区域141上的是栅极电介质(未示出)和在一个实施例中的FET130B的多晶硅栅极146。同样地，在形成预金属电介质(PMD)层155之前，可选的金属硅化物152可以在源极/漏极136和栅极146的露出的硅表面上形成。形成在硅层120上的是PMD层155。此时，完成FET130B制作所需要的高温退火完成。 
在图1E中，使用粘结剂(未示出)或通过本领域熟知的其它方法将处理晶片200B粘结至PMD层155。 
在图1F中，移除体衬底110B以露出BOX115。在一个实例中，体衬底110B的移除是通过研磨工艺到显著减薄体衬底操作，接着通过在例如含水氢氧化钾的强碱中的化学蚀刻以移除剩余的体衬底。 
在图1G中，第一晶片110A的BOX115放置在第二晶片110B的BOX116上方并相互对准第一晶片和第二晶片，使得当在晶片100A上的器件和晶片100B上的器件之间制作如下所述的互连时，所有的互连和器件都对准。对准之后，用本领域已知的方法将第一晶片100A的BOX115结合至第二晶片110B的BOX116。为了在晶片之间获得良好的对准，如0.1-10微米的叠置重合(overlay registration)，对准标记需要包括在两个晶片上，设计使得晶片如本领域所知的那样对准。 
在图1H中，正如本领域所知的，处理晶片200B(见图1G)被移除，导电的第一类型接触205形成在第二晶片100B的PMD层156中。接触205从PMD层156的上表面延伸至源极/漏极136和栅极146(未示出)的硅化物(如果存在的话)。在一个实例中，接触205由单金属镶嵌工艺形成。在一个实例中，接触205包括钽/氮化钽衬层和钨芯。 
在图1I中，导电的第二类型接触210形成，经由第二晶片110B的PMD层156、第二晶片110B的沟槽隔离125、第二晶片110B的BOX116和第一晶片110A的BOX115到达第一晶片100A的沟槽隔离125中的源极/漏极135和硅区域150。接触210也可以形成至沟道区域140。可选的背面(backside)金属硅化物层212可以形成在硅层120露出的表面(即源极/漏极135、沟道区域140和硅区域150)上以进一步降低互连的电阻。然而，有利地，在硅化物形成的加热步骤中晶片100A和100B的温度保持在约400℃或更低。在 一个实例中，金属硅化物层212包括硅化镍。在一个实例中，接触205包括钽/氮化钽衬层和钨芯。 
此外，在图1I中，当邻接(物理地及电地)接触205的接触210形成时第三类型接触215就已经形成了。这允许第二晶片100B的硅层120的硅区域以最直接的方式和可能的最短物理路径连接至第一晶片的硅层120的硅区域。 
注意第一、第二、和第三(205、210和215)类型接触可以使用金属镶嵌方法单独或同时被金属化。第一类型接触205和第二类型接触210可以在分离的操作中单独制作或者同时制作。当同时制作时，第一和第二接触可以通过使用单一掩膜原位蚀刻各个沟槽，或者通过使用光刻掩模和硬掩模的各种组合及蚀刻以分别定义沟槽而制成，跟着填充单一金属并进行CMP操作，从而形成。 
在图1J中，形成在第二晶片100B的PMD层156上的是包括导电第一布线级的金属镶嵌布线170的第一ILD 165，金属镶嵌布线170与接触160电接触。形成在第一ILD165上的是包括导电双金属镶嵌布线180的第二ILD175，导电双金属镶嵌布线180与布线170电接触。形成在第二ILD175上的是包括导电双金属镶嵌I/O垫190的第三ILD185，导电双金属镶嵌I/O垫190与布线180电接触。钝化层195形成在第三ILD185和I/O垫190上。替代地，布线170、180和垫190可以是与单金属镶嵌通路孔结合的单金属镶嵌布线。这完成了双晶片100C的制作。 
尽管已经以单一的接触级、两个布线级和垫级示出了每个晶片100A和100B，但是可以制作更多或更少的接触和布线级，并且晶片100A和100B可以以不同数目的接触和/或布线级制成。此时，在制作工艺中、在进一步的制作步骤之后、或者在双晶片100C切割成单个的集成电路之后，可以将处理晶片200A从双晶片100C上分离。 
图2是示出本发明第一实施例的第一修改的横截面图。本发明第一实施例的第一修改在第一晶片100A的结构和第一ILD165的第一布线级170之间增加了接触。图2相似于图1J，除了已经制作了第四类型接触220。接触220延伸经由第二晶片110B的PMD层155、第二晶片110B的沟槽隔离125、第二晶片110B的BOX115、以及第一晶片110A的BOX115和第一晶片110A的沟槽隔离125。第四类型接触220允许第二晶片110B的第一布线级170的布线和第一晶片110A的接触160之间直接电连接。在一个实例中，接触220由单金属镶嵌工艺形成。在一个实例中，接触220包括钽/氮化钽衬层和钨芯。替代地，不设置接触160时，第四类型接触220形成向下至第一布线170。 
第一类型接触205、第二类型接触210和第四类型接触220可以在分离的操作中单独制作或者同时制作。当同时制作时，第一、第二和第四类型接触可以通过使用单一掩膜原位蚀刻各个沟槽，或者通过使用光刻掩模和硬掩模的各种组合及蚀刻以独立地定义沟槽而制成，跟着填充单一金属并进行CMP操作，从而形成。 
图3A到3C是示出本发明第一实施例的第二修改的横截面图。本发明第一实施例的第二修改在第一晶片100A的BOX层115上方增加了焊盘垫(landing pad)以降低第一晶片100A和第二晶片100B的相互对准的关键性。图3A相似于图1C，除了晶片间电介质层225形成在BOX115上和双金属镶嵌焊盘垫230形成在电介质层225中。焊盘垫230从电介质层225的上表面，经由电介质层225和BOX115延伸至源极/漏极135和硅区域150。焊盘垫230还可以接触沟道区域140。氧化硅层235沉积在电介质层225和焊盘垫230上。同样地，可选的背面金属硅化物层212可以形成在硅层120的露出表面(即源极/漏极135、沟道区域140和硅区域150)上以进一步降低互连的电阻。 
图3B相似于图1G，除了第一晶片100A的氧化硅层235被结合至第二晶片110B的BOX115，而不是BOX到BOX的结合。以相似于上述参考图1H到1J的方式继续进行制作，除了在图3C中，得到的双晶片100E包括电介质层225和235及焊盘垫230，并且接触205和210以直接的物理和电的方式接触焊盘垫230而不是与源极/漏极135、沟道区域140和硅区域150直接物理接触。焊盘垫230可以由所描述的耐高温金属(Ti/TiN/W)或者铜(Ta/TanN/Cu)制成。 
图4A到4E是示出根据本发明第二实施例的集成电路芯片制作的横截面图。本发明第二实施例相似于本发明第一实施例，除了第一晶片不包括任何布线级(即不包括第一ILD165、第二ILD175及相应的布线170和180和垫190)。因此，在图4A中，晶片100F包括SOI衬底105A，SOI衬底105A包括硅体衬底110A、BOX115、单晶硅层120、沟槽隔离125、FET130A的 源极/漏极135和沟道区域140、可选的硅区域150栅极电介质(未示出)和FET130A的栅极145。尽管未在图4A中示出，晶片100F可以包括互连源极/漏极135、栅极145和硅区域150的导电接触。钝化层240形成在PMD155上。在一个实例中，钝化层240包括氮化硅。 
在图4B中，处理晶片200A粘结至钝化层240，并且在图4C中，如上所述移除体硅衬底110A(见图4B)以露出BOX115。在图4D中，第二晶片100B(如上所述)粘结至第一晶片110F，结合第一晶片100F的BOX115至第二晶片100B的BOX115。以相似于上述参考图1H到1J的方式继续进行制作，得到图4E的双晶片100G。 
图5是示出本发明第二实施例的修改的横截面图。本发明第二实施例的修改相似于第一实施例的第二修改，相似之处在于在第一晶片100H(否则相同于图4E的晶片100F)的BOX层115上增加了焊盘垫以降低晶片100F和100B相互对准的关键性。图5相似于图4E，除了电介质层225形成在BOX115上并且双金属镶嵌焊盘垫230形成在电介质层225中。焊盘垫230从电介质层225的上表面，经由电介质层225和BOX115延伸至源极/漏极135和硅区域150。焊盘垫230还可以接触沟道区域140。氧化硅层235沉积在电介质层225和焊盘垫230上。通过将晶片100B的BOX115结合至晶片100H的氧化硅层235而将晶片100H结合至晶片110B。 
图6A是示出根据本发明各实施例的接触器件的栅极的替代方法的取向图，及图6B到6D是其横截面视图。在图6A中，栅极145在长度和宽度方向与源极/漏极135交叠。沟道区域140具有沟道长度尺寸L和沟道宽度尺寸W。源极/漏极135和沟道区域140被沟槽隔离(未示出)围绕。 
在图6B中，从第二晶片100B至第一晶片100A中的栅极145的电连接经由接触210、硅区域150、第一接触160、布线170和第二接触160。在图6C中，从第二晶片100B至第一晶片100A中的栅极145的电连接经由接触210、硅区域150和延长的接触160。在图6D中，从第二晶片100B至第一晶片100A中的栅极145的电连接经由接触220和延长的接触160。 
使用两个晶片(例如110A和110B)允许器件(例如FET)在每个晶片中不同地制作，以在一个晶片中不同地优化某些器件参数、类型、结构和制作工艺，而不会不利地影响第二个晶片中的参数、类型、结构和制作工艺。例如，第一晶片的热预算(thermal budget)(制作过程中晶片处在高于约400 ℃的温度的总时间)可以小于第二晶片的热预算。制作及器件组合的实例可以包括但不限于表I中所描述的。 
表I 
  
选择 第一晶片 第二晶片
1 NFET PFET
2 FET受到拉伸 FET受到压缩
3 逻辑电路 存储电路
4 高阈值(VT)FET 低阈值(VT)FET
5 厚栅极电介质FET 薄栅极电介质FET
6 模拟电路 数字电路
7 <100>硅晶片 <110>硅晶片
8 热预算1 热预算2
9 CMOS FET 双极晶体管
应该知道的是，列在第一晶片下的项目可以任意选择地与列在第二晶片下的项目交换，并且第一晶片可以包括一个或多个选择且第二晶片也可以包括一个或多个选择，选择的数目和选择本身对于两个晶片可以相同或者不同，只要对于具体晶片所选定的项目不相互排斥即可。例如，<100>和<110>取向就相互排斥。 
图7是在根据本发明实施例的集成电路芯片的制作过程中两个晶片可选的取向的立体图。在结晶固体中，构成固体的原子以称作晶格的周期形式在空间排列。晶格包含代表整个晶格并遍及晶体规则重复的体积。在描述本公开的结晶半导体材料时，可使用下面的惯例。 
晶格中的方向以与该方向的矢量部分相同的关系表示为一组三个整数。例如，在立方晶格中，诸如具有金刚石晶格的硅，体对角线沿着[111]方向存在，[]括号表示具体的方向。取决于取向轴的随机选择，通过对称变换，晶格中的许多方向都是等效的。例如，在立方晶格中晶向[100]、[010]和[001]在结晶学上均是等效的。某个方向及它的所有等效方向由<>括号表示。因此，<100>方向的标记既包括等效的[100]、[010]、和[001]正方向也包括等效的负方向[-100]、[0-10]和[00-1]。 
晶体中的面也可以由一组三个整数标识。它们用以定义一组平行的面并且括在()括号中的每组整数表示具体的面。例如垂直于[100]方向的面的正确 标记是(100)。因此，如果知道了立方晶格的方向或者面，则它的垂直对应部分可以很快确定而不需要计算。取决于取向轴的随机选择，通过对称变换，晶格中的许多面都是等效的。例如，(100)、(010)和(001)面在结晶学上均是等效的。某个面及它的所有等效面由{}括号表示。因此，{100}面的标记既包括等效的(100)、(010)和(001)正方向面也包括等效面(-100)、(0-10)和(00-1)。 
N-沟道FET(NFET)沟道中的电子(反转载流子(inversion carriers))迁移率在{100}面中几乎达到它的最大并在{110}面中显著降低。{110}面中的电子迁移率大约是{100}面中的一半。P-沟道FET(PFET)沟道中的空穴(反转载流子)迁移率在{110}面中几乎达到它的最大并在{100}面中显著降低。{100}面中的空穴迁移率大约小于{110}面中的一半。 
在图7中，在晶片到晶片的结合之后，晶片100A与晶片100B关于通过每个晶片中心的公共轴CL对准，晶片100A的[100]方向与晶片110B的[110]方向对准。PFET130B形成在晶片100B中，使得它们的沟道长度沿着[110]方向以最大化PFET的反转载流子迁移率，而晶片100A中的NFET形成使得它们的沟道长度沿着[100]方向以最大化NFET反转载流子迁移率。尽管将晶片100A的[100]方向和晶片100B的[110]方向对准是可选的，但是这样的对准使得PFET和NFET在相同的方向(沟道长度方向)定位，有利于两个晶片中的器件对准。 
图8是在根据本发明实施例的集成电路芯片的制作过程中可选制作步骤的横截面图。两个可选制作步骤示于图8。在第一选择中，晶片100A的FET130A是NFET(N型掺杂的源极/漏极135，P型掺杂的沟道区域140)并且晶片100B的FET130B是PFET(P型掺杂的源极/漏极136，N型掺杂的沟道区域141)。拉伸层255A沉积在FET130A上方，压缩层255B沉积在FET 
130B上方。分别通过层255A和255B而在FET130A和130B的硅区域中分别引起的拉伸应力和压缩应力可以提高FET130A和130B的性能。层255A和255B的合适材料包括但不局限于氮化硅、碳化硅、氢化碳化硅、氢化氮化硅碳、氢化氧碳化硅、氢化氮氧碳化硅及其组合的单层和多层的组合。在一个实例中，施加的应力(拉伸或者压缩)量在约0.5GPa和4GPa之间。层255A和255B还可以用作扩散阻挡层。 
在第二选择中，分别通过电介质层255A和255B而将拉伸和压缩应力分别引入FET130A和130B。对FET130A和130B施加拉伸或压缩应力的 合适电介质包括本领域已知的氮化硅、碳化硅、氮碳化硅等。正如本领域所已知的，拉伸电介质形成在NFET上方，压缩电介质形成在PFET上方。 
金属硅化物层260A和260B还可用以降低势垒高度并降低至FET的源极/漏极的接触电阻。对于FET130A，合适的硅化物层和它们的势垒高度包括硅化铱(0.22eV)、硅化铂(0.26eV)、和硅化钯(0.4eV)。对于FET130B，合适的硅化物和它们的势垒高度包括硅化铪(0.50eV)、硅化钛(0.60eV)、硅化镍(0.65eV)和硅化钴(0.65eV)。 
图9是根据本发明实施例的集成电路芯片的制作方法流程图。在步骤300中，SOI下晶片(对应于上述的晶片100A)通过PMD制作。在步骤305中，决定下晶片是否布线。如果下晶片要布线，则在步骤310中下晶片完成通过所有的ILD级，否则方法进行到步骤315。在步骤315中，可选择的钝化层沉积在下晶片的正面上。在步骤320中，形成可选择的焊盘垫(landingpad)并沉积氧化硅层。在步骤325中，下处理晶片粘结至下晶片的正面并且在步骤330中将硅从下晶片的背面移除，露出下晶片的BOX。在步骤305中，可选择的钝化层沉积在BOX上。如果可选择的钝化层沉积在BOX上的话。 
在步骤335中，SOI上晶片(对应于上述的晶片100B)通过PMD制作。在步骤340中，上步骤340中，上处理晶片粘结至上晶片的正面并且在步骤345中将硅从上晶片的背面移除，露出上晶片的BOX。在步骤350中，反转下晶片并将上晶片的BOX放置在底晶片的BOX(或者氧化硅层，如果采用焊盘垫的话)上，将晶片对准然后结合在一起。在步骤355中，移除上处理晶片。 
在步骤360中，接触开口形成在上晶片的PMD中至上晶片的器件和FET(源极/漏极栅极)。在步骤365中，金属硅化物选择性地形成并由导电材料填充接触开口。在步骤370中，接触开口形成通过经由上晶片的PMD和所有中间层到器件和FET的源极/漏极与下晶片其它硅区域。在步骤375中，可选地形成金属硅化物并且用导电材料填充接触开口。在步骤380中，接触开口形成经由上晶片的PMD和所有的中间层到焊盘垫和/或接触和/或下晶片第一级布线，并且用导电材料填充开口。在步骤385中，上晶片制作通过所有的ILD级。 
因此，本发明的实施例提供了集成电路芯片及集成电路芯片的制作方 法，其中可以调整制作工艺，以成本有效的方式提高不同类型器件的性能。 
为了理解本发明，上面给出了本发明实施例的描述。应该知道的是，本发明并不局限于这里描述的具体实施例，而能够是对本领域技术人员显而易见的各种修改、重排和置换而不会脱离本发明的范围。因此，下面的权利要求旨在覆盖落在本发明实质精神和范围内的所有这样的修改和变化。

Claims (46)

1.一种半导体结构的制作方法，包括：
在绝缘体上硅第一晶片中制作一个或多个第一器件，所述第一晶片包括在第一上硅层和第一下硅层之间的第一掩埋氧化物层和在所述第一上硅层上的第一最低电介质层；
在绝缘体上硅第二晶片中制作一个或多个第二器件，所述第二晶片包括在第二上硅层和第二下硅层之间的第二掩埋氧化物层和在所述第二上硅层上的第二最低电介质层；
从所述第一晶片移除所述第一下硅层以露出所述第一掩埋氧化物层的表面并且从所述第二晶片移除所述第二下硅层以露出所述第二掩埋氧化物层的表面；
结合所述第一掩埋氧化物层的所述表面至所述第二掩埋氧化物层的所述表面；
形成至所述第二器件的导电的第一接触，所述第一接触从所述第二最低电介质层的上表面经由所述第二最低电介质层延伸至所述第二器件；
形成至所述第一器件的导电的第二接触，所述第二接触从所述第二最低电介质层的所述上表面经由所述第二最低电介质层、经由所述第一和第二掩埋氧化物层延伸至形成在所述第一上硅层中的所述第一器件的那些部分；及
在所述第二最低电介质层上方形成一个或多个第二布线级，所述第二布线级的每个布线级都包括在相应电介质层中的导电布线，所述第二布线级的最低布线级的一条或多条布线与所述第一和第二接触以物理和电的方式接触。
2.根据权利要求1所述的方法，还包括：
互连所述第一器件和形成在所述第一上硅层上方的一个或多个第一布线级，所述第一布线级的每个布线级都包括在相应电介质层中的导电布线，所述一个或多个第一布线级包括形成在所述第一最低电介质层中的导电布线。
3.根据权利要求2所述的方法，还包括：
形成导电的第三接触至所述第一最低电介质层中的一条或多条所述布线，所述第三接触从所述第二最低电介质层的所述上表面经由所述第二最低电介质层、经由所述第一和第二掩埋氧化物层、并经由所述第一上硅层延伸至所述第一最低电介质层中的一条或多条所述布线，所述第三接触与所述第一上硅层电隔离。
4.根据权利要求1所述的方法，还包括：
在所述移除所述第一下硅层之前，将第一处理晶片粘结至离所述第一上硅层最远的所述第一晶片的最高电介质层；
在所述移除所述第二下硅层之前，将第二处理晶片粘结至所述第一最低电介质层；及
在所述结合之后，移除所述第二处理晶片。
5.根据权利要求1所述的方法，还包括：
在所述移除所述第一和第二下硅层之后并在所述结合之前，对准所述第一晶片和所述第二晶片。
6.根据权利要求1所述的方法，还包括：
将所述结合的第一和第二晶片切割成一个或多个集成电路芯片。
7.根据权利要求1所述的方法，其中所述第一器件是N-沟道场效应晶体管且所述第二器件是P-沟道场效应晶体管。
8.根据权利要求1所述的方法，其中所述第一上硅层是具有<100>晶体取向的单晶硅层，所述第一器件是N-沟道场效应晶体管并且所述N-沟道场效应晶体管的沟道长度沿着所述第一上硅层的[100]晶向，以及其中所述第二上硅层是具有<110>晶体取向的单晶硅层，所述第二器件是P-沟道场效应晶体管并且所述P-沟道场效应晶体管的沟道长度沿着所述第二上硅层的[110]晶向。
9.根据权利要求1所述的方法，其中所述第一器件是N-沟道场效应晶体管，其源极和漏极受到拉伸；所述第二器件是P-沟道场效应晶体管，其源极和漏极受到压缩。
10.根据权利要求1所述的方法，其中所述第一和第二器件是场效应晶体管，所述第一器件具有比所述第二器件更高的阈值电压，或者其中所述第一和第二器件是场效应晶体管，所述第一器件具有比所述第二器件更厚的栅极电介质。
11.一种半导体结构的制作方法，包括：
在绝缘体上硅第一晶片中制作一个或多个第一器件，所述第一晶片包括在第一上硅层和第一下硅层之间的第一掩埋氧化物层和在所述第一上硅层上的第一最低电介质层；
在绝缘体上硅第二晶片中制作一个或多个第二器件，所述第二晶片包括在第二上硅层和第二下硅层之间的第二掩埋氧化物层和在所述第二上硅层上的第二最低电介质层；
从所述第一晶片移除所述第一下硅层以露出所述第一掩埋氧化物层的表面并且从所述第二晶片移除所述第二下硅层以露出所述第二掩埋氧化物层的表面；
在所述第一掩埋氧化物层的上面上形成晶片间电介质层；
在所述晶片间电介质层中形成导电的焊盘垫，所述焊盘垫从所述晶片间电介质层的上表面经由所述第一掩埋氧化物层延伸至所述第一上硅层中形成的所述第一器件的那些部分；
在所述晶片间电介质层的上面上形成氧化硅结合层；
结合所述结合层的上表面至所述第二掩埋氧化物层的所述表面；
形成至所述第二器件的导电的第一接触，所述第一接触从所述第二最低电介质层的上表面经由所述第二最低电介质层延伸至所述第二器件；
形成至所述焊盘垫的导电的第二接触，所述第二接触从所述第二最低电介质层的所述上表面经由所述第二最低电介质层、经由所述第二掩埋氧化物层延伸至所述焊盘垫；及
在所述第二最低电介质层上方形成一个或多个第二布线级，所述第二布线级的每个布线级都包括在相应电介质层中的导电布线，所述第二布线级的最低布线级的一条或多条布线与所述第一和第二接触以物理和电的方式接触。
12.根据权利要求11所述的方法，还包括：
互连所述第一器件和形成在所述第一上硅层上方的一个或多个第一布线级，所述第一布线级的每个布线级都包括在相应电介质层中的导电布线，所述一个或多个第一布线级包括形成在所述第一最低电介质层中的导电布线。
13.根据权利要求12所述的方法，还包括：
在所述移除所述第一下硅层之前，将第一处理晶片粘结至离所述第一上硅层最远的所述第一晶片的最高电介质层；
在所述移除所述第二下硅层之前，将第二处理晶片粘结至所述第一最低电介质层；及
在所述结合之后，移除所述第二处理晶片。
14.根据权利要求11所述的方法，还包括：
在所述移除所述第一和第二下硅层之后并在所述结合之前，对准所述第一晶片和所述第二晶片。
15.根据权利要求11所述的方法，还包括：
将所述结合的第一和第二晶片切割成一个或多个集成电路芯片。
16.根据权利要求11所述的方法，其中所述第一器件是N-沟道场效应晶体管且所述第二器件是P-沟道场效应晶体管。
17.根据权利要求11所述的方法，其中所述第一上硅层是具有<100>晶体取向的单晶硅层，所述第一器件是N-沟道场效应晶体管并且所述N-沟道场效应晶体管的沟道长度沿着所述第一上硅层的[100]晶向，以及其中所述第二上硅层是具有<110>晶体取向的单晶硅层，所述第二器件是P-沟道场效应晶体管并且所述P-沟道场效应晶体管的沟道长度沿着所述第二上硅层的[110]晶向。
18.根据权利要求11所述的方法，其中所述第一器件是N-沟道场效应晶体管，其源极和漏极受到拉伸；所述第二器件是P-沟道场效应晶体管，其源极和漏极受到压缩。
19.根据权利要求11所述的方法，其中所述第一和第二器件是场效应晶体管，所述第一器件具有比所述第二器件更高的阈值电压，或者其中所述第一和第二器件是场效应晶体管，所述第一器件具有比所述第二器件更厚的栅极电介质。
20.一种半导体器件的制作方法，包括：
在绝缘体上硅第一晶片中制作一个或多个第一器件，所述第一晶片包括在第一上硅层和第一下硅层之间的第一掩埋氧化物层和在所述第一上硅层上的第一最低电介质层；
在绝缘体上硅第二晶片中制作一个或多个第二器件，所述第二晶片包括在第二上硅层和第二下硅层之间的第二掩埋氧化物层和在所述第二上硅层上的第二最低电介质层；
从所述第一晶片移除所述第一下硅层以露出所述第一掩埋氧化物层的表面并且从所述第二晶片移除所述第二下硅层以露出所述第二掩埋氧化物层的表面；
结合所述第一掩埋氧化物层的所述表面至所述第二掩埋氧化物层的所述表面；
形成第一接触开口至所述第二器件并用导电材料填充所述第一接触开口以形成至所述第二器件的第一接触，所述第一接触从所述第二最低电介质层的上表面经由所述第二最低电介质层延伸至所述第二器件；
形成第二接触开口至形成在所述第一上硅层中的所述第一器件的那些区域，所述第二接触开口从所述第二最低电介质层的所述上表面经由所述第二最低电介质层及所述第一和第二掩埋氧化物层延伸至所述第一器件；及
在所述第二接触开口的底部露出的所述第一上硅层的表面上形成金属硅化物层并用导电材料填充所述第二接触开口以形成第二导电接触。
21.根据权利要求20所述的方法，其中所述形成金属硅化物层包括：
在所述第二接触开口的所述底部露出的所述第一上硅层的所述表面上形成金属层；
加热所述金属层至400℃或更低；及
在所述加热后移除所有剩余的所述金属层。
22.根据权利要求21所述的方法，其中所述金属层包括镍。
23.一种半导体器件的制作方法，包括：
在绝缘体上硅第一晶片中制作一个或多个第一器件，所述第一晶片包括在第一上硅层和第一下硅层之间的第一掩埋氧化物层和在所述第一上硅层上的第一最低电介质层；
在绝缘体上硅第二晶片中制作一个或多个第二器件，所述第二晶片包括在第二上硅层和第二下硅层之间的第二掩埋氧化物层和在所述第二上硅层上的第二最低电介质层；
从所述第一晶片移除所述第一下硅层以露出所述第一掩埋氧化物层的表面并且从所述第二晶片移除所述第二下硅层以露出所述第二掩埋氧化物层的表面；在所述第一掩埋氧化物层的上面上形成晶片间电介质层；
在所述晶片间电介质层中形成焊盘垫开口，所述焊盘垫开口从所述晶片间电介质层的上表面经由所述第一掩埋氧化物层延伸至形成在所述第一上硅层中的所述第一器件的那些部分；
在所述焊盘垫开口的底部露出的所述第一上硅层的表面上形成金属硅化物层并用导电材料填充所述焊盘垫开口以形成导电焊盘垫；
在所述晶片间电介质层的上面上形成氧化硅结合层；
结合所述结合层的上表面至所述第二掩埋氧化物层的所述表面；
形成第一接触开口至所述第二器件并用导电材料填充所述第一接触开口以形成至所述第二器件的第一接触，所述第一接触从所述第二最低电介质层的上表面经由所述第二最低电介质层延伸至所述第二器件；及
形成导电第二接触至所述焊盘垫，所述第二接触从所述第二最低电介质层的所述上表面经由所述第二最低电介质层、经由所述第二掩埋氧化物层延伸至所述焊盘垫。
24.根据权利要求23所述的方法，其中所述形成金属硅化物层包括：
在所述第二接触开口的所述底部露出的所述第一上硅层的所述表面上形成金属层；
加热所述金属层至400℃或更低；及
在所述加热后移除所有剩余的所述金属层。
25.根据权利要求24所述的方法，其中所述金属层包括镍。
26.一种半导体结构，包括：
第一衬底的一个或多个第一器件，所述第一衬底包括第一氧化物层、在所述第一氧化物层上的第一硅层和在所述第一硅层上的第一最低电介质层；
第二衬底的一个或多个第二器件，所述第二衬底包括第二氧化物层、在所述第二氧化物层上的第二硅层和在所述第二硅层上的第二最低电介质层；
结合至所述第二氧化物层的上表面的所述第一氧化物层的上表面；
至所述第二器件的导电的第一接触，所述第一接触从所述第二最低电介质层的上表面经由所述第二最低电介质层延伸至所述第二器件；
至所述第一器件的导电的第二接触，所述第二接触从所述第二最低电介质层的所述上表面经由所述第二最低电介质层、经由所述第一和第二氧化物层延伸至形成在所述第一硅层中的所述第一器件的那些部分；及
在所述第二最低电介质层上方的一个或多个第二布线级，所述第二布线级的每个布线级都包括在相应电介质层中的导电布线，所述第二布线级的最低布线级的一条或多条布线以物理和电的方式接触所述第一和第二接触。
27.根据权利要求26所述的结构，还包括：
在所述第一硅层上方并与所述第一器件互连的一个或多个布线级，所述第一布线级的每个布线级都包括在相应电介质层中的导电布线，所述一个或多个第一布线级包括形成在所述第一最低电介质层中的导电布线。
28.根据权利要求27所述的结构，还包括：
导电的第三接触，所述第三接触从所述第二最低电介质层的所述上表面经由所述第二最低电介质层、经由所述第一和第二氧化物层并经由所述第一硅层延伸至所述第一最低电介质层中的所述布线的一条或多条，所述第三接触与所述第一硅层电隔离。
29.根据权利要求26所述的结构，还包括：
粘结至离所述第一硅层最远的所述第一衬底的最高电介质层的处理衬底。
30.根据权利要求26所述的结构，还包括：
所述第一和第二器件相互对准。
31.根据权利要求26所述的结构，其中所述第一器件是N-沟道场效应晶体管且所述第二器件是P-沟道场效应晶体管。
32.根据权利要求26所述的结构，其中所述第一硅层是具有<100>晶体取向的单晶硅层，所述第一器件是N-沟道场效应晶体管并且所述N-沟道场效应晶体管的沟道长度沿着所述第一硅层的[100]晶向，以及其中所述第二硅层是具有<110>晶体取向的单晶硅层，所述第二器件是P-沟道场效应晶体管并且所述P-沟道场效应晶体管的沟道长度沿着所述第二硅层的[110]晶向。
33.根据权利要求26所述的结构，其中所述第一器件是N-沟道场效应晶体管，其源极和漏极受到拉伸；所述第二器件是P-沟道场效应晶体管，其源极和漏极受到压缩。
34.根据权利要求26所述的结构，其中所述第一和第二器件是场效应晶体管，所述第一器件具有比所述第二器件更高的阈值电压，或者其中所述第一和第二器件是场效应晶体管，所述第一器件具有比所述第二器件更厚的栅极电介质。
35.一种半导体结构，包括：
第一衬底的一个或多个第一器件，所述第一衬底包括第一氧化物层、在所述第一氧化物层上的第一硅层和在所述第一硅层上的第一最低电介质层；
第二衬底的一个或多个第二器件，所述第二衬底包括第二氧化物层、在所述第二氧化物层上的第二硅层和在所述第二硅层上的第二最低电介质层；
在所述第一氧化物层上的衬底间电介质层；
在所述衬底间电介质层中的导电焊盘垫，所述焊盘垫从所述衬底间电介质层的上表面经由所述第一氧化物层延伸至形成在所述第一硅层中的所述第一器件的那些部分；
在所述衬底间电介质层的上面上的氧化硅结合层，所述结合层的上表面结合至所述第二氧化物层的上表面；
从所述第二最低电介质层的上表面经由所述第二最低电介质层延伸至所述第二器件的导电的第一接触；
从所述第二最低电介质层的所述上表面经由所述第二最低电介质层、经由所述第二氧化物层、经由所述结合层延伸至所述焊盘垫的导电的第二接触；及
在所述第二最低电介质层上方的一个或多个第二布线级，所述第二布线级的每个布线级都包括在相应电介质层中的导电布线，所述第二布线级的最低布线级的一条或多条布线以物理和电的方式接触所述第一和第二接触。
36.根据权利要求35所述的结构，还包括：
形成在所述第一硅层上方并与所述第一器件互连的一个或多个第一布线级，所述第一布线级的每个布线级都包括在相应电介质层中的导电布线，所述一个或多个第一布线级包括形成在所述第一最低电介质层中的导电布线。
37.根据权利要求35所述的结构，还包括：
粘结至离所述第一硅层最远的所述第一衬底的最高电介质层的处理衬底。
38.根据权利要求35所述的结构，还包括：
所述第一衬底对准所述第二衬底。
39.根据权利要求35所述的结构，其中所述第一器件是N-沟道场效应晶体管且所述第二器件是P-沟道场效应晶体管。
40.根据权利要求35所述的结构，其中所述第一硅层是具有<100>晶体取向的单晶硅层，所述第一器件是N-沟道场效应晶体管并且所述N-沟道场效应晶体管的沟道长度沿着所述第一硅层的[100]晶向，以及其中所述第二硅层是具有<110>晶体取向的单晶硅层，所述第二器件是P-沟道场效应晶体管并且所述P-沟道场效应晶体管的沟道长度沿着所述第二硅层的[110]晶向。
41.根据权利要求35所述的结构，其中所述第一器件是N-沟道场效应晶体管，其源极和漏极受到拉伸；所述第二器件是P-沟道场效应晶体管，其源极和漏极受到压缩。
42.根据权利要求35所述的结构，其中所述第一和第二器件是场效应晶体管，所述第一器件具有比所述第二器件更高的阈值电压，或者其中所述第一和第二器件是场效应晶体管，所述第一器件具有比所述第二器件更厚的栅极电介质。
43.一种半导体器件，包括：
第一衬底的一个或多个第一器件，所述第一衬底包括第一氧化物层、在所述第一氧化物层上的第一硅层和在所述第一硅层上的第一最低电介质层；
第二衬底的一个或多个第二器件，所述第二衬底包括第二氧化物层、在所述第二氧化物层上的第二硅层和在所述第二硅层上的第二最低电介质层；
结合至所述第二氧化物层的上表面的所述第一氧化物层的上表面；
至所述第二器件的导电的第一接触，所述第一接触从所述第二最低电介质层的上表面经由所述第二最低电介质层延伸至所述第二器件；
至所述第一器件形成部分的所述第一硅层区域表面上的金属硅化物层的导电的第二接触，所述第二接触从所述第二最低电介质层的上表面经由所述第二最低电介质层及所述第一和第二氧化物层延伸至所述金属硅化物层。
44.根据权利要求43所述的半导体结构，其中所述金属硅化物层包括硅化镍。
45.一种半导体器件，包括：
第一衬底的一个或多个第一器件，所述第一衬底包括第一氧化物层、在所述第一氧化物层上的第一硅层和在所述第一硅层上的第一最低电介质层；
第二衬底的一个或多个第二器件，所述第二衬底包括第二氧化物层、在所述第二氧化物层上的第二硅层和在所述第二硅层上的第二最低电介质层；
在所述第一氧化物层上面上的衬底间电介质层；
从所述衬底间电介质层的上表面经由所述第一氧化物层延伸至形成在所述第一硅层中的所述第一器件那些部分上的金属硅化物层的导电焊盘垫；
在所述衬底间电介质层上面上的氧化硅结合层，所述氧化硅层的上表面结合至所述第二氧化物层的所述表面的所述结合层的上表面；
从所述第二最低电介质层的上表面经由所述第二最低电介质层延伸至所述第二器件的导电的第一接触；
至所述焊盘垫的导电的第二接触，所述第二接触从所述第二最低电介质层的所述上表面经由所述第二氧化物层、经由所述结合层延伸至所述焊盘垫。
46.根据权利要求45所述的半导体器件，其中所述金属硅化物层包括硅化镍。
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